JPH05283429A - 薄膜トランジスタ装置の製造方法 - Google Patents
薄膜トランジスタ装置の製造方法Info
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- JPH05283429A JPH05283429A JP10355592A JP10355592A JPH05283429A JP H05283429 A JPH05283429 A JP H05283429A JP 10355592 A JP10355592 A JP 10355592A JP 10355592 A JP10355592 A JP 10355592A JP H05283429 A JPH05283429 A JP H05283429A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 薄膜トランジスタのチャンネル部を再現性良
く形成する薄膜トランジスタ装置の製造方法を提供す
る。 【構成】 ガラス基板10上にゲ−トCr電極12をパタ−ニ
ングし、続いてSiN膜11、a-Si膜13を成膜する（工程
Ａ）。次に、チャンネル生成部分にホトレジスト15をパ
タ−ニングし、リフトオフ法によりn+-a-Si膜14を成膜
する（工程Ｂ）。チャンネル生成部分も含めた導電膜生
成部分にホトレジストをパタ−ニングし、導電膜生成部
分以外のa-Si膜13及びn+-a-Si膜14を同時にエッチング
除去した後（工程Ｃ）、ホトレジスト15を剥離し（工程
Ｄ）、チャンネル部分16Bに再びホトレジスト18をパタ
−ニングした後、ドレインCr膜16を成膜し（工程Ｅ）、
このホトレジスト18を剥離除去して薄膜トランジスタの
チャンネル部を形成する（工程Ｆ）。
く形成する薄膜トランジスタ装置の製造方法を提供す
る。 【構成】 ガラス基板10上にゲ−トCr電極12をパタ−ニ
ングし、続いてSiN膜11、a-Si膜13を成膜する（工程
Ａ）。次に、チャンネル生成部分にホトレジスト15をパ
タ−ニングし、リフトオフ法によりn+-a-Si膜14を成膜
する（工程Ｂ）。チャンネル生成部分も含めた導電膜生
成部分にホトレジストをパタ−ニングし、導電膜生成部
分以外のa-Si膜13及びn+-a-Si膜14を同時にエッチング
除去した後（工程Ｃ）、ホトレジスト15を剥離し（工程
Ｄ）、チャンネル部分16Bに再びホトレジスト18をパタ
−ニングした後、ドレインCr膜16を成膜し（工程Ｅ）、
このホトレジスト18を剥離除去して薄膜トランジスタの
チャンネル部を形成する（工程Ｆ）。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ装置
の製造方法に関し、特に、導電膜中のチャンネル部分の
形成に係り、薄膜トランジスタのチャンネル部を再現性
良く形成する薄膜トランジスタ装置の製造方法に関す
る。
の製造方法に関し、特に、導電膜中のチャンネル部分の
形成に係り、薄膜トランジスタのチャンネル部を再現性
良く形成する薄膜トランジスタ装置の製造方法に関す
る。
【０００２】
【従来の技術】従来の薄膜トランジスタ装置において
は、チャンネル部分を形成する方法として、導電膜上に
ドレインＣｒ電極を形成した後、このドレインＣｒ膜を
マスクとしてチャンネル生成部分の導電膜をドライエッ
チングにより所定膜厚分除去する手段が採用されてい
る。
は、チャンネル部分を形成する方法として、導電膜上に
ドレインＣｒ電極を形成した後、このドレインＣｒ膜を
マスクとしてチャンネル生成部分の導電膜をドライエッ
チングにより所定膜厚分除去する手段が採用されてい
る。
【０００３】以下、図３に基づいて薄膜トランジスタの
従来のチャンネル部形成方法を説明する。図３は、従来
の薄膜トランジスタ装置の製造法によるチャネル部分の
形成状況を工程順に示した断面図であつて、まず、図３
工程Ａに示すように、ガラス基板10上にＣｒ膜からなる
ゲ−トＣｒ電極12をパタ−ニングした後、プラズマＣＶ
Ｄにより絶縁膜としてのＳｉＮ膜11、導電膜としてのａ
−Ｓｉ膜13及びｎ+−ａ−Ｓｉ膜14を順次堆積する。そ
して、このｎ+−ａ−Ｓｉ膜14及びａ−Ｓｉ膜13をエッ
チングするためのホトレジスト19のマスクをパタ−ニン
グする。
従来のチャンネル部形成方法を説明する。図３は、従来
の薄膜トランジスタ装置の製造法によるチャネル部分の
形成状況を工程順に示した断面図であつて、まず、図３
工程Ａに示すように、ガラス基板10上にＣｒ膜からなる
ゲ−トＣｒ電極12をパタ−ニングした後、プラズマＣＶ
Ｄにより絶縁膜としてのＳｉＮ膜11、導電膜としてのａ
−Ｓｉ膜13及びｎ+−ａ−Ｓｉ膜14を順次堆積する。そ
して、このｎ+−ａ−Ｓｉ膜14及びａ−Ｓｉ膜13をエッ
チングするためのホトレジスト19のマスクをパタ−ニン
グする。
【０００４】次に、導電部分のパタ−ン形成を行う。即
ち、図３工程Ａの状態でホトレジスト19をマスクにし、
フッ素系の反応性ガスを用いてｎ+−ａ−Ｓｉ膜14及び
ａ−Ｓｉ膜13のドライエッチングを行う。図３工程Ｂ
は、ｎ+−ａ−Ｓｉ膜14及びａ−Ｓｉ膜13をドライエッ
チングによりホトレジスト19の下以外の部分を除去した
後、このホトレジスト19を剥離除去した状態を示す図で
ある。
ち、図３工程Ａの状態でホトレジスト19をマスクにし、
フッ素系の反応性ガスを用いてｎ+−ａ−Ｓｉ膜14及び
ａ−Ｓｉ膜13のドライエッチングを行う。図３工程Ｂ
は、ｎ+−ａ−Ｓｉ膜14及びａ−Ｓｉ膜13をドライエッ
チングによりホトレジスト19の下以外の部分を除去した
後、このホトレジスト19を剥離除去した状態を示す図で
ある。
【０００５】続いて、ドレイン電極部分のパタ−ン形成
を行う。即ち、図３工程Ｂの状態でドレインＣｒ膜16を
スパッタ法により全面に形成した後、図３工程Ｃに示す
ように、ホトレジスト20をマスクにし、反応性ガスＣｌ
2を用いてチャンネル部分16BのドレインＣｒ膜16のドラ
イエッチングを行う。
を行う。即ち、図３工程Ｂの状態でドレインＣｒ膜16を
スパッタ法により全面に形成した後、図３工程Ｃに示す
ように、ホトレジスト20をマスクにし、反応性ガスＣｌ
2を用いてチャンネル部分16BのドレインＣｒ膜16のドラ
イエッチングを行う。
【０００６】このようにチャンネル部分16Bのドレイン
Ｃｒ膜16を除去した後、図３工程Ｃの状態で同じホトレ
ジスト20をマスクにして、反応性ガスをフッ素系のガス
に切り換え、ドライエッチングによりチャンネル部分16
Bのｎ+−ａ−Ｓｉ膜14を除去し、また、同部分16Bのａ
−Ｓｉ膜13を所定膜厚分だけ除去する。以上の工程を経
た後、ホトレジスト20を剥離除去し、図３工程Ｄに示す
薄膜トランジスタを形成する。
Ｃｒ膜16を除去した後、図３工程Ｃの状態で同じホトレ
ジスト20をマスクにして、反応性ガスをフッ素系のガス
に切り換え、ドライエッチングによりチャンネル部分16
Bのｎ+−ａ−Ｓｉ膜14を除去し、また、同部分16Bのａ
−Ｓｉ膜13を所定膜厚分だけ除去する。以上の工程を経
た後、ホトレジスト20を剥離除去し、図３工程Ｄに示す
薄膜トランジスタを形成する。
【０００７】
【発明が解決しようとする課題】従来の上記した薄膜ト
ランジスタの形成方法では、チャンネル部分16Bの形成
において、ａ−Ｓｉ膜13を所定膜厚分除去するという方
法を用いているため、このａ−Ｓｉ膜13のドライエッチ
ングを途中で止めることが必要であり、ドライエッチン
グ速度の基板内均一性を再現性良く保たなければならな
いという問題点がある。また、従来の上記薄膜トランジ
スタの形成方法では、チャンネル部分16Bのａ−Ｓｉ膜1
3がそのままエッチング面であるため、ドライエッチン
グによるプラズマダメ−ジを受けやすいという問題点を
有している。
ランジスタの形成方法では、チャンネル部分16Bの形成
において、ａ−Ｓｉ膜13を所定膜厚分除去するという方
法を用いているため、このａ−Ｓｉ膜13のドライエッチ
ングを途中で止めることが必要であり、ドライエッチン
グ速度の基板内均一性を再現性良く保たなければならな
いという問題点がある。また、従来の上記薄膜トランジ
スタの形成方法では、チャンネル部分16Bのａ−Ｓｉ膜1
3がそのままエッチング面であるため、ドライエッチン
グによるプラズマダメ−ジを受けやすいという問題点を
有している。
【０００８】そこで、本発明は、上記問題点を解消する
薄膜トランジスタ装置の製造方法を提供することを目的
とする。特に本発明は、チャンネル部分を比較的簡易に
精度良く形成することができ、また、チャンネル部分が
プラズマダメ−ジを受けることがない薄膜トランジスタ
装置の製造方法を提供することを目的とする。更に本発
明は、薄膜トランジスタ装置の製造プロセスを安定化さ
せ、薄膜トランジスタ装置の製品信頼性の向上を図る薄
膜トランジスタ装置の製造方法を提供することを目的と
する。
薄膜トランジスタ装置の製造方法を提供することを目的
とする。特に本発明は、チャンネル部分を比較的簡易に
精度良く形成することができ、また、チャンネル部分が
プラズマダメ−ジを受けることがない薄膜トランジスタ
装置の製造方法を提供することを目的とする。更に本発
明は、薄膜トランジスタ装置の製造プロセスを安定化さ
せ、薄膜トランジスタ装置の製品信頼性の向上を図る薄
膜トランジスタ装置の製造方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】そして、本発明は、チャ
ンネル生成部分にレジストをパタ−ニングした後、第２
導電膜（ｎ+−ａ−Ｓｉ膜）やドレイン膜（ドレインＣ
ｒ膜）を成膜するという手段を採用し、チャンネル部の
形成にドライエッチング技術を用いないことを特徴と
し、これによって前記目的を達成したものである。
ンネル生成部分にレジストをパタ−ニングした後、第２
導電膜（ｎ+−ａ−Ｓｉ膜）やドレイン膜（ドレインＣ
ｒ膜）を成膜するという手段を採用し、チャンネル部の
形成にドライエッチング技術を用いないことを特徴と
し、これによって前記目的を達成したものである。
【００１０】即ち、本発明は、(1) 基板上にゲ−ト電極
をパタ−ニングし、続いて、絶縁膜及び第１導電膜を成
膜する工程、(2) ゲ−ト電極上のチャンネル生成部分に
ホトレジストをパタ−ニングした後、第２導電膜を成膜
する工程、(3) 導電膜生成部分にホトレジストをパタ−
ニングし、導電膜生成部分以外の第１導電膜、第２導電
膜の二層の膜を同時にエッチング除去する工程、(4) 上
記導電膜生成部分上のホトレジスト及びチャンネル生成
部分上のホトレジストを全て剥離する工程、(5) チャン
ネル部分に再びホトレジストをパタ−ニングし、ドレイ
ン膜を成膜する工程、(6) チャンネル部上のホトレジス
トを剥離する工程、を含むことを特徴とする薄膜トラン
ジスタ装置の製造方法を要旨とするものである。
をパタ−ニングし、続いて、絶縁膜及び第１導電膜を成
膜する工程、(2) ゲ−ト電極上のチャンネル生成部分に
ホトレジストをパタ−ニングした後、第２導電膜を成膜
する工程、(3) 導電膜生成部分にホトレジストをパタ−
ニングし、導電膜生成部分以外の第１導電膜、第２導電
膜の二層の膜を同時にエッチング除去する工程、(4) 上
記導電膜生成部分上のホトレジスト及びチャンネル生成
部分上のホトレジストを全て剥離する工程、(5) チャン
ネル部分に再びホトレジストをパタ−ニングし、ドレイ
ン膜を成膜する工程、(6) チャンネル部上のホトレジス
トを剥離する工程、を含むことを特徴とする薄膜トラン
ジスタ装置の製造方法を要旨とするものである。
【００１１】以下、本発明を詳細に説明すると、本発明
によるチャンネル部分の形成手段としては、具体的に
は、ガラス基板上にＣｒ膜から成るゲ−ト電極をパタ−
ニングし、続いて、絶縁膜としてＳｉＮ膜を、また、第
１導電膜としてａ−Ｓｉ膜を成膜する。その後、ゲ−ト
電極上のチャンネル生成部分にホトレジストをパタ−ニ
ングした後、リフトオフ法によりｎ+−ａ−Ｓｉ膜（第
２導電膜）を成膜する。
によるチャンネル部分の形成手段としては、具体的に
は、ガラス基板上にＣｒ膜から成るゲ−ト電極をパタ−
ニングし、続いて、絶縁膜としてＳｉＮ膜を、また、第
１導電膜としてａ−Ｓｉ膜を成膜する。その後、ゲ−ト
電極上のチャンネル生成部分にホトレジストをパタ−ニ
ングした後、リフトオフ法によりｎ+−ａ−Ｓｉ膜（第
２導電膜）を成膜する。
【００１２】次に、チャンネル生成部分も含めた導電膜
生成部分にホトレジストをパタ−ニングし、導電膜生成
部分以外のａ−Ｓｉ膜及びｎ+−ａ−Ｓｉ膜を同時にエ
ッチング除去した後、該ホトレジストを剥離する。続い
て、チャンネル部分に再びホトレジストをパタ−ニング
した後、ドレインＣｒ膜を成膜し、次に、このホトレジ
ストを剥離除去して薄膜トランジスタのチャンネル部を
形成する。
生成部分にホトレジストをパタ−ニングし、導電膜生成
部分以外のａ−Ｓｉ膜及びｎ+−ａ−Ｓｉ膜を同時にエ
ッチング除去した後、該ホトレジストを剥離する。続い
て、チャンネル部分に再びホトレジストをパタ−ニング
した後、ドレインＣｒ膜を成膜し、次に、このホトレジ
ストを剥離除去して薄膜トランジスタのチャンネル部を
形成する。
【００１３】本発明は、以上のとおりチャンネル部の形
成にドライエッチングを行わないので、製造上安定した
プロセスでチャンネル部分が形成され、また、チャンネ
ル部のプラズマダメ−ジ等の心配がなく、製品信頼性の
向上に大きな効果が生ずるものである。
成にドライエッチングを行わないので、製造上安定した
プロセスでチャンネル部分が形成され、また、チャンネ
ル部のプラズマダメ−ジ等の心配がなく、製品信頼性の
向上に大きな効果が生ずるものである。
【００１４】
【実施例】次に、本発明の実施例を図１及び図２に基づ
いて説明する。図１及び図２は、本発明の一実施例を説
明するための図であり、このうち図１は、薄膜トランジ
スタ装置の製造法によるチャンネル部分の形成状況を工
程順（工程Ａ〜工程Ｃ）に示した工程順断面図であり、
図２は、図１に続く工程Ｄ〜工程Ｆからなる工程順断面
図である。
いて説明する。図１及び図２は、本発明の一実施例を説
明するための図であり、このうち図１は、薄膜トランジ
スタ装置の製造法によるチャンネル部分の形成状況を工
程順（工程Ａ〜工程Ｃ）に示した工程順断面図であり、
図２は、図１に続く工程Ｄ〜工程Ｆからなる工程順断面
図である。
【００１５】まず、図１工程Ａに示すように、ガラス基
板10上にＣｒ膜から成るゲ−トＣｒ電極12をパタ−ニン
グした後、プラズマＣＶＤにより絶縁膜としてのＳｉＮ
膜11及び第１導電膜としてのａ−Ｓｉ膜13を順次堆積す
る。次に、第２導電膜としてｎ+−ａ−Ｓｉ膜14をリフ
トオフ法を用いてパタ−ン形成を行う。即ち、図１工程
Ｂに示すように、ホトレジスト15のマスクをチャンネル
形成部分にパタ−ニングした後、第２導電膜としてｎ+
−ａ−Ｓｉ膜14をプラズマＣＶＤにて堆積させる。
板10上にＣｒ膜から成るゲ−トＣｒ電極12をパタ−ニン
グした後、プラズマＣＶＤにより絶縁膜としてのＳｉＮ
膜11及び第１導電膜としてのａ−Ｓｉ膜13を順次堆積す
る。次に、第２導電膜としてｎ+−ａ−Ｓｉ膜14をリフ
トオフ法を用いてパタ−ン形成を行う。即ち、図１工程
Ｂに示すように、ホトレジスト15のマスクをチャンネル
形成部分にパタ−ニングした後、第２導電膜としてｎ+
−ａ−Ｓｉ膜14をプラズマＣＶＤにて堆積させる。
【００１６】続いて、この状態で、図１工程Ｃに示すよ
うに、リフトオフ法で形成したホトレジスト15のマスク
及びｎ+−ａ−Ｓｉ膜14を覆う形でホトレジスト17を塗
布し、導電膜生成部をホトリソグラフィにより形成した
後、フッ素系の反応性ガスを用いて導電膜生成部以外の
ｎ+−ａ−Ｓｉ膜14及びａ−Ｓｉ膜13のドライエッチン
グを行う。以上の工程を経た後、ホトレジスト15及び17
を剥離除去する。
うに、リフトオフ法で形成したホトレジスト15のマスク
及びｎ+−ａ−Ｓｉ膜14を覆う形でホトレジスト17を塗
布し、導電膜生成部をホトリソグラフィにより形成した
後、フッ素系の反応性ガスを用いて導電膜生成部以外の
ｎ+−ａ−Ｓｉ膜14及びａ−Ｓｉ膜13のドライエッチン
グを行う。以上の工程を経た後、ホトレジスト15及び17
を剥離除去する。
【００１７】ここで、前記したとおり、ｎ+−ａ−Ｓｉ
膜14をリフトオフにより形成しているため、ホトレジス
ト15上のｎ+−ａ−Ｓｉ膜14ａは、剥離液によってホト
レジスト15と共に除去される。そして、図２工程Ｄに示
すように、ホトレジスト15、17の剥離工程を通すことに
よりチャンネル部分16Bが精度良く形成される。
膜14をリフトオフにより形成しているため、ホトレジス
ト15上のｎ+−ａ−Ｓｉ膜14ａは、剥離液によってホト
レジスト15と共に除去される。そして、図２工程Ｄに示
すように、ホトレジスト15、17の剥離工程を通すことに
よりチャンネル部分16Bが精度良く形成される。
【００１８】次に、図２工程Ｅに示すように、再びリフ
トオフ法によりドレイン電極の形成を行う。即ち、図２
工程Ｄの状態でチャンネル部16B上にホトレジスト18を
ホトリソグラフィによりパタ−ニングした後、ドレイン
Ｃｒ膜16をプラズマＣＶＤにより堆積する。そして、ホ
トレジスト18を剥離除去することにより、図２工程Ｆに
示す薄膜トランジスタを形成する。
トオフ法によりドレイン電極の形成を行う。即ち、図２
工程Ｄの状態でチャンネル部16B上にホトレジスト18を
ホトリソグラフィによりパタ−ニングした後、ドレイン
Ｃｒ膜16をプラズマＣＶＤにより堆積する。そして、ホ
トレジスト18を剥離除去することにより、図２工程Ｆに
示す薄膜トランジスタを形成する。
【００１９】本発明の実施例においては、リフトオフ法
によるチャンネル部分16Bの形成を行っているため、従
来の技術のようにチャンネル形成部のａ−Ｓｉ膜13をド
ライエッチングにより所定膜厚分除去するという方法を
使わずに済み、該方法の採用を必要としないものであ
る。従って、製造上安定したプロセスでチャンネル部分
16Bを形成することができる。また、本発明の実施例に
おいては、チャンネル部分16Bの形成においてドライエ
ッチング工程を通していないので、チャンネル部のａ−
Ｓｉ膜13がプラズマダメ−ジを受けず、製品の信頼性が
向上する利点を有する。
によるチャンネル部分16Bの形成を行っているため、従
来の技術のようにチャンネル形成部のａ−Ｓｉ膜13をド
ライエッチングにより所定膜厚分除去するという方法を
使わずに済み、該方法の採用を必要としないものであ
る。従って、製造上安定したプロセスでチャンネル部分
16Bを形成することができる。また、本発明の実施例に
おいては、チャンネル部分16Bの形成においてドライエ
ッチング工程を通していないので、チャンネル部のａ−
Ｓｉ膜13がプラズマダメ−ジを受けず、製品の信頼性が
向上する利点を有する。
【００２０】
【発明の効果】本発明は、以上詳記したとおり、チャン
ネル生成部分にレジストをパタ−ニングした後、第２導
電膜（ｎ+−ａ−Ｓｉ膜）やドレイン膜（ドレインＣｒ
膜）を成膜する方法を用いているため、チャンネル部分
を比較的簡易に精度良く形成することができ、その結
果、薄膜トランジスタの製造プロセスが安定化するとい
う効果が生ずる。また、チャンネル部の形成にドライエ
ッチング技術を用いていないため、チャンネル部がプラ
ズマダメ−ジを受ける心配がなく、薄膜トランジスタ装
置の製品信頼性の向上に大きな効果が生ずる。
ネル生成部分にレジストをパタ−ニングした後、第２導
電膜（ｎ+−ａ−Ｓｉ膜）やドレイン膜（ドレインＣｒ
膜）を成膜する方法を用いているため、チャンネル部分
を比較的簡易に精度良く形成することができ、その結
果、薄膜トランジスタの製造プロセスが安定化するとい
う効果が生ずる。また、チャンネル部の形成にドライエ
ッチング技術を用いていないため、チャンネル部がプラ
ズマダメ−ジを受ける心配がなく、薄膜トランジスタ装
置の製品信頼性の向上に大きな効果が生ずる。
【図１】本発明の一実施例を説明するための図であっ
て、チャンネル部分の形成状況を工程順（工程Ａ〜工程
Ｃ）に示した工程順断面図。
て、チャンネル部分の形成状況を工程順（工程Ａ〜工程
Ｃ）に示した工程順断面図。
【図２】図１に続く工程Ｄ〜工程Ｆからなる工程順断面
図。
図。
【図３】従来法を説明するための図であって、チャンネ
ル部分の形成状況を工程順（工程Ａ〜工程Ｄ）に示した
工程順断面図。
ル部分の形成状況を工程順（工程Ａ〜工程Ｄ）に示した
工程順断面図。
１０ ガラス基板 １１ ＳｉＮ膜 １２ ゲ−トＣｒ電極 １３ ａ−Ｓｉ膜 １４ ｎ+−ａ−Ｓｉ膜 １４ａ ホトレジスト上のｎ+−ａ−Ｓｉ膜 １５ ホトレジスト １６ ドレインＣｒ膜 １６Ｂ チャンネル部 １７〜２０ ホトレジスト
Claims (2)
- 【請求項１】 (1) 基板上にゲ−ト電極をパタ−ニング
し、続いて、絶縁膜及び第１導電膜を成膜する工程、 (2) ゲ−ト電極上のチャンネル生成部分にホトレジスト
をパタ−ニングした後、第２導電膜を成膜する工程、 (3) 導電膜生成部分にホトレジストをパタ−ニングし、
導電膜生成部分以外の第１導電膜、第２導電膜の二層の
膜を同時にエッチング除去する工程、 (4) 上記導電膜生成部分上のホトレジスト及びチャンネ
ル生成部分上のホトレジストを全て剥離する工程、 (5) チャンネル部分に再びホトレジストをパタ−ニング
し、ドレイン膜を成膜する工程、 (6) チャンネル部上のホトレジストを剥離する工程、 を含むことを特徴とする薄膜トランジスタ装置の製造方
法。 - 【請求項２】 絶縁膜としてＳｉＮ膜を、第１導電膜及
び第２導電膜としてａ−Ｓｉ膜及びｎ+−ａ−Ｓｉ膜を
用いることを特徴とする請求項１に記載の薄膜トランジ
スタ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355592A JPH05283429A (ja) | 1992-03-30 | 1992-03-30 | 薄膜トランジスタ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355592A JPH05283429A (ja) | 1992-03-30 | 1992-03-30 | 薄膜トランジスタ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283429A true JPH05283429A (ja) | 1993-10-29 |
Family
ID=14357072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10355592A Pending JPH05283429A (ja) | 1992-03-30 | 1992-03-30 | 薄膜トランジスタ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283429A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100590925B1 (ko) * | 1999-07-30 | 2006-06-19 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터-액정표시장치의 제조방법 |
| US9196746B2 (en) | 2011-12-05 | 2015-11-24 | Samsung Display Co., Ltd. | Thin film transistor comprising main active layer and sub active layer, and method of manufacturing the same |
-
1992
- 1992-03-30 JP JP10355592A patent/JPH05283429A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100590925B1 (ko) * | 1999-07-30 | 2006-06-19 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터-액정표시장치의 제조방법 |
| US9196746B2 (en) | 2011-12-05 | 2015-11-24 | Samsung Display Co., Ltd. | Thin film transistor comprising main active layer and sub active layer, and method of manufacturing the same |
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