JPH05283659A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ゲートアレイにおける基本セル配置領域にで
きるたけ多種類のセルを構成できるような基本セル配置
構造を得る。 【構成】 多くの配線が必要とされる基本セル配置領域
段５ａの電源／ＧＮＤ線６ａ，７ａを細く形成し、基本
セル配置領域段５ａと電源／ＧＮＤ線６ａ，７ａとの間
に信号線配置可能領域２１，２２を設ける。 【効果】 基本セルの電気的特性に合致した電源／ＧＮ
Ｄ幅とすることにより、他の基本セルでは電源／ＧＮＤ
ラインとしていた領域を信号線配置領域として使用で
き、従来構成でできなかった基本セルを構成することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路装置に
関し、特にマスタスライス方式により形成される半導体
集積回路装置（以下、ＬＳＩと略称する）の基本セル配
置領域を効率よく使用できるパターン構成に関するもの
である。

【０００２】

【従来の技術】マスタスライス方式とは別名ゲートアレ
イとも呼ばれ、通常、複数の素子からなる基本セルがマ
トリクス状に多数集積形成されてなるマスタチップを、
予め半導体ウェハ上に適宜形成した後、上記基本セル内
の素子をそれぞれ結合して所望の論理機能を有する論理
回路を実現し、さらに、これを複数接続して最終的に目
的とする機能を有するＬＳＩを完成する方式である。

【０００３】図５にゲートアレイにより構成されたチッ
プ内の概略的な構成について説明する。図において、１
はゲートアレイチップ、２は入出力パッド，電源／ＧＮ
Ｄパッド，及び入出力バッファ配線等が形成された領
域、３は基本セル配置領域、４は基本セル配置領域３へ
の電位供給用メイン電源／ＧＮＤライン、５は基本セル
配置領域段を示す。

【０００４】詳しく説明すると、上記チップ１の周辺に
は、チップ外部から電位の供給を受けるための電源／Ｇ
ＮＤパッド，チップ外部との間で信号の授受を行うため
の入出力パッド、及び入出力パッドから信号を受けてチ
ップ内部に信号を供給する入力バッファ，チップ内部の
信号をチップ外部に伝達するための出力バッファ等を配
置するための領域２が設けられており、その内側に基本
セル配置領域３が形成されている。４は上記基本セル配
置領域３へ電位を供給するためのメイン電源／ＧＮＤラ
インで、この直下にも基本セルを配置できるよう、後述
のようなトランジスタ構造にして基本セル配置領域とし
ておくのが通常である。なお、メイン電源／ＧＮＤライ
ン４への電位の供給は上記領域２から行われる。５は基
本セル配置領域段であり基本セル配置領域３が複数段で
構成されていることを示している。

【０００５】図６は上記基本セル配置領域３内の各基本
セル配置領域段５とメイン電源／ＧＮＤ供給ライン４の
一部を拡大したもので、メイン電源／ＧＮＤライン４と
して、高電位供給用のＶDDと低電位供給用のＧＮＤの２
種類のメイン電源／ＧＮＤラインが上記基本セル配置領
域段５に対して垂直に配置されており、これらは電気的
には分離されている。

【０００６】さらに図７は上記基本セル配置領域段の構
成を詳細に示す図であり、基本セル配置領域３のうち、
２段分の基本セル配置領域段５ａ，５ｂの一部を示して
おり、この図では、Ｐチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタがアレイ状に配置さ
れ、その上下に各基本セル配置領域段に対応する電位供
給用ライン（ＶDD）６，（ＧＮＤ）７が、上記基本セル
配置領域段５ａ，５ｂに対して垂直に配置されたメイン
電源／ＧＮＤ供給ライン４から分岐されて配置されてい
る。なお、通常、図６に示したメイン電源／ＧＮＤ供給
ライン４間には、図７に示したＰチャネル型ＭＯＳトラ
ンジスタ及びＮチャネル型ＭＯＳトランジスタが数百個
以上配置されている。また、１１はＰチャネル型及びＮ
チャネル型ＭＯＳトランジスタのゲート電極、１２はＰ
チャネル型ＭＯＳトランジスタのソース・ドレイン電極
となるＰ型拡散領域、１３はＮチャネル型ＭＯＳトラン
ジスタのソース・ドレイン電極となるＮ型拡散領域であ
る。なお×印は信号線通過ポイントの概略を示すもの
で、Ｐ型拡散領域１２，Ｎ型拡散領域１３それぞれに４
本ずつの信号配線が可能であることを示している。な
お、以下基本セル配置領域段の一部を示す図面において
は、メイン電源／ＧＮＤ供給ライン４の記載は省略され
ているものとする。

【０００７】次に、上記構成を有する従来の基本セルの
実現方法について説明する。図８は２入力ＮＡＮＤ回路
のパッド設計例を、また図１０はシングルポートのメモ
リセル回路のパッド設計例を示す。

【０００８】図８において、Ａ及びＢは２入力ＮＡＮＤ
回路の入力信号を示し、Ｙは２入力ＮＡＮＤ回路の出力
信号を示す。また○はゲート電極１１と第１層目のアル
ミ配線とを接続するためコンタクトホール、◇は各ソー
ス・ドレイン拡散１２，１３と第１層目のアルミ配線と
を接続するためのコンタクトホール、◎は第１層目のア
ルミ配線と第２層目のアルミ配線とを接続するためのス
ルーホールである。これらコンタクトホールあるいはス
ルーホール○，◇，◎、及びＶDD／ＧＮＤ６，７を接続
している線分のうち、Ａｌ1 は第１層目のアルミ配線
を、Ａｌ2 は第２層目のアルミ配線を示している。

【０００９】また図８において、ａ及びｄの位置にある
Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯ
Ｓトランジスタは、この２入力ＮＡＮＤに隣接して配置
される、他の基本セルとの電気的分離のために使用され
るＭＯＳトランジスタであり、それぞれのゲート電極１
１は、Ｐチャネル型ＭＯＳトランジスタではＶDD６に、
Ｎチャネル型ＭＯＳトランジスタではＧＮＤ７に接続さ
れている。

【００１０】一方、ｂ及びｃの位置にあるＰチャネル型
ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジス
タは２入力ＮＡＮＤを構成しており、入力信号Ａはｂの
位置にあるＰチャネル型ＭＯＳトランジスタ及びＮチャ
ネル型ＭＯＳトランジスタのゲート電極１１に第２層目
のアルミ配線Ａｌ2 を用いて接続され、入力信号Ｂはｃ
の位置にあるＰチャネル型ＭＯＳトランジスタ及びＮチ
ャネル型ＭＯＳトランジスタのゲート電極１１に同じく
第２層目のアルミ配線Ａｌ2 を用いて接続されている。

【００１１】またａとｂの位置にあるＮチャネル型ＭＯ
Ｓトランジスタのゲート電極１１に挟まれたＮ型拡散１
３にＧＮＤ７が接続され、ｂとｃの位置にあるＰチャネ
ル型ＭＯＳトランジスタのゲートに挟まれたＰ型拡散１
２にＶDD６が接続され、さらにｃとｄの位置にあるＰチ
ャネル型ＭＯＳトランジスタのゲートに挟まれたＮ型拡
散１３と、ａとｂ及びｃとｄの位置にあるＰチャネル型
ＭＯＳトランジスタのゲートに挟まれたＰ型拡散１２と
が接続されて出力信号Ｙに接続されている。通常、ゲー
トアレイでは基本セル内の信号に入力するとき、あるい
は基本セル内の信号を外部に取り出すときには、第２層
目の配線Ａｌ2 を使用しており、図８に示すようにスル
ーホール◎を配置している。

【００１２】なお図９は図８に示したパターン設計例に
対応するトランジスタレベルの接続図及び論理回路シン
ボル図である。

【００１３】次に図１０のシングルポートのメモリセル
回路のパターン設計例について説明する。図１０におい
て、Ｗ１及びＷ２は第２層目のアルミ配線Ａｌ2 で構成
されたメモリセル選択用アドレス信号、Ｂ及び／Ｂはメ
モリセル内のデータを読み書きするためのビット／ビッ
トバー信号である。○は各トランジスタのゲート１１と
第１層目のアルミ配線Ａｌ1 とを接続するためのコンタ
クトホール、◇はソース・ドレイン拡散領域１２，１３
と第１層目のアルミ配線Ａｌ1 とを接続するためのコン
タクトホール、◎は第１層目のアルミ配線Ａｌ1 と第２
層目のアルミ配線Ａｌ2 とを接続するためのスルーホー
ルである。

【００１４】通常、ゲートアレイにおけるメモリセルは
２の累乗（１６，３２，６４等）のメモリ数を有する
が、図１０には、そのうちの中央部を抜粋して２メモリ
分（２ワード，１ビット）を示している。従って、隣接
して配置される他の基本セルとの電気的分離については
考慮していない。

【００１５】図１０において、ａ及びｄの位置にあるＮ
チャネル型ＭＯＳトランジスタのゲートにはメモリセル
選択用アドレス信号Ｗ１が接続され、ｅ及びｈの位置に
あるＮチャネル型ＭＯＳトランジスタのゲートにはメモ
リセル選択用アドレス信号Ｗ２が接続されている。ｂと
ｃ及びｆとｇの位置にあるＰチャネル型ＭＯＳトランジ
スタのゲートに挟まれたＰ型拡散にＶDD６が接続され、
ｂとｃ及びｆとｇの位置にあるＮチャネル型ＭＯＳトラ
ンジスタのゲートに挟まれたＮ型拡散にＧＮＤ７が接続
され、ｂ，ｃ，ｆ及びｇの位置にあるＰチャネル型ＭＯ
ＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲ
ートは接続されて、それぞれインバータを形成し、ｂと
ｃの位置及びｆとｇの位置の両インバータは互いの入力
端子と出力端子が接続され、各メモリセルのラッチ回路
を構成している。

【００１６】そして上記ラッチ回路の出力は、メモリセ
ル選択用アドレス信号Ｗ１，Ｗ２が接続された、ａ，
ｂ，ｅ及びｈの位置にあるＮチャネル型ＭＯＳトランジ
スタを経由してそれぞれビット（Ｂ），ビットバー（／
Ｂ）に接続されている。パターン面積を小さくするた
め、ビット，ビットバーラインＢ，／Ｂに接続するため
の拡散領域は隣接するメモリセルで共用している。図１
１は、図１０に示したパターン設計例に対応するトラン
ジスタレベルの接続図及び論理回路シンボル図である。

【００１７】上記従来例では、Ｐチャネル型ＭＯＳトラ
ンジスタ及びＮチャネル型ＭＯＳトランジスタの拡散領
域内で４本の信号ライン（電源接続用も含む）が通過し
得る場合を示したが、この本数は基本セル配置領域をで
きる限り小さく設計するという条件と、頻繁に使用され
る基本セルを実現できるという２つの条件を考慮して各
ゲートアレイメーカーが決定する。

【００１８】また、ＮＡＮＤ，フリップフロップ等の基
本セルへの電位の供給線６，７の線幅は、使用され得る
最大動作周波数と負荷及びメイン電源／ＧＮＤ間に配置
可能な基本セル数等によって決まる、１基本セル配置領
域段当たりの最大消費電流を考慮して、信頼性上問題の
ない太さ（通常、信号ラインの数倍以上の太さ）に決定
され、全ての基本セル配置領域段へは電位供給用メイン
電源／ＧＮＤライン４から一律の太さで接続されてい
る。

【００１９】ここで、同一メモリセルを別のアドレス信
号（例えば、Ｗ１とＷ１Ａ）でアクセスするマルチポー
トのメモリセル回路のパターン構成について考える。図
３にその論理回路とトランジスタレベルの接続図が示さ
れている。先にシングルポートのメモリセル回路のパタ
ーン例を図１０に示したが、このパターンでＰチャネル
型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジ
スタの拡散領域内の信号ライン（各４本、×の位置）は
全て使用されており、メモリセル選択用アドレス信号Ｗ
１Ａ，Ｗ２Ａをゲート入力とするトランジスタ（Ｐチャ
ネル型ＭＯＳトランジスタ）、及びビットバー／ＢＡ及
び／ＢＡとＰチャネル型ＭＯＳトランジスタとを接続す
るための第２アルミ配線等の信号ラインが追加されたマ
ルチポートのメモリセル回路のパターンを、従来例と同
じ領域で構成することは不可能である。

【００２０】

【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されており、全ての基本セル配
置領域段へ電源を供給するための電源線６，７は、メイ
ン電源／ＧＮＤ供給ライン４から一律の太さの配線を用
いて接続されたものであるため、全ての信号ラインが既
に使用されているような場合には、新たな信号ラインの
追加を必要とする基本セルに対してはパターンを構成で
きないという問題点があった。

【００２１】この発明は上記のような問題点を解消する
ためになされたもので、消費電力等による信頼性上の問
題が発生しない範囲で、基本素子配置領域段内で新たな
信号ラインの追加を必要とする基本セルに対してもパタ
ーンを構成することができるマスタスライス方式の半導
体集積回路装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、基本素子配置領域段に電位を供給する電
源供給線を、各基本素子配置領域段に形成される回路に
応じ、その近傍で線幅を変化させるようにしたものであ
る。

【００２３】

【作用】この発明においては、基本素子配置領域段に電
位を供給する電源線の線幅を各基本素子配置領域段に形
成される回路に応じ、その近傍で線幅を変化させ、各基
本素子配置領域段毎に異なるように、あるいは同一段の
基本素子配置領域段の一部で異なるようにして配置した
ので、上記基本素子配置領域段と電源線との間に配線可
能領域が確保され、従来よりも多種類の基本セルを構成
することができる。

【００２４】

【実施例】以下、この発明の一実施例によるマスタスラ
イス方式の半導体集積回路装置を図について説明する。
チップ内における概略の構成は図５に示した従来例と同
様であるためここではその説明については省略する。

【００２５】図１は本発明の一実施例による半導体集積
回路装置の基本セル配置領域３のうち２段の基本セル配
置領域段を示し、Ｐチャネル型ＭＯＳトランジスタとＮ
チャネル型ＭＯＳトランジスタがアレイ状に配置され、
その上下に各基本セル配置領域段対応の電位供給用ライ
ン６ａ及び６（ＶDD）、７ａ及び７（ＧＮＤ）が配置さ
れている。図１において、２段の基本セル配置領域段５
ａ，５ｂのうち、上段の基本セル配置領域段５ａに対応
する電位供給用ライン６ａ（ＶDD），７ａ（ＧＮＤ）
は、下段の基本セル配置領域段５ｂに対応する電位供給
用ライン６（ＶDD），７（ＧＮＤ）よりもその線幅が細
く設定されており、基本セル配置領域段５ａと電位供給
用ライン６ａ（ＶDD）及び７ａ（ＧＮＤ）との間に信号
線配置可能領域２１，２２が確保されている。

【００２６】次に、本実施例による構成での基本セルの
実現方法について説明する。図２にマルチポートのメモ
リセル回路のパターン設計例を示す。図２において、ａ
及びｄの位置にあるＮチャネル型ＭＯＳトランジスタの
ゲート電極１１には第２層目のアルミ配線Ａｌ2 を用い
て構成されたメモリセル選択用アドレス信号Ｗ１が接続
され、ｅ及びｈの位置にあるＮチャネル型ＭＯＳトラン
ジスタのゲート電極１１には同様に第２層目のアルミ配
線Ａｌ2 を用いて構成されたメモリセル選択用アドレス
信号Ｗ２が接続されている。さらにｂとｃ及びｆとｇの
位置にあるＰチャネル型ＭＯＳトランジスタのゲート電
極１１に挟まれたＰ型拡散１２にはＶDD６ａが接続さ
れ、ｂとｃ及びｆとｇの位置にあるＮチャネル型ＭＯＳ
トランジスタのゲート電極１１に挟まれたＮ型拡散１３
にＧＮＤ７ａが接続され、ｂ，ｃ，ｆ及びｇの位置にあ
るＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯ
Ｓトランジスタのゲート電極１１は接続されて、それぞ
れインバータを形成し、ｂとｃの位置及びｆとｇの位置
の両インバータはそれぞれの入力端子と出力端子は接続
され、各メモリセルのラッチ回路を構成している。

【００２７】そして上記ラッチ回路の出力は、上記メモ
リセル選択用アドレス信号Ｗ１，Ｗ２が接続されたａ，
ｄ，ｅ及びｈの位置にあるＮチャネル型ＭＯＳトランジ
スタを経由して、それぞれビット（Ｂ），ビットバー
（／Ｂ）に接続されている。パターン面積を小さくする
ため、ビット（Ｂ），ビットバー（／Ｂ）ラインに接続
するための拡散領域１３は隣接するメモリセルで共用さ
れている。

【００２８】さらに、上記ラッチ回路の出力は、第２層
目のアルミ配線Ａｌ2 を用いて構成されたメモリセル選
択用アドレス信号Ｗ１Ａ，Ｗ２Ａが接続されたｄ及びｅ
の位置にあるＰチャネル型ＭＯＳトランジスタを経由し
て、ビットバー（／ＢＡ）に接続されている。パターン
面積を小さくするため、ビットバー（／ＢＡ）ラインに
接続するための拡散領域１２は上記同様にして隣接する
メモリセルで共用されている。

【００２９】図３は、図２に示したパターン設計例に対
応するトランジスタレベルの接続図及び論理回路シンボ
ル図である。上記実施例では上述したように、Ｐチャネ
ル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトラン
ジスタの拡散領域１２，１３内で４本の信号ライン（電
源接続用も含む）が通過し得る場合を示したが、既に説
明したように、この信号ラインの本数は基本セル配置領
域をできる限り小さく設計するという条件と、頻繁に使
用される基本セルを実現できるという２つの条件を考慮
して決定する。そしてシングルポートあるいはマルチポ
ートのメモリセルは上記のように構成されており、通
常、メモリセルはそのうちのいずれかのセルだけが、メ
モリセル選択用アドレス信号により選ばれ動作するた
め、同一の基本セル配置領域段内での消費電流は限ら
れ、ゲートアレイメーカーはその値を予め予想できる。

【００３０】一方、従来技術において説明したように、
ＮＡＮＤ，フリップフロップ等の基本セルへの電位の供
給線幅は、使用され得る最大動作周波数と負荷及びメイ
ン電源／ＧＮＤ間に配置可能な基本セル数等によって決
まる１基本セル配置領域段当たりの最大消費電流を考慮
して、信頼性上問題のない太さ（通常、信号ラインの数
倍以上の太さ）に決定されており、明らかに上記メモリ
セルが必要とするメインＶDD／ＧＮＤライン４までの電
位供給線６ａ，７ａの線幅は他の基本セルのそれよりも
細くて良い。

【００３１】従って、従来すべての基本セル配置領域段
に同一の線幅で配線していた、メイン電位供給用電源／
ＧＮＤライン４から各基本セル配置領域段５ａに接続さ
れる電源／ＧＮＤライン６ａ，７ａの線幅を、配置され
る基本セルの種類に対応して変更することができ、これ
により生じた信号線配置可能領域２１，２２に配線を配
置することで、新たな信号線が必要とされる場合にも最
適な基本セルを構成することができる。

【００３２】なお、上記実施例では説明を容易にするた
め、前もって信号線配置可能領域２１，２２が確保され
ているように示したが、マスタスライス方式では配置さ
れる基本セルにより、複数の基本セル配置領域段のう
ち、上記信号線配置可能領域が必要とされる段のＶDD６
またはＧＮＤ７が細くなったり、太くなったりすること
になる。

【００３３】次に本発明の他の実施例による半導体集積
回路装置を図４に基づいて説明する。上記実施例では、
基本セル配置領域段ごとに電源／ＧＮＤラインの線幅を
変更するものとしたが、この実施例では図４に示すよう
に、必要に応じて同一の基本セル配置領域段内の一部
で、電源／ＧＮＤライン幅を変更するようにしたもので
ある。

【００３４】すなわち図４において、２段分の基本セル
配置領域段のうちの上段の基本セル配置領域段５ａの上
下に配置されたＶDD６ｂまたはＧＮＤ７ｂは、途中まで
の線幅が細く形成されており、この線幅が細くなった領
域に、それぞれ信号線配置可能領域２１ａ，２２ａとし
て用いられている。このような構成は、細い電源／ＧＮ
Ｄ幅でも良い基本セルが、電位供給用メイン電源／ＧＮ
Ｄライン間にある数百個のトランジスタのうち、例えば
１００個分にしか配置されないような場合に適用するの
に適している。

【００３５】

【発明の効果】以上のように、この発明に係るマスタス
ライス方式の半導体集積回路装置によれば、複数の基本
素子配置領域段に電位を供給する電源供給線幅を、各基
本素子配置領域段に形成される回路に応じ、その近傍で
線幅を変化させ、各基本素子配置領域段により、あるい
は１つの基本素子配置領域段の一部で異なるようにした
ので、上記基本素子配置領域段と電源線との間に配線可
能領域が確保され、このため、基本素子配置領域段内で
新たな信号ラインの追加を必要とする基本セルに対して
もパターンを構成することができ、従ってより多機能な
基本セルを効率よく構成することができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるマスタスライス方式の
半導体集積回路装置における基本セル配置領域の一例を
示すパターン図。

【図２】上記半導体集積回路装置のマルチポートメモリ
セル回路の設計例を示すパターン図。

【図３】上記半導体集積回路装置のパターン設計例に対
応するトランジスタレベルの接続図及び論理回路シンボ
ル図。

【図４】本発明の他の実施例によるマスタスライス方式
半導体集積回路装置における基本セル配置領域を示すパ
ターン図。

【図５】一般的なゲートアレイのチップ内配置を示す概
略構成図。

【図６】上記ゲートアレイの基本セル配置領域領域内の
各基本セル配置領域段とメイン電源／ＧＮＤ供給ライン
との関係を示す拡大図。

【図７】従来のマスタスライス方式の半導体集積回路装
置における基本セル配置領域を示すパターン図。

【図８】上記半導体集積回路装置における２入力ＮＡＮ
Ｄ回路の設計例を示すパターン図。

【図９】図８のパターン設計例に対応するトランジスタ
レベルの接続図及び論理回路シンボル図。

【図１０】従来の半導体集積回路装置におけるシングル
ポートのメモリセル回路の設計例を示すパターン図。

【図１１】図１０のパターン設計例に対応するトランジ
スタレベルの接続図及び論理回路のシンボル図。

【符号の説明】

１ ゲートアレイチップ ２ 入出力パッド，電源／ＧＮＤパッド、及び入出
力バッファ配置領域 ３ 基本セル配置領域 ４ 電源供給用メイン電源／ＧＮＤライン ５ 基本セル配置領域段 ５ａ 基本セル配置領域段 ５ｂ 基本セル配置領域段 ６ 高電位側電源ライン ６ａ 高電位側電源ライン ６ｂ 高電位側電源ライン ７ 低電位側電源ライン ７ａ 低電位側電源ライン ７ｃ 低電位側電源ライン １１ ゲート電極 １２ Ｐ型拡散領域 １３ Ｎ型拡散領域 ２１ 信号線配置可能領域 ２１ａ 信号線配置可能領域 ２２ 信号線配置可能領域 ２２ａ 信号線配置可能領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マスタ工程において１つの半導体チップ
   内にマトリクス状に、複数の基本素子からなる基本素子
   配置領域を複数段形成し、スライス工程において上記複
   数段の基本素子配置領域に配置された各素子間を接続し
   て所望の論理機能を有する回路を形成するとともに、各
   回路に電源線を接続してなるマスタスライス方式の半導
   体集積回路装置において、 上記スライス工程において、上記電源線を、上記各段の
   基本素子配置領域に形成される回路に応じ、その近傍で
   線幅を変化させて配置することを特徴とする半導体集積
   回路装置。