JPH10246754A - クロックドライバ回路及び半導体集積回路装置 - Google Patents
クロックドライバ回路及び半導体集積回路装置Info
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- JPH10246754A JPH10246754A JP9047912A JP4791297A JPH10246754A JP H10246754 A JPH10246754 A JP H10246754A JP 9047912 A JP9047912 A JP 9047912A JP 4791297 A JP4791297 A JP 4791297A JP H10246754 A JPH10246754 A JP H10246754A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 通常動作時、テスト動作時ともに、ドライブ
能力が高く、クロックスキューの小さいクロックドライ
バ回路を得る。 【解決手段】 第１、第２のクロックドライバ１５ａ、
１５ｂを有する。各クロックドライバ１５ａ、１５ｂに
おいて、複数のメインドライバ１９(1)〜１９(n)は入力
ノードが第１の共通線１８に、出力ノードが第２の共通
線２１に接続される。第２の共通線２１は複数のクロッ
ク信号供給線２０(1)〜２０(m)に接続される。複数のク
ロック信号供給線２１(1)〜２１(m)はクロック信号を必
要とする第２のマクロセル１６のクロック入力ノードに
接続される。第１のクロックドライバ１５ａの第１の共
通線１８ａ及び第２の共通線２１ａと第２のクロックド
ライバ１５ｂの第１の共通線１８ｂ及び第２の共通線２
１ｂとはテストモードの時第１及び第２の接続手段２２
によってそれぞれ電気的に接続される。
能力が高く、クロックスキューの小さいクロックドライ
バ回路を得る。 【解決手段】 第１、第２のクロックドライバ１５ａ、
１５ｂを有する。各クロックドライバ１５ａ、１５ｂに
おいて、複数のメインドライバ１９(1)〜１９(n)は入力
ノードが第１の共通線１８に、出力ノードが第２の共通
線２１に接続される。第２の共通線２１は複数のクロッ
ク信号供給線２０(1)〜２０(m)に接続される。複数のク
ロック信号供給線２１(1)〜２１(m)はクロック信号を必
要とする第２のマクロセル１６のクロック入力ノードに
接続される。第１のクロックドライバ１５ａの第１の共
通線１８ａ及び第２の共通線２１ａと第２のクロックド
ライバ１５ｂの第１の共通線１８ｂ及び第２の共通線２
１ｂとはテストモードの時第１及び第２の接続手段２２
によってそれぞれ電気的に接続される。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばゲートア
レイ、ＥＣＡ（Embedded Cell Array）等の半導体集積
回路装置に係り、特に、この半導体集積回路装置に設け
られるクロックドライバ回路に関するものである。
レイ、ＥＣＡ（Embedded Cell Array）等の半導体集積
回路装置に係り、特に、この半導体集積回路装置に設け
られるクロックドライバ回路に関するものである。
【０００２】
【従来の技術】例えば、ゲートアレイ、ＥＣＡ等の半導
体集積回路装置においては、アンド（ＡＮＤ）回路、オ
ア（ＯＲ）回路等の論理回路となるマクロセルと、フリ
ップフロップ回路などのクロック信号を必要とする回路
（以下、総称してフリップフロップ回路と称す。）とな
るマクロセルとが、内部領域（コア領域）に複数配置さ
れており、上記複数のフリップフロップ回路に対してク
ロック信号を供給ためのクロックドライバ回路が設けら
れている。
体集積回路装置においては、アンド（ＡＮＤ）回路、オ
ア（ＯＲ）回路等の論理回路となるマクロセルと、フリ
ップフロップ回路などのクロック信号を必要とする回路
（以下、総称してフリップフロップ回路と称す。）とな
るマクロセルとが、内部領域（コア領域）に複数配置さ
れており、上記複数のフリップフロップ回路に対してク
ロック信号を供給ためのクロックドライバ回路が設けら
れている。
【０００３】このクロックドライバ回路の構成及び半導
体集積回路装置への配置の一例が、例えば、特開平６−
２３６９２３号公報（ＵＳＰ５，４４４，２７６）にて
提案されている。すなわち、クロックドライバ回路の構
成は、図２３に示すように、プリドライバＰＤと複数の
メインドライバＭＤ１〜ＭＤｎとを有し、複数のメイン
ドライバＭＤ１〜ＭＤｎの入力ノード及び出力ノードは
それぞれ共通線Ｌ１及びＬ２によって接続されている。
体集積回路装置への配置の一例が、例えば、特開平６−
２３６９２３号公報（ＵＳＰ５，４４４，２７６）にて
提案されている。すなわち、クロックドライバ回路の構
成は、図２３に示すように、プリドライバＰＤと複数の
メインドライバＭＤ１〜ＭＤｎとを有し、複数のメイン
ドライバＭＤ１〜ＭＤｎの入力ノード及び出力ノードは
それぞれ共通線Ｌ１及びＬ２によって接続されている。
【０００４】そして、このクロックドライバ回路は、図
２４に示すように配置されている。つまり、複数のメイ
ンドライバＭＤ１〜ＭＤｎは、電源電位が印加される電
源線ＶDD１と、この電源線ＶDD１に隣接しかつ平行に配
置され、接地電位とされる接地線ＧＮＤ１とからなる電
源線対の間における、マクロセル配置領域ＭＣＲに形成
される。共通線Ｌ１及びＬ２それぞれは電源線ＶDD１と
接地線ＧＮＤ１とからなる電源線対の間に電源線ＶDD１
と接地線ＧＮＤ１と平行に配置され、複数のメインドラ
イバＭＤ１〜ＭＤｎの入力ノード及び出力ノードとスル
ーホールＴＨ１及びＴＨ２を介して電気的に接続されて
いる。共通線Ｌ１はプリドライバＰＤの出力ノードにス
ルーホールＴＨ３を介して電気的に接続されている。
２４に示すように配置されている。つまり、複数のメイ
ンドライバＭＤ１〜ＭＤｎは、電源電位が印加される電
源線ＶDD１と、この電源線ＶDD１に隣接しかつ平行に配
置され、接地電位とされる接地線ＧＮＤ１とからなる電
源線対の間における、マクロセル配置領域ＭＣＲに形成
される。共通線Ｌ１及びＬ２それぞれは電源線ＶDD１と
接地線ＧＮＤ１とからなる電源線対の間に電源線ＶDD１
と接地線ＧＮＤ１と平行に配置され、複数のメインドラ
イバＭＤ１〜ＭＤｎの入力ノード及び出力ノードとスル
ーホールＴＨ１及びＴＨ２を介して電気的に接続されて
いる。共通線Ｌ１はプリドライバＰＤの出力ノードにス
ルーホールＴＨ３を介して電気的に接続されている。
【０００５】マクロセル配置領域ＭＣＲに形成されたフ
リップフロップ回路ＦＦにクロック信号を供給するた
め、フリップフロップ回路ＦＦのクロック入力ノードは
共通線Ｌ２に電気的に接続されたクロック信号供給線Ｃ
Ｌ１〜ＣＬｍに配線ＬＬを介して電気的に接続される。
各クロック信号供給線ＣＬ１〜ＣＬｍは、配線領域ＷＲ
上に電源線ＶDD１と接地線ＧＮＤ１と直交し、マクロセ
ル配置領域ＭＣＲに沿って配置される。各クロック信号
供給線ＣＬ１〜ＣＬｍは共通線Ｌ２との交差部でスルー
ホールＴＨ４を介して共通線Ｌ２に電気的に接続され
る。
リップフロップ回路ＦＦにクロック信号を供給するた
め、フリップフロップ回路ＦＦのクロック入力ノードは
共通線Ｌ２に電気的に接続されたクロック信号供給線Ｃ
Ｌ１〜ＣＬｍに配線ＬＬを介して電気的に接続される。
各クロック信号供給線ＣＬ１〜ＣＬｍは、配線領域ＷＲ
上に電源線ＶDD１と接地線ＧＮＤ１と直交し、マクロセ
ル配置領域ＭＣＲに沿って配置される。各クロック信号
供給線ＣＬ１〜ＣＬｍは共通線Ｌ２との交差部でスルー
ホールＴＨ４を介して共通線Ｌ２に電気的に接続され
る。
【０００６】なお、各マクロセル配置領域ＷＣＲの両側
には、電源線ＶDD１と接地線ＧＮＤ１と直交し、その交
差部でスルーホールＴＨ５、ＴＨ６を介して電気的に接
続される電源線ＶDD２と接地線ＧＮＤ２が配置されてい
る。このように構成されたクロックドライバ回路を持つ
半導体集積回路装置にあっては、半導体基板の面積を増
加させることなく、レイアウトの容易な高ドライブ能力
のクロックドライバ回路が得られている。
には、電源線ＶDD１と接地線ＧＮＤ１と直交し、その交
差部でスルーホールＴＨ５、ＴＨ６を介して電気的に接
続される電源線ＶDD２と接地線ＧＮＤ２が配置されてい
る。このように構成されたクロックドライバ回路を持つ
半導体集積回路装置にあっては、半導体基板の面積を増
加させることなく、レイアウトの容易な高ドライブ能力
のクロックドライバ回路が得られている。
【０００７】また、通常動作時は複数種類の周波数のク
ロック信号が与えられる半導体集積回路において、故障
テストのテスト手段としてフリップフロップをスキャン
パスで結ぶスキャンテストを行なうクロック配線方法の
一例が、例えば、特開平７−１６８７３５号公報にて提
案されている。
ロック信号が与えられる半導体集積回路において、故障
テストのテスト手段としてフリップフロップをスキャン
パスで結ぶスキャンテストを行なうクロック配線方法の
一例が、例えば、特開平７−１６８７３５号公報にて提
案されている。
【０００８】すなわち、図２５に示されるように、通常
動作時には、クロックＡ端子１０１に入力されたクロッ
ク信号Ａは、クロックドライバ１０３、クロックＡ配線
１２０、スイッチ回路１１４のスイッチ１１１を介して
ブロック１０７のフリップフロップ１０８に入力され
る。また、クロックＢ端子１０２に入力されたクロック
信号Ｂは、ドライブ能力可変回路１０６のクロックドラ
イバＢ、クロックＢ配線１２１、スイッチ回路１１４の
スイッチ１１２を介してブロック１０７のフリップフロ
ップ１０９に入力される。
動作時には、クロックＡ端子１０１に入力されたクロッ
ク信号Ａは、クロックドライバ１０３、クロックＡ配線
１２０、スイッチ回路１１４のスイッチ１１１を介して
ブロック１０７のフリップフロップ１０８に入力され
る。また、クロックＢ端子１０２に入力されたクロック
信号Ｂは、ドライブ能力可変回路１０６のクロックドラ
イバＢ、クロックＢ配線１２１、スイッチ回路１１４の
スイッチ１１２を介してブロック１０７のフリップフロ
ップ１０９に入力される。
【０００９】一方、スキャンテスト時には、クロックＡ
端子１０１に対してはクロック信号を与えず、クロック
Ｂ端子１０２に対してのみクロック信号Ｂを与え、半導
体集積回路１１９には単一の周波数だけを与える。この
時、スイッチ回路１１４は、スイッチ１１１をオフ、ス
イッチ１１２及び１１３をオンにされる。その結果、通
常動作時は複数種類の周波数のクロック信号が入力され
るフリップフロップ１０８と１０９は、同一のクロック
Ｂ配線１２１に切り替えて接続される。この時、新たに
発生するクロック配線の負荷の増加に対してドライブ能
力を増加するように、ドライブ能力可変回路１０６にド
ライブ能力可変信号１０５が与えられる。
端子１０１に対してはクロック信号を与えず、クロック
Ｂ端子１０２に対してのみクロック信号Ｂを与え、半導
体集積回路１１９には単一の周波数だけを与える。この
時、スイッチ回路１１４は、スイッチ１１１をオフ、ス
イッチ１１２及び１１３をオンにされる。その結果、通
常動作時は複数種類の周波数のクロック信号が入力され
るフリップフロップ１０８と１０９は、同一のクロック
Ｂ配線１２１に切り替えて接続される。この時、新たに
発生するクロック配線の負荷の増加に対してドライブ能
力を増加するように、ドライブ能力可変回路１０６にド
ライブ能力可変信号１０５が与えられる。
【００１０】その結果、フリップフロップ１０８と１０
９には、クロックＢ端子１０２に入力されたクロック信
号Ｂがドライブ能力可変回路１０６、クロックＢ配線１
２１、スイッチ回路１１４のスイッチ１１２及び１１３
を介して与えられる。このように構成された半導体集積
回路においては、スキャンテスト時のクロックスキュー
が小さくなる。
９には、クロックＢ端子１０２に入力されたクロック信
号Ｂがドライブ能力可変回路１０６、クロックＢ配線１
２１、スイッチ回路１１４のスイッチ１１２及び１１３
を介して与えられる。このように構成された半導体集積
回路においては、スキャンテスト時のクロックスキュー
が小さくなる。
【００１１】
【発明が解決しようとする課題】しかるに、図２３及び
図２４に示した前者の例では、単一のクロック信号を受
ける、例えばゲートアレイ、ＥＣＡ等の半導体集積回路
装置しか示されていない。また、図２５に示した後者の
例では、半導体集積回路として一般的に示されているだ
けであり、例えばゲートアレイ、ＥＣＡ等については示
されておらず、しかも、クロックドライバＡ１０３と、
クロックドライバＢ１０４を含むドライブ能力可変回路
１０６の具体的構成についても示されていない。
図２４に示した前者の例では、単一のクロック信号を受
ける、例えばゲートアレイ、ＥＣＡ等の半導体集積回路
装置しか示されていない。また、図２５に示した後者の
例では、半導体集積回路として一般的に示されているだ
けであり、例えばゲートアレイ、ＥＣＡ等については示
されておらず、しかも、クロックドライバＡ１０３と、
クロックドライバＢ１０４を含むドライブ能力可変回路
１０６の具体的構成についても示されていない。
【００１２】この発明は上記した点に鑑みてなされたも
のであり、複数のクロック入力端子を有し、各クロック
入力端子に対応して複数のクロックドライバが設けられ
たものにおいて、制御信号が第１の状態を示すときに
は、複数のクロックドライバそれぞれが個別にドライブ
能力が高く、クロックスキューの小さいクロックドライ
バ回路として機能し、制御信号が第２の状態を示すとき
には、複数のクロックドライバ回路があたかも一つのク
ロックドライバ回路として機能し、かつ、ドライブ能力
が高く、クロックスキューの小さいクロックドライバ回
路として機能するクロックドライバ回路を得ることを目
的とするものである。
のであり、複数のクロック入力端子を有し、各クロック
入力端子に対応して複数のクロックドライバが設けられ
たものにおいて、制御信号が第１の状態を示すときに
は、複数のクロックドライバそれぞれが個別にドライブ
能力が高く、クロックスキューの小さいクロックドライ
バ回路として機能し、制御信号が第２の状態を示すとき
には、複数のクロックドライバ回路があたかも一つのク
ロックドライバ回路として機能し、かつ、ドライブ能力
が高く、クロックスキューの小さいクロックドライバ回
路として機能するクロックドライバ回路を得ることを目
的とするものである。
【００１３】また、第２の目的は、上記第１の目的にさ
らに、制御信号が第１の状態を示すときに、各クロック
ドライバ回路間の接続手段を、各クロックドライバの出
力間のクロックスキューを小さく、しかも専有面積が少
なくして達成できるクロックドライバ回路を得ることで
ある。
らに、制御信号が第１の状態を示すときに、各クロック
ドライバ回路間の接続手段を、各クロックドライバの出
力間のクロックスキューを小さく、しかも専有面積が少
なくして達成できるクロックドライバ回路を得ることで
ある。
【００１４】第３の目的は、クロック信号を必要とする
複数の回路が複数に分割され、分割されたもの毎にクロ
ック入力端子及びクロックドライバが設けられたものに
おいて、制御信号が第１の状態を示すときには、分割さ
れたもの毎にクロック信号を必要とする複数の回路に対
してクロックスキューが小さいクロック信号が与えら
れ、制御信号が第２の状態を示すときには、クロック信
号を必要とする複数の回路全てに対してクロックスキュ
ーが小さいクロック信号が与えられる、例えばゲートア
レイ、ＥＣＡ等の半導体集積回路装置を得ることであ
る。
複数の回路が複数に分割され、分割されたもの毎にクロ
ック入力端子及びクロックドライバが設けられたものに
おいて、制御信号が第１の状態を示すときには、分割さ
れたもの毎にクロック信号を必要とする複数の回路に対
してクロックスキューが小さいクロック信号が与えら
れ、制御信号が第２の状態を示すときには、クロック信
号を必要とする複数の回路全てに対してクロックスキュ
ーが小さいクロック信号が与えられる、例えばゲートア
レイ、ＥＣＡ等の半導体集積回路装置を得ることであ
る。
【００１５】第４の目的は、クロック信号を必要とする
複数の回路が複数に分割され、分割されたもの毎にクロ
ック入力端子及びクロックドライバが設けられたものに
おいて、制御信号が第１の状態を示すときには、分割さ
れたもの毎にクロック信号を必要とする複数の回路に対
してクロックスキューが小さいクロック信号が与えら
れ、制御信号が第２の状態を示すときには、クロック信
号を必要とする複数の回路全てに対してクロックスキュ
ーが小さいクロック信号が与えられ、このクロック信号
を与えるためのクロックドライバ回路を、他のマクロセ
ルに対する占有面積を減少させずにセル配置領域に設け
られる、例えばゲートアレイ、ＥＣＡ等の半導体集積回
路装置を得ることである。
複数の回路が複数に分割され、分割されたもの毎にクロ
ック入力端子及びクロックドライバが設けられたものに
おいて、制御信号が第１の状態を示すときには、分割さ
れたもの毎にクロック信号を必要とする複数の回路に対
してクロックスキューが小さいクロック信号が与えら
れ、制御信号が第２の状態を示すときには、クロック信
号を必要とする複数の回路全てに対してクロックスキュ
ーが小さいクロック信号が与えられ、このクロック信号
を与えるためのクロックドライバ回路を、他のマクロセ
ルに対する占有面積を減少させずにセル配置領域に設け
られる、例えばゲートアレイ、ＥＣＡ等の半導体集積回
路装置を得ることである。
【００１６】
【課題を解決するための手段】この発明の第１の発明に
係るクロックドライバ回路は、それぞれクロック信号が
入力される複数のクロック入力端子と、これら複数のク
ロック入力端子に対応して設けられる複数のクロックド
ライバを備え、各クロックドライバは、対応するクロッ
ク入力端子に入力されるクロック信号を入力ノードに受
けるプリドライバと、複数のメインドライバと、これら
複数のメインドライバの入力ノード及びプリドライバの
出力ノードに電気的に接続される第１の共通線と、複数
のメインドライバの出力ノードに電気的に接続される第
２の共通線と、それぞれにクロック信号を必要とする回
路のクロック入力ノードが接続されるとともに、第２の
共通線に電気的に接続される複数のクロック信号供給線
とを有し、さらに、複数のクロックドライバの第１の共
通線の間に設けられ、第１及び第２の状態を示す制御信
号の第１の状態を受けて複数のクロックドライバの第１
の共通線それぞれを電気的に非接続状態にし、制御信号
の第２の状態を受けて複数のクロックドライバの第１の
共通線の全てを電気的に接続する第１の接続手段と、複
数のクロックドライバの第２の共通線の間に設けられ、
制御信号の第１の状態を受けて複数のクロックドライバ
の第２の共通線それぞれを電気的に非接続状態にし、制
御信号の第２の状態を受けて複数のクロックドライバの
第２の共通線の全てを電気的に接続する第２の接続手段
とを設けたものである。
係るクロックドライバ回路は、それぞれクロック信号が
入力される複数のクロック入力端子と、これら複数のク
ロック入力端子に対応して設けられる複数のクロックド
ライバを備え、各クロックドライバは、対応するクロッ
ク入力端子に入力されるクロック信号を入力ノードに受
けるプリドライバと、複数のメインドライバと、これら
複数のメインドライバの入力ノード及びプリドライバの
出力ノードに電気的に接続される第１の共通線と、複数
のメインドライバの出力ノードに電気的に接続される第
２の共通線と、それぞれにクロック信号を必要とする回
路のクロック入力ノードが接続されるとともに、第２の
共通線に電気的に接続される複数のクロック信号供給線
とを有し、さらに、複数のクロックドライバの第１の共
通線の間に設けられ、第１及び第２の状態を示す制御信
号の第１の状態を受けて複数のクロックドライバの第１
の共通線それぞれを電気的に非接続状態にし、制御信号
の第２の状態を受けて複数のクロックドライバの第１の
共通線の全てを電気的に接続する第１の接続手段と、複
数のクロックドライバの第２の共通線の間に設けられ、
制御信号の第１の状態を受けて複数のクロックドライバ
の第２の共通線それぞれを電気的に非接続状態にし、制
御信号の第２の状態を受けて複数のクロックドライバの
第２の共通線の全てを電気的に接続する第２の接続手段
とを設けたものである。
【００１７】この発明の第２の発明に係る半導体集積回
路装置は、一主面に第１の方向に沿って配置される複数
のマクロセル配置領域を有する半導体基板と、この半導
体基板の各マクロセル配置領域上に第１の方向と直交す
る第２の方向に沿って配置される複数の電極対とを備
え、半導体基板の各マクロセル配置領域に、第２の方向
に沿って配置される複数のＮ型拡散領域と、第２の方向
に沿って配置される複数のＰ型拡散領域とが第１の方向
に沿って形成され、各電極対は、対応したマクロセル配
置領域に形成される複数のＮ型拡散領域の隣り合う２つ
のＮ型拡散領域間に絶縁膜を介して形成される第１の電
極と、この第１の電極と第１の方向に沿って配置される
とともに対応したマクロセル配置領域に形成される複数
のＰ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁
膜を介して形成される第２の電極とからなり、各電極対
とその両側に位置するＮ型拡散領域及びＰ型拡散領域と
によって基本セルを構成し、半導体基板の各マクロセル
配置領域に、隣接する所定数の基本セルによって構成さ
れる論理回路となる第１のマクロセルが配置されるとと
もに、半導体基板の複数のマクロセル配置領域の２以上
の所定数のマクロセル配置領域それぞれに、隣接する所
定数の基本セルによって構成され、クロック信号を必要
とする回路となる第２のマクロセルが配置されるものに
おいて、半導体基板の複数のマクロセル配置領域は複数
分割され、各分割された領域に対応してクロックドライ
バとクロック信号が入力されるクロック入力端子とが配
置され、各クロックドライバは、対応した分割領域にお
いて、半導体基板の所定のマクロセル配置領域に、隣接
する所定数の基本セルによって構成されるプリドライバ
と、対応した分割領域において、半導体基板の複数のマ
クロセル配置領域の、プリドライバが配置されるマクロ
セル配置領域以外の２以上の所定数のマクロセル配置領
域のそれぞれに、隣接する所定数の基本セルによって構
成され、それぞれがプリドライバが配置される同一直線
上に配置される複数のメインドライバと、対応した分割
領域において、対応した分割領域に配置されるプリドラ
イバ及び複数のメインドライバ上に位置する第１の方向
に沿った直線上に配置されるとともに、対応した分割領
域に配置されるプリドライバの出力ノード及び複数のメ
インドライバの入力ノードに電気的に接続される第１の
共通線と、対応した分割領域において、対応した分割領
域に配置されるプリドライバ及び複数のメインドライバ
上に位置する第１の方向に沿った直線上に配置されると
ともに、対応した分割領域に配置される複数のメインド
ライバの出力ノードに電気的に接続される第２の共通線
と、対応した分割領域において、対応した分割領域に配
置される第２のマクロセルがそれぞれ配置される複数の
マクロセル配置領域それぞれに対応して第２の方向に沿
った直線上に配置され、第２の共通線に電気的に接続さ
れるとともに対応したマクロセル配置領域に配置された
第２のマクロセルのクロック入力ノードが電気的に接続
される複数のクロック信号供給線とを有し、さらに、隣
接する分割領域に配置された２つのクロックドライバ間
に配置され、第１及び第２の状態を示す制御信号の第１
の状態を受けて隣接する分割領域に配置される２つのク
ロックドライバの第１の共通線のそれぞれを電気的に非
接続状態にし、制御信号の第２の状態を受けて隣接する
分割領域に配置される２つのクロックドライバの第１の
共通線を電気的に接続する第１の接続手段と、隣接する
分割領域に配置された２つのクロックドライバ間に配置
され、制御信号の第１の状態を受けて隣接する分割領域
に配置される２つのクロックドライバの第２の共通線の
それぞれを電気的に非接続状態にし、制御信号の第２の
状態を受けて隣接する分割領域に配置される２つのクロ
ックドライバの第２の共通線を電気的に接続する第２の
接続手段とを設けたものである。
路装置は、一主面に第１の方向に沿って配置される複数
のマクロセル配置領域を有する半導体基板と、この半導
体基板の各マクロセル配置領域上に第１の方向と直交す
る第２の方向に沿って配置される複数の電極対とを備
え、半導体基板の各マクロセル配置領域に、第２の方向
に沿って配置される複数のＮ型拡散領域と、第２の方向
に沿って配置される複数のＰ型拡散領域とが第１の方向
に沿って形成され、各電極対は、対応したマクロセル配
置領域に形成される複数のＮ型拡散領域の隣り合う２つ
のＮ型拡散領域間に絶縁膜を介して形成される第１の電
極と、この第１の電極と第１の方向に沿って配置される
とともに対応したマクロセル配置領域に形成される複数
のＰ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁
膜を介して形成される第２の電極とからなり、各電極対
とその両側に位置するＮ型拡散領域及びＰ型拡散領域と
によって基本セルを構成し、半導体基板の各マクロセル
配置領域に、隣接する所定数の基本セルによって構成さ
れる論理回路となる第１のマクロセルが配置されるとと
もに、半導体基板の複数のマクロセル配置領域の２以上
の所定数のマクロセル配置領域それぞれに、隣接する所
定数の基本セルによって構成され、クロック信号を必要
とする回路となる第２のマクロセルが配置されるものに
おいて、半導体基板の複数のマクロセル配置領域は複数
分割され、各分割された領域に対応してクロックドライ
バとクロック信号が入力されるクロック入力端子とが配
置され、各クロックドライバは、対応した分割領域にお
いて、半導体基板の所定のマクロセル配置領域に、隣接
する所定数の基本セルによって構成されるプリドライバ
と、対応した分割領域において、半導体基板の複数のマ
クロセル配置領域の、プリドライバが配置されるマクロ
セル配置領域以外の２以上の所定数のマクロセル配置領
域のそれぞれに、隣接する所定数の基本セルによって構
成され、それぞれがプリドライバが配置される同一直線
上に配置される複数のメインドライバと、対応した分割
領域において、対応した分割領域に配置されるプリドラ
イバ及び複数のメインドライバ上に位置する第１の方向
に沿った直線上に配置されるとともに、対応した分割領
域に配置されるプリドライバの出力ノード及び複数のメ
インドライバの入力ノードに電気的に接続される第１の
共通線と、対応した分割領域において、対応した分割領
域に配置されるプリドライバ及び複数のメインドライバ
上に位置する第１の方向に沿った直線上に配置されると
ともに、対応した分割領域に配置される複数のメインド
ライバの出力ノードに電気的に接続される第２の共通線
と、対応した分割領域において、対応した分割領域に配
置される第２のマクロセルがそれぞれ配置される複数の
マクロセル配置領域それぞれに対応して第２の方向に沿
った直線上に配置され、第２の共通線に電気的に接続さ
れるとともに対応したマクロセル配置領域に配置された
第２のマクロセルのクロック入力ノードが電気的に接続
される複数のクロック信号供給線とを有し、さらに、隣
接する分割領域に配置された２つのクロックドライバ間
に配置され、第１及び第２の状態を示す制御信号の第１
の状態を受けて隣接する分割領域に配置される２つのク
ロックドライバの第１の共通線のそれぞれを電気的に非
接続状態にし、制御信号の第２の状態を受けて隣接する
分割領域に配置される２つのクロックドライバの第１の
共通線を電気的に接続する第１の接続手段と、隣接する
分割領域に配置された２つのクロックドライバ間に配置
され、制御信号の第１の状態を受けて隣接する分割領域
に配置される２つのクロックドライバの第２の共通線の
それぞれを電気的に非接続状態にし、制御信号の第２の
状態を受けて隣接する分割領域に配置される２つのクロ
ックドライバの第２の共通線を電気的に接続する第２の
接続手段とを設けたものである。
【００１８】
実施の形態１．以下にこの発明の実施の形態１を図１な
いし図１３を用いて説明する。まず始めに、この発明の
実施の形態１が適用される、例えば、ゲートアレイ又は
ＥＣＡ等の半導体集積回路装置の半導体基板及びマスタ
ーチップについて図１及び図２に基づいて説明する。
いし図１３を用いて説明する。まず始めに、この発明の
実施の形態１が適用される、例えば、ゲートアレイ又は
ＥＣＡ等の半導体集積回路装置の半導体基板及びマスタ
ーチップについて図１及び図２に基づいて説明する。
【００１９】図１に示すように、半導体基板１は一主面
にセル領域（内部領域、コア領域）２を有するとともに
このセル領域２の周辺に設けられるバッファ領域（周辺
領域）３を有する。この半導体基板１のセル領域２の一
主面上には、図２に示すように、第１の方向（図示縦方
向）に沿って配置される第１の電極４と第２の電極５と
からなる電極対が第２の方向（図示横方向）に沿って複
数配置される電極対群を第１の方向に沿って複数配置さ
れる。
にセル領域（内部領域、コア領域）２を有するとともに
このセル領域２の周辺に設けられるバッファ領域（周辺
領域）３を有する。この半導体基板１のセル領域２の一
主面上には、図２に示すように、第１の方向（図示縦方
向）に沿って配置される第１の電極４と第２の電極５と
からなる電極対が第２の方向（図示横方向）に沿って複
数配置される電極対群を第１の方向に沿って複数配置さ
れる。
【００２０】また、半導体基板１のセル領域２の一主面
には、図２に示すように、各電極対群の第１の電極４に
対応して第２の方向に沿って配置される複数のＮ型拡散
領域６が形成される。さらに、各電極対群の第２の電極
５に対応して第２の方向に沿って配置される複数のＰ型
拡散領域７が対応した上記複数のＮ型拡散領域６と第１
の方向に沿って配置、形成される。
には、図２に示すように、各電極対群の第１の電極４に
対応して第２の方向に沿って配置される複数のＮ型拡散
領域６が形成される。さらに、各電極対群の第２の電極
５に対応して第２の方向に沿って配置される複数のＰ型
拡散領域７が対応した上記複数のＮ型拡散領域６と第１
の方向に沿って配置、形成される。
【００２１】第１の電極４とその両側に位置するＮ型拡
散領域６とによってＮ型ＭＯＳトランジスタが構成され
る。第２の電極５とその両側に位置するＰ型拡散領域７
とによってＰ型ＭＯＳトランジスタが構成される。第１
の方向に沿って並置される１つのＮ型ＭＯＳトランジス
タと１つのＰ型ＭＯＳトランジスタとによって基本セル
８が構成される。半導体基板１のセル領域２には、Ｎ型
ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからな
る基本セル８が第１の方向及び第２の方向にマトリクス
状に配置され、全面に敷き詰められた状態になってい
る。このように半導体基板１のセル領域２全面に基本セ
ルが敷き詰められて形成された状態をマスタチップと称
されている。
散領域６とによってＮ型ＭＯＳトランジスタが構成され
る。第２の電極５とその両側に位置するＰ型拡散領域７
とによってＰ型ＭＯＳトランジスタが構成される。第１
の方向に沿って並置される１つのＮ型ＭＯＳトランジス
タと１つのＰ型ＭＯＳトランジスタとによって基本セル
８が構成される。半導体基板１のセル領域２には、Ｎ型
ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからな
る基本セル８が第１の方向及び第２の方向にマトリクス
状に配置され、全面に敷き詰められた状態になってい
る。このように半導体基板１のセル領域２全面に基本セ
ルが敷き詰められて形成された状態をマスタチップと称
されている。
【００２２】一方、アンド（ＡＮＤ）回路やオア（Ｏ
Ｒ）回路等の論理回路やクロック信号を必要とするフリ
ップフロップ回路等の内部回路は、上記した基本セルを
所定数用いて構成されるセル構造にされ、いわゆるマク
ロセルと称される。以下、論理回路を第１のマクロセ
ル、クロック信号を必要とする内部回路を第２のマクロ
セルと称す。したがって、半導体基板１のセル領域２に
は、図１に示すように、これらマクロセルが配置される
マクロセル配置領域９が第１の方向に沿って複数設けら
れる。マクロセル配置領域９の間にはマクロセル配置領
域９に形成されるマクロセル間を電気的に接続するため
の配線領域１０が設けられる。
Ｒ）回路等の論理回路やクロック信号を必要とするフリ
ップフロップ回路等の内部回路は、上記した基本セルを
所定数用いて構成されるセル構造にされ、いわゆるマク
ロセルと称される。以下、論理回路を第１のマクロセ
ル、クロック信号を必要とする内部回路を第２のマクロ
セルと称す。したがって、半導体基板１のセル領域２に
は、図１に示すように、これらマクロセルが配置される
マクロセル配置領域９が第１の方向に沿って複数設けら
れる。マクロセル配置領域９の間にはマクロセル配置領
域９に形成されるマクロセル間を電気的に接続するため
の配線領域１０が設けられる。
【００２３】なお、各マクロセル配置領域９は、第２の
方向に沿って配置された基本セルの一列分によって構成
される。また、各配線領域１０は、そこに配置される第
２の方向に沿った配線の数によって、第２の方向に沿っ
て配置された基本セルの一列分、もしくは複数列分によ
って構成される。半導体基板１のバッファ領域３には、
入力バッファ回路、出力バッファ回路、入出力バッファ
回路等の回路が形成される。
方向に沿って配置された基本セルの一列分によって構成
される。また、各配線領域１０は、そこに配置される第
２の方向に沿った配線の数によって、第２の方向に沿っ
て配置された基本セルの一列分、もしくは複数列分によ
って構成される。半導体基板１のバッファ領域３には、
入力バッファ回路、出力バッファ回路、入出力バッファ
回路等の回路が形成される。
【００２４】そして、このような半導体集積回路装置に
あっては、クロック信号を必要とするフリップフロップ
回路等の内部回路となる第２のマクロセルに、半導体集
積回路装置外部からのクロック信号を与えるためのクロ
ックドライバ回路が設けられる。しかも、半導体集積回
路装置が大規模化されるに伴い、機能の異なる複数の機
能ブロックを有し、各機能ブロックに対してそれぞれ別
個にクロック信号を受けるクロックドライバを備えるク
ロックドライバ回路が設けられる。さらに、クロック信
号を必要とする第２のマクロセルに対するスキャンテス
トにおいて、各機能ブロック毎にスキャンテストを行な
うのではなく、全ての機能ブロックに対して一括してス
キャンテストを行なうのが効率的である。
あっては、クロック信号を必要とするフリップフロップ
回路等の内部回路となる第２のマクロセルに、半導体集
積回路装置外部からのクロック信号を与えるためのクロ
ックドライバ回路が設けられる。しかも、半導体集積回
路装置が大規模化されるに伴い、機能の異なる複数の機
能ブロックを有し、各機能ブロックに対してそれぞれ別
個にクロック信号を受けるクロックドライバを備えるク
ロックドライバ回路が設けられる。さらに、クロック信
号を必要とする第２のマクロセルに対するスキャンテス
トにおいて、各機能ブロック毎にスキャンテストを行な
うのではなく、全ての機能ブロックに対して一括してス
キャンテストを行なうのが効率的である。
【００２５】この発明の実施の形態１は、このような半
導体集積回路装置を対象としているものであり、以下
に、半導体集積回路装置に組み込まれるクロックドライ
バ回路について説明する。なお、説明の便宜上、半導体
集積回路装置に組み込まれ、クロック信号が必要とされ
る第２のマクロセルが存在する機能ブロックは２つとす
る。
導体集積回路装置を対象としているものであり、以下
に、半導体集積回路装置に組み込まれるクロックドライ
バ回路について説明する。なお、説明の便宜上、半導体
集積回路装置に組み込まれ、クロック信号が必要とされ
る第２のマクロセルが存在する機能ブロックは２つとす
る。
【００２６】まず、図３を用いて説明する。図３におい
て、１１ａ及び１１ｂは通常モード時にそれぞれ別個の
クロック信号ＣＬＫ１、ＣＬＫ２が入力され、テイスト
モード時に同じテストクロック信号ｔｅｓｔ−ＣＬＫが
入力される第１及び第２のクロック入力端子で、各機能
ブロックに対応して設けられる。１２は通常モードであ
る第１の状態（この実施の形態１では“Ｌ”レベルとな
る）及びテストモードである第２の状態（この実施の形
態１では“Ｈ”レベルとなる）を示す制御信号ｔｅｓｔ
−ｍｏｄｅが入力される制御信号入力端子、１３はテス
トモード時にスキャンテスト用のテストデータＳＣＡＮ
−ＩＮが入力されるスキャンデータ入力端子、１４はテ
ストモード時にスキャンデータＳＣＡＮ−ＯＵＴが出力
されるスキャンデータ出力端子である。
て、１１ａ及び１１ｂは通常モード時にそれぞれ別個の
クロック信号ＣＬＫ１、ＣＬＫ２が入力され、テイスト
モード時に同じテストクロック信号ｔｅｓｔ−ＣＬＫが
入力される第１及び第２のクロック入力端子で、各機能
ブロックに対応して設けられる。１２は通常モードであ
る第１の状態（この実施の形態１では“Ｌ”レベルとな
る）及びテストモードである第２の状態（この実施の形
態１では“Ｈ”レベルとなる）を示す制御信号ｔｅｓｔ
−ｍｏｄｅが入力される制御信号入力端子、１３はテス
トモード時にスキャンテスト用のテストデータＳＣＡＮ
−ＩＮが入力されるスキャンデータ入力端子、１４はテ
ストモード時にスキャンデータＳＣＡＮ−ＯＵＴが出力
されるスキャンデータ出力端子である。
【００２７】１５ａ及び１５ｂはそれぞれ複数の第２の
マクロセル１６を有する機能ブロックに対応して設けら
れ、対応する第１及び第２のクロック入力端子１１ａ、
１１ｂに入力されるクロック信号を受けて、対応の機能
ブロックにおける複数の第２のマクロセル１６にクロッ
ク信号を与えるための第１及び第２のクロックドライバ
である。
マクロセル１６を有する機能ブロックに対応して設けら
れ、対応する第１及び第２のクロック入力端子１１ａ、
１１ｂに入力されるクロック信号を受けて、対応の機能
ブロックにおける複数の第２のマクロセル１６にクロッ
ク信号を与えるための第１及び第２のクロックドライバ
である。
【００２８】なお、第２のマクロセル１６は、例えば、
図４に示す構成をしている。図４において、１６（１）
は制御入力ノードに受けた制御信号入力端子１２からの
制御信号に基づいて、通常モード時にデータ入力ノード
ＤＩに受ける通常データもしくはテストモード時にスキ
ャンデータ入力ノードＳＩに受けるスキャンデータのい
ずれかをデータ出力ノードＤＯに出力する入力側セレク
タである。１６（２）はクロック入力ノードＴに受けた
クロックドライバ１５からのクロック信号に同期して、
上記入力側セレクタ１６（１）のデータ出力ノードＤＯ
からのデータをデータ入力ノードＤを介して取り込み、
データ出力ノードＯから出力するフリップフロップ回路
等で構成される回路（以下、フリップフロップ回路と総
称する。）である。１６（３）は上記フリップフロップ
回路１６（２）のデータ出力ノードＯからのデータをデ
ータ入力ノードＩＩにて受け、制御入力ノードに受けた
制御信号入力端子１２からの制御信号に基づいて、通常
モード時にデータ出力ノードＤＯから、テストモード時
にスキャンデータ出力ノードＳＯから出力する出力側セ
レクタである。
図４に示す構成をしている。図４において、１６（１）
は制御入力ノードに受けた制御信号入力端子１２からの
制御信号に基づいて、通常モード時にデータ入力ノード
ＤＩに受ける通常データもしくはテストモード時にスキ
ャンデータ入力ノードＳＩに受けるスキャンデータのい
ずれかをデータ出力ノードＤＯに出力する入力側セレク
タである。１６（２）はクロック入力ノードＴに受けた
クロックドライバ１５からのクロック信号に同期して、
上記入力側セレクタ１６（１）のデータ出力ノードＤＯ
からのデータをデータ入力ノードＤを介して取り込み、
データ出力ノードＯから出力するフリップフロップ回路
等で構成される回路（以下、フリップフロップ回路と総
称する。）である。１６（３）は上記フリップフロップ
回路１６（２）のデータ出力ノードＯからのデータをデ
ータ入力ノードＩＩにて受け、制御入力ノードに受けた
制御信号入力端子１２からの制御信号に基づいて、通常
モード時にデータ出力ノードＤＯから、テストモード時
にスキャンデータ出力ノードＳＯから出力する出力側セ
レクタである。
【００２９】また、第１及び第２のクロックドライバ１
５ａ、１５ｂはそれぞれ実質的に同じ回路構成をしてい
るので、以下、第１のクロックドライバ回路１５ａを代
表して図３に基づいて説明する。なお、符号において、
添字ａ、ｂは第１及び第２のクロックドライバ１５ａ、
１５ｂにそれぞれ対応して付したので、以下の説明にお
いては添字ａ、ｂを省略して説明する。
５ａ、１５ｂはそれぞれ実質的に同じ回路構成をしてい
るので、以下、第１のクロックドライバ回路１５ａを代
表して図３に基づいて説明する。なお、符号において、
添字ａ、ｂは第１及び第２のクロックドライバ１５ａ、
１５ｂにそれぞれ対応して付したので、以下の説明にお
いては添字ａ、ｂを省略して説明する。
【００３０】１７は上記クロック入力端子１１に入力ノ
ードＩＮが電気的に接続されるとともに、出力ノードＯ
ＵＴが第１の共通線１８に電気的に接続されるプリドラ
イバである。これらプリドライバ１７は、テストモード
時に１つを除いたプリドライバが非活性状態にされる。
この実施の形態１では、プリドライバ１７が２つである
ため、第２のプリドライバ１７ｂがテストモード時に非
活性状態にされ、その出力ノードＯＵＴがハイインピー
ダンス（電機的に浮いた状態）にされて、第１の共通線
１８ｂに影響を与えないようにしている。
ードＩＮが電気的に接続されるとともに、出力ノードＯ
ＵＴが第１の共通線１８に電気的に接続されるプリドラ
イバである。これらプリドライバ１７は、テストモード
時に１つを除いたプリドライバが非活性状態にされる。
この実施の形態１では、プリドライバ１７が２つである
ため、第２のプリドライバ１７ｂがテストモード時に非
活性状態にされ、その出力ノードＯＵＴがハイインピー
ダンス（電機的に浮いた状態）にされて、第１の共通線
１８ｂに影響を与えないようにしている。
【００３１】第１のプリドライバ１７ａは、例えば、図
５に示すように、直列接続されたＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタからなるインバータ回路
を２段縦続接続した回路によって構成されている。
５に示すように、直列接続されたＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタからなるインバータ回路
を２段縦続接続した回路によって構成されている。
【００３２】第２のプリドライバ１７ｂは、例えば、図
６に示すように、直列接続されたＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタからなる入力側インバー
タ回路と、入力側インバータ回路の出力をゲート電極に
受けるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタ並びに制御信号入力端子１２からの制御信号をイン
バータ回路にて反転した制御信号をゲート電極に受ける
Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタが
直列接続された出力側インバータ回路とによって構成さ
れている。
６に示すように、直列接続されたＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタからなる入力側インバー
タ回路と、入力側インバータ回路の出力をゲート電極に
受けるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタ並びに制御信号入力端子１２からの制御信号をイン
バータ回路にて反転した制御信号をゲート電極に受ける
Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタが
直列接続された出力側インバータ回路とによって構成さ
れている。
【００３３】また、第２のプリドライバ１７ｂは、例え
ば、図７に示すような構成のものであっても良い。すな
わち、入力ノードＩＮを介して入力されるクロック入力
端子１１からのクロック信号と制御信号入力端子１２か
らの制御信号をインバータによって反転した制御信号と
を受けるナンド回路と、入力ノードＩＮを介して入力さ
れるクロック入力端子１１からのクロック信号と制御信
号入力端子１２からの制御信号とを受けるノア回路と、
ゲート電極に上記ナンド回路からの出力を受けるＰ型Ｍ
ＯＳトランジスタ及びゲート電極に上記ノア回路からの
出力を受けるＮ型ＭＯＳトランジスタが直列接続された
出力バッファ回路とによって構成されている。
ば、図７に示すような構成のものであっても良い。すな
わち、入力ノードＩＮを介して入力されるクロック入力
端子１１からのクロック信号と制御信号入力端子１２か
らの制御信号をインバータによって反転した制御信号と
を受けるナンド回路と、入力ノードＩＮを介して入力さ
れるクロック入力端子１１からのクロック信号と制御信
号入力端子１２からの制御信号とを受けるノア回路と、
ゲート電極に上記ナンド回路からの出力を受けるＰ型Ｍ
ＯＳトランジスタ及びゲート電極に上記ノア回路からの
出力を受けるＮ型ＭＯＳトランジスタが直列接続された
出力バッファ回路とによって構成されている。
【００３４】さらに、第２のプリドライバ１７ｂは、例
えば、図８に示すような構成のものであっても良い。す
なわち、直列接続されたＰ型ＭＯＳトランジスタ及びＮ
型ＭＯＳトランジスタからなるインバータ回路を２段縦
続接続し、出力側のインバータ回路の出力ノードと出力
ノードＯＵＴとの間に接続され、制御信号入力端子１２
からの制御信号をゲート電極に受けるＮ型ＭＯＳトラン
ジスタを設けた構成にされている。
えば、図８に示すような構成のものであっても良い。す
なわち、直列接続されたＰ型ＭＯＳトランジスタ及びＮ
型ＭＯＳトランジスタからなるインバータ回路を２段縦
続接続し、出力側のインバータ回路の出力ノードと出力
ノードＯＵＴとの間に接続され、制御信号入力端子１２
からの制御信号をゲート電極に受けるＮ型ＭＯＳトラン
ジスタを設けた構成にされている。
【００３５】再び図３に戻って、１９(1)〜１９(n)は入
力ノードＩＮが上記第１の共通線１８に電気的に接続さ
れるとともに、それぞれにクロック信号を必要とする内
部回路（第２のマクロセル）１６のクロック入力ノード
が電気的に接続される複数のクロック信号供給線２０
(1)〜２０(m)が接続される第２の共通線２１に出力ノー
ドＯＵＴが電気的に接続される複数のメインドライバ
で、例えば図９に示すように、直列接続されたＰ型ＭＯ
Ｓトランジスタ及びＮ型ＭＯＳトランジスタからなるイ
ンバータ回路を２段縦続接続した回路によって構成され
ている。
力ノードＩＮが上記第１の共通線１８に電気的に接続さ
れるとともに、それぞれにクロック信号を必要とする内
部回路（第２のマクロセル）１６のクロック入力ノード
が電気的に接続される複数のクロック信号供給線２０
(1)〜２０(m)が接続される第２の共通線２１に出力ノー
ドＯＵＴが電気的に接続される複数のメインドライバ
で、例えば図９に示すように、直列接続されたＰ型ＭＯ
Ｓトランジスタ及びＮ型ＭＯＳトランジスタからなるイ
ンバータ回路を２段縦続接続した回路によって構成され
ている。
【００３６】なお、上記プリドライバ１７及びメインド
ライバ１９(1)〜１９(n)はそれぞれインバータ回路を２
段縦続接続した回路にて構成したが、２段に限られるも
のではなく何段でも良いものである。ただし、プリドラ
イバを構成するインバータの数とメインドライバを構成
するインバータ回路の数の和は偶数になるようにした方
が良い。
ライバ１９(1)〜１９(n)はそれぞれインバータ回路を２
段縦続接続した回路にて構成したが、２段に限られるも
のではなく何段でも良いものである。ただし、プリドラ
イバを構成するインバータの数とメインドライバを構成
するインバータ回路の数の和は偶数になるようにした方
が良い。
【００３７】２２は上記第１のクロックドライバ１５ａ
の第１の共通線１８ａと上記第２のクロックドライバ１
５ｂの第１の共通線１８ｂとの間に設けられ、制御信号
入力端子１２からの制御信号の第１の状態（“Ｌ”レベ
ル）を受けて上記第１及び第２のクロックドライバ１５
ａ、１５ｂの第１の共通線１８ａ、１８ｂそれぞれを電
気的に非接続状態にし、上記制御信号の第２の状態
（“Ｈ”レベル）を受けて上記第１及び第２のクロック
ドライバ１５ａ、１５ｂの第１の共通線１８ａ、１８ｂ
を電気的に接続する第１の接続手段である。
の第１の共通線１８ａと上記第２のクロックドライバ１
５ｂの第１の共通線１８ｂとの間に設けられ、制御信号
入力端子１２からの制御信号の第１の状態（“Ｌ”レベ
ル）を受けて上記第１及び第２のクロックドライバ１５
ａ、１５ｂの第１の共通線１８ａ、１８ｂそれぞれを電
気的に非接続状態にし、上記制御信号の第２の状態
（“Ｈ”レベル）を受けて上記第１及び第２のクロック
ドライバ１５ａ、１５ｂの第１の共通線１８ａ、１８ｂ
を電気的に接続する第１の接続手段である。
【００３８】この第１の接続手段２２は、一方の主電極
が第１のクロックドライバ１５ａの第１の共通線１８ａ
の端部に接続されるとともに他方の主電極が第２のクロ
ックドライバ１５ｂの第１の共通線１８ｂの端部に接続
され、制御電極（ゲート電極）に制御信号入力端子１２
からの制御信号を受けるＮ型ＭＯＳトランジスタ２２Ｎ
と、このＮ型ＭＯＳトランジスタ２２Ｎと並列接続さ
れ、制御電極に制御信号入力端子１２からの制御信号を
インバータ回路２３にて反転した制御信号を受けるＰ型
ＭＯＳトランジスタ２２Ｐとからなるトランスミッショ
ンゲートによって構成されている。
が第１のクロックドライバ１５ａの第１の共通線１８ａ
の端部に接続されるとともに他方の主電極が第２のクロ
ックドライバ１５ｂの第１の共通線１８ｂの端部に接続
され、制御電極（ゲート電極）に制御信号入力端子１２
からの制御信号を受けるＮ型ＭＯＳトランジスタ２２Ｎ
と、このＮ型ＭＯＳトランジスタ２２Ｎと並列接続さ
れ、制御電極に制御信号入力端子１２からの制御信号を
インバータ回路２３にて反転した制御信号を受けるＰ型
ＭＯＳトランジスタ２２Ｐとからなるトランスミッショ
ンゲートによって構成されている。
【００３９】２４は上記第１のクロックドライバ１５ａ
の第２の共通線２１ａと上記第２のクロックドライバ１
５ｂの第２の共通線２１ｂとの間に設けられ、制御信号
入力端子１２からの制御信号の第１の状態（“Ｌ”レベ
ル）を受けて上記第１及び第２のクロックドライバ１５
ａ、１５ｂの第２の共通線２１ａ、２１ｂそれぞれを電
気的に非接続状態にし、上記制御信号の第２の状態
（“Ｈ”レベル）を受けて上記第１及び第２のクロック
ドライバ１５ａ、１５ｂの第２の共通線２１ａ、２１ｂ
を電気的に接続する第２の接続手段である。
の第２の共通線２１ａと上記第２のクロックドライバ１
５ｂの第２の共通線２１ｂとの間に設けられ、制御信号
入力端子１２からの制御信号の第１の状態（“Ｌ”レベ
ル）を受けて上記第１及び第２のクロックドライバ１５
ａ、１５ｂの第２の共通線２１ａ、２１ｂそれぞれを電
気的に非接続状態にし、上記制御信号の第２の状態
（“Ｈ”レベル）を受けて上記第１及び第２のクロック
ドライバ１５ａ、１５ｂの第２の共通線２１ａ、２１ｂ
を電気的に接続する第２の接続手段である。
【００４０】この第２の接続手段２４は、一方の主電極
が第１のクロックドライバ１５ａの第２の共通線２１ａ
の端部に接続されるとともに他方の主電極が第２のクロ
ックドライバ１５ｂの第２の共通線２１ｂの端部に接続
され、制御電極（ゲート電極）に制御信号入力端子１２
からの制御信号を受けるＮ型ＭＯＳトランジスタ２４Ｎ
と、このＮ型ＭＯＳトランジスタ２４Ｎと並列接続さ
れ、制御電極に制御信号入力端子１２からの制御信号を
インバータ回路２３にて反転した制御信号を受けるＰ型
ＭＯＳトランジスタ２４Ｐとからなるトランスミッショ
ンゲートによって構成されている。
が第１のクロックドライバ１５ａの第２の共通線２１ａ
の端部に接続されるとともに他方の主電極が第２のクロ
ックドライバ１５ｂの第２の共通線２１ｂの端部に接続
され、制御電極（ゲート電極）に制御信号入力端子１２
からの制御信号を受けるＮ型ＭＯＳトランジスタ２４Ｎ
と、このＮ型ＭＯＳトランジスタ２４Ｎと並列接続さ
れ、制御電極に制御信号入力端子１２からの制御信号を
インバータ回路２３にて反転した制御信号を受けるＰ型
ＭＯＳトランジスタ２４Ｐとからなるトランスミッショ
ンゲートによって構成されている。
【００４１】次に、図３に示す回路構成にされたクロッ
クドライバ回路を、図１及び図２に示したマスタチップ
に配置、形成した例について説明する。この実施の形態
１においては、半導体基板１のセル領域２を第１の方向
（図示縦方向）に２分割され、図示上側の機能ブロック
配置領域に第１のクロックドライバ１５ａが配置され、
図示下側の機能ブロック配置領域に第２のクロックドラ
イバ１５ｂが配置される場合を示している。
クドライバ回路を、図１及び図２に示したマスタチップ
に配置、形成した例について説明する。この実施の形態
１においては、半導体基板１のセル領域２を第１の方向
（図示縦方向）に２分割され、図示上側の機能ブロック
配置領域に第１のクロックドライバ１５ａが配置され、
図示下側の機能ブロック配置領域に第２のクロックドラ
イバ１５ｂが配置される場合を示している。
【００４２】第１及び第２のクロックドライバ回路１５
ａ、１５ｂは上記で説明したように実質的に同じ回路構
成をしているので、第１のクロックドライバ回路１５ａ
を代表して説明する。第２のクロックドライバ１５ｂ
は、基本的には、第１のクロックドライバ回路１５ａと
同様にして、図示下側半分の位置に配置されている。
ａ、１５ｂは上記で説明したように実質的に同じ回路構
成をしているので、第１のクロックドライバ回路１５ａ
を代表して説明する。第２のクロックドライバ１５ｂ
は、基本的には、第１のクロックドライバ回路１５ａと
同様にして、図示下側半分の位置に配置されている。
【００４３】プリドライバ１７は対応の機能ブロック配
置領域における略中央に位置するマクロセル配置領域９
の略中央部に配置される。プリドライバ１７は、詳細に
は、図１１（図１０図示Ａ部拡大図）に示すように、第
２の方向に沿った略中央部に位置する電源線２５と接地
線２６とからなる電源線対とマクロセル配置領域９との
交差部に形成、つまり、電源線対を構成する電源線２５
と接地線２６との間のマクロセル配置領域９に形成され
る。
置領域における略中央に位置するマクロセル配置領域９
の略中央部に配置される。プリドライバ１７は、詳細に
は、図１１（図１０図示Ａ部拡大図）に示すように、第
２の方向に沿った略中央部に位置する電源線２５と接地
線２６とからなる電源線対とマクロセル配置領域９との
交差部に形成、つまり、電源線対を構成する電源線２５
と接地線２６との間のマクロセル配置領域９に形成され
る。
【００４４】なお、電源線対は、半導体基板１のセル領
域２の一主面上に第１の方向に沿ってセル領域２を横切
って直線上に配置される電源線対が所定間隔（２１０Ｂ
Ｃ、ＢＣはBasic Cell、１Basic Cellは基本セル８の幅
（第２の方向に沿った長さ）であり、この実施の形態１
では２．６５μｍ）毎に配置されている。なお、この実
施の形態１においては、半導体基板１のセル領域２の第
２の方向に沿った長さを９ｍｍにしているため、各分割
された領域には複数の電源線対が配置される。
域２の一主面上に第１の方向に沿ってセル領域２を横切
って直線上に配置される電源線対が所定間隔（２１０Ｂ
Ｃ、ＢＣはBasic Cell、１Basic Cellは基本セル８の幅
（第２の方向に沿った長さ）であり、この実施の形態１
では２．６５μｍ）毎に配置されている。なお、この実
施の形態１においては、半導体基板１のセル領域２の第
２の方向に沿った長さを９ｍｍにしているため、各分割
された領域には複数の電源線対が配置される。
【００４５】プリドライバ１７内の配線は、第１のマク
ロセルとなる論理回路内及び第２のマクロセル１６とな
る内部回路内の配線並びに論理回路間の配線及び論理回
路と内部回路間の配線と同様に、第２の方向に沿って配
置される直線状の第１の配線又は第１の方向に沿って配
置される直線状の第２の配線の少なくとも一方の配線に
て構成される。なお、第１の配線は基本セル８を構成す
る電極対上に層間絶縁膜を介して形成される第１の導電
体層にて形成され、第２の配線は第１の導電体層上に層
間絶縁膜を介して形成される第２の導電体層にて形成さ
れる。第１の導電体層と第２の導電体層との上下関係は
逆であってもよい。第１及び第２の導電体層は、アルミ
ニウム金属層（アルミニウム合金層を含む）によって形
成される。
ロセルとなる論理回路内及び第２のマクロセル１６とな
る内部回路内の配線並びに論理回路間の配線及び論理回
路と内部回路間の配線と同様に、第２の方向に沿って配
置される直線状の第１の配線又は第１の方向に沿って配
置される直線状の第２の配線の少なくとも一方の配線に
て構成される。なお、第１の配線は基本セル８を構成す
る電極対上に層間絶縁膜を介して形成される第１の導電
体層にて形成され、第２の配線は第１の導電体層上に層
間絶縁膜を介して形成される第２の導電体層にて形成さ
れる。第１の導電体層と第２の導電体層との上下関係は
逆であってもよい。第１及び第２の導電体層は、アルミ
ニウム金属層（アルミニウム合金層を含む）によって形
成される。
【００４６】上記電源線２５は電源電位が印加され、接
地線２６は接地電位とされる。電源線対を構成する電源
線２５と接地線２６とは隣接しかつ平行に配置され、第
２の導電体層によって形成される。電源線２５と接地線
２６とからなる電源線対は、半導体基板１のセル領域２
の一主面上に第１の方向に沿ってセル領域２を横切って
直線上に配置される。
地線２６は接地電位とされる。電源線対を構成する電源
線２５と接地線２６とは隣接しかつ平行に配置され、第
２の導電体層によって形成される。電源線２５と接地線
２６とからなる電源線対は、半導体基板１のセル領域２
の一主面上に第１の方向に沿ってセル領域２を横切って
直線上に配置される。
【００４７】電源線対を構成する電源線２５の外側辺と
接地線２６の外側辺との距離は、この実施の形態１では
４６ＢＣであるので、プリドライバ１７は電源線２５と
接地線２６との間に十分に形成できる。なお、図１１に
おいて、プリドライバ１７の第２の方向に沿った長さを
電源線２５の外側辺から接地線２６の外側辺までとして
いるが、これに限られるものではなく、プリドライバ１
７の構成によっては、電源線２５の外側辺と接地線２６
の外側辺との距離より短いものであってもよい。要はプ
リドライバ１７が電源線対を構成する電源線２５と接地
線２６との間に配置されていればよい。
接地線２６の外側辺との距離は、この実施の形態１では
４６ＢＣであるので、プリドライバ１７は電源線２５と
接地線２６との間に十分に形成できる。なお、図１１に
おいて、プリドライバ１７の第２の方向に沿った長さを
電源線２５の外側辺から接地線２６の外側辺までとして
いるが、これに限られるものではなく、プリドライバ１
７の構成によっては、電源線２５の外側辺と接地線２６
の外側辺との距離より短いものであってもよい。要はプ
リドライバ１７が電源線対を構成する電源線２５と接地
線２６との間に配置されていればよい。
【００４８】プリドライバ１７は図１１に示すように電
源線２５から電源線２７を介して電源電位Ｖccが与えら
れ、接地線２６に接地線２８を介して接続されて接地電
位ＧＮＤが与えられる。電源線２７はマクロセル配置領
域９の一側部（図示上側側部）上に第２の方向に沿って
マクロセル配置領域９全長に亙って配置される。電源線
２７は第１の導電体層にて形成され、コンタクトホール
３０を介してプリドライバ１５に電気的に接続されると
ともにコンタクトホール２９を介して電源線２５に電気
的に接続される。接地線２８はマクロセル配置領域９の
他側部（図示下側側部）上に第２の方向に沿ってマクロ
セル配置領域９全長に亙って配置される。接地線２８は
第１の導電体層にて形成され、コンタクトホール３１を
介してプリドライバ１７に電気的に接続されるとともに
コンタクトホール３２を介して接地線２６に電気的に接
続される。
源線２５から電源線２７を介して電源電位Ｖccが与えら
れ、接地線２６に接地線２８を介して接続されて接地電
位ＧＮＤが与えられる。電源線２７はマクロセル配置領
域９の一側部（図示上側側部）上に第２の方向に沿って
マクロセル配置領域９全長に亙って配置される。電源線
２７は第１の導電体層にて形成され、コンタクトホール
３０を介してプリドライバ１５に電気的に接続されると
ともにコンタクトホール２９を介して電源線２５に電気
的に接続される。接地線２８はマクロセル配置領域９の
他側部（図示下側側部）上に第２の方向に沿ってマクロ
セル配置領域９全長に亙って配置される。接地線２８は
第１の導電体層にて形成され、コンタクトホール３１を
介してプリドライバ１７に電気的に接続されるとともに
コンタクトホール３２を介して接地線２６に電気的に接
続される。
【００４９】なお、この実施の形態１では、各クロック
ドライバ１５ａ、１５ｂに対して１つのプリドライバ１
７を設けたものを示したが、複数のプリドライバにて構
成しても良い。この場合、複数のマクロセル配置領域９
の２以上の所定数のマクロセル配置領域のそれぞれに、
電源線対間に第１の方向に沿った同一直線上に互いに所
定間隔を有して配置、形成される。
ドライバ１５ａ、１５ｂに対して１つのプリドライバ１
７を設けたものを示したが、複数のプリドライバにて構
成しても良い。この場合、複数のマクロセル配置領域９
の２以上の所定数のマクロセル配置領域のそれぞれに、
電源線対間に第１の方向に沿った同一直線上に互いに所
定間隔を有して配置、形成される。
【００５０】メインドライバ１９(1)〜１９(n)は複数の
マクロセル配置領域９の、プリドライバ１７が配置され
るマクロセル配置領域９以外の２以上の所定数（この例
においてはｎ個）のマクロセル配置領域のそれぞれに、
第１の方向に沿った同一直線上に互いに所定間隔を有し
て配置、形成される。この実施の形態１において、プリ
ドライバ１７が配置されるマクロセル配置領域９以外の
すべてのマクロセル配置領域に配置してある。しかし、
これに限られるものではなく、メインドライバ１９の数
に合わせて任意に配置してよい。
マクロセル配置領域９の、プリドライバ１７が配置され
るマクロセル配置領域９以外の２以上の所定数（この例
においてはｎ個）のマクロセル配置領域のそれぞれに、
第１の方向に沿った同一直線上に互いに所定間隔を有し
て配置、形成される。この実施の形態１において、プリ
ドライバ１７が配置されるマクロセル配置領域９以外の
すべてのマクロセル配置領域に配置してある。しかし、
これに限られるものではなく、メインドライバ１９の数
に合わせて任意に配置してよい。
【００５１】各メインドライバ１９は、詳細には、図１
２（図１０図示Ｂ部拡大図）に示すように、第２の方向
に沿った略中央部に位置する電源線２５と接地線２６と
からなる電源線対とマクロセル配置領域９との交差部に
形成、つまり、電源線対を構成する電源線２５と接地線
２６との間のマクロセル配置領域９に形成される。従っ
て、メインドライバ１９とプリドライバ１５とは第１の
方向に沿った同一直線上に配置される。
２（図１０図示Ｂ部拡大図）に示すように、第２の方向
に沿った略中央部に位置する電源線２５と接地線２６と
からなる電源線対とマクロセル配置領域９との交差部に
形成、つまり、電源線対を構成する電源線２５と接地線
２６との間のマクロセル配置領域９に形成される。従っ
て、メインドライバ１９とプリドライバ１５とは第１の
方向に沿った同一直線上に配置される。
【００５２】各メインドライバ１９内の配線は、プリド
ライバ１７と同様に第２の方向に沿って配置される直線
状の第１の配線又は第１の方向に沿って配置される直線
状の第２の配線の少なくとも一方の配線にて構成され
る。また、メインドライバ１９は電源線２５と接地線２
６との間に十分に形成できる。なお、図１２において、
メインドライバ１９の第２の方向に沿った長さを電源線
２５の外側辺から接地線２６の外側辺までとしている
が、これに限られるものではなく、メインドライバ１９
の構成によっては、電源線２５の外側辺と接地線２６の
外側辺との距離より短いものであってもよい。要はメイ
ンドライバ１９が電源線対を構成する電源線２５と接地
線２６との間に配置されていればよい。
ライバ１７と同様に第２の方向に沿って配置される直線
状の第１の配線又は第１の方向に沿って配置される直線
状の第２の配線の少なくとも一方の配線にて構成され
る。また、メインドライバ１９は電源線２５と接地線２
６との間に十分に形成できる。なお、図１２において、
メインドライバ１９の第２の方向に沿った長さを電源線
２５の外側辺から接地線２６の外側辺までとしている
が、これに限られるものではなく、メインドライバ１９
の構成によっては、電源線２５の外側辺と接地線２６の
外側辺との距離より短いものであってもよい。要はメイ
ンドライバ１９が電源線対を構成する電源線２５と接地
線２６との間に配置されていればよい。
【００５３】各メインドライバ１９は、図１２に示すよ
うに、電源線２５から電源線２７を介して電源電位Ｖcc
が与えられ、接地線２６に接地線２８を介して接続され
て接地電位ＧＮＤが与えられる。電源線２７はコンタク
トホール３２を介してメインドライバ１９に電気的に接
続されるとともにコンタクトホール２９を介して電源線
２５に電気的に接続される。接地線２８はコンタクトホ
ール３３を介してメインドライバ１９に電気的に接続さ
れるとともにコンタクトホール２６を介して接地線２６
に電気的に接続される。
うに、電源線２５から電源線２７を介して電源電位Ｖcc
が与えられ、接地線２６に接地線２８を介して接続され
て接地電位ＧＮＤが与えられる。電源線２７はコンタク
トホール３２を介してメインドライバ１９に電気的に接
続されるとともにコンタクトホール２９を介して電源線
２５に電気的に接続される。接地線２８はコンタクトホ
ール３３を介してメインドライバ１９に電気的に接続さ
れるとともにコンタクトホール２６を介して接地線２６
に電気的に接続される。
【００５４】第１の共通線１８は、図１０に示すよう
に、プリドライバ１７及び複数のメインドライバ１９
(1)〜１９(n)上に位置する第１の方向に沿った直線上に
配置される。第１の共通線１８は第２の導電体層にて形
成され、電源線対を構成する電源線２５と接地線２６と
の間に電源線２５と接地線２６と平行に配置される。第
１の共通線１８は図１１に示すようにコンタクトホール
３４を介してプリドライバ１７の出力ノードに電気的に
接続されるとともに、図１２に示すようにコンタクトホ
ール３５を介して複数のメインドライバ１９(1)〜１９
(n)の入力ノードに接続され、プリドライバ１7の出力ノ
ード及び複数のメインドライバ１９(1)〜１９(n)の入力
ノードを短絡する。
に、プリドライバ１７及び複数のメインドライバ１９
(1)〜１９(n)上に位置する第１の方向に沿った直線上に
配置される。第１の共通線１８は第２の導電体層にて形
成され、電源線対を構成する電源線２５と接地線２６と
の間に電源線２５と接地線２６と平行に配置される。第
１の共通線１８は図１１に示すようにコンタクトホール
３４を介してプリドライバ１７の出力ノードに電気的に
接続されるとともに、図１２に示すようにコンタクトホ
ール３５を介して複数のメインドライバ１９(1)〜１９
(n)の入力ノードに接続され、プリドライバ１7の出力ノ
ード及び複数のメインドライバ１９(1)〜１９(n)の入力
ノードを短絡する。
【００５５】第２の共通線２１は、図１０に示すよう
に、プリドライバ１７及び複数のメインドライバ１９
(1)〜１９(n)上に位置する第１の方向に沿った直線上に
配置される。第２の共通線２１は第２の導電体層にて形
成され、電源線対を構成する電源線２５と接地線２６と
の間に第１の共通線１８と平行に配置される。第２の共
通線２１は図１２に示すようにコンタクトホール３６を
介して複数のメインドライバ１９(1)〜１９(n)の出力ノ
ードに接続され、複数のメインドライバ１９(1)〜１９
(n)の出力ノードを短絡する。
に、プリドライバ１７及び複数のメインドライバ１９
(1)〜１９(n)上に位置する第１の方向に沿った直線上に
配置される。第２の共通線２１は第２の導電体層にて形
成され、電源線対を構成する電源線２５と接地線２６と
の間に第１の共通線１８と平行に配置される。第２の共
通線２１は図１２に示すようにコンタクトホール３６を
介して複数のメインドライバ１９(1)〜１９(n)の出力ノ
ードに接続され、複数のメインドライバ１９(1)〜１９
(n)の出力ノードを短絡する。
【００５６】第２の共通線２１の線幅は、第１の共通線
１８の線幅より大きくしてある。つまり、次の理由によ
って第２の共通線２１の線幅を大きくしてある。第１の
共通線１８に接続されるのは複数のメインドライバ１９
(1)〜１９(n)の入力ノードであり、図９に示すように、
入力ノードＩＮが接続されるのはＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタのゲート電極であるた
め、第１の共通線１８に接続される負荷容量値は小さ
い。これに対して、第２の共通線２１に接続されるの
は、複数のクロック信号供給線２０(1)〜２０(m)及び複
数の内部回路１６のクロック入力ノードであるため、負
荷容量値は大きい。
１８の線幅より大きくしてある。つまり、次の理由によ
って第２の共通線２１の線幅を大きくしてある。第１の
共通線１８に接続されるのは複数のメインドライバ１９
(1)〜１９(n)の入力ノードであり、図９に示すように、
入力ノードＩＮが接続されるのはＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタのゲート電極であるた
め、第１の共通線１８に接続される負荷容量値は小さ
い。これに対して、第２の共通線２１に接続されるの
は、複数のクロック信号供給線２０(1)〜２０(m)及び複
数の内部回路１６のクロック入力ノードであるため、負
荷容量値は大きい。
【００５７】なお、図１１に示すように、プリドライバ
１５の入力ノードは、コンタクトホール３７を介してク
ロック信号入力線３８に接続される。このクロック入力
信号線３８はクロック入力端１１に接続される。また、
クロック入力信号線３８は、第１の導電体層及び第２の
導電体層によって構成される。
１５の入力ノードは、コンタクトホール３７を介してク
ロック信号入力線３８に接続される。このクロック入力
信号線３８はクロック入力端１１に接続される。また、
クロック入力信号線３８は、第１の導電体層及び第２の
導電体層によって構成される。
【００５８】複数のクロック信号供給線２０(1)〜２０
(m)は、図１０に示すように、第２のマクロセル１６が
それぞれ配置される複数のマクロセル配置領域９それぞ
れに対応して第２の方向に沿った直線上に配置される。
この実施の形態１においては、複数のマクロセル配置領
域９すべてに対して１対１に対応してクロック信号供給
線２０を配置しているが、隣り合う２つのマクロセル配
置領域９に対して１つ、つまり２対１に対応してクロッ
ク信号供給線２０を配置してもよい。また、第２のマク
ロセル１６が配置されるマクロセル配置領域９に対して
だけクロック信号供給線２０を配置してもよく、この場
合、隣り合う２つのマクロセル配置領域９両者に第２の
マクロセル１６が配置されれば、この隣り合う２つのマ
クロセル配置領域９に対して１つのクロック信号供給線
２０を配置するようにしてもよい。
(m)は、図１０に示すように、第２のマクロセル１６が
それぞれ配置される複数のマクロセル配置領域９それぞ
れに対応して第２の方向に沿った直線上に配置される。
この実施の形態１においては、複数のマクロセル配置領
域９すべてに対して１対１に対応してクロック信号供給
線２０を配置しているが、隣り合う２つのマクロセル配
置領域９に対して１つ、つまり２対１に対応してクロッ
ク信号供給線２０を配置してもよい。また、第２のマク
ロセル１６が配置されるマクロセル配置領域９に対して
だけクロック信号供給線２０を配置してもよく、この場
合、隣り合う２つのマクロセル配置領域９両者に第２の
マクロセル１６が配置されれば、この隣り合う２つのマ
クロセル配置領域９に対して１つのクロック信号供給線
２０を配置するようにしてもよい。
【００５９】各クロック信号供給線２０(1)〜２０(m)
は、第１の導電体層にて形成され、配線領域１０上に、
互いに平行に配置される。各クロック信号供給線２０
(1)〜２０(m)は、その中央部にてコンタクトホール３９
を介して第２の共通線２１に電気的に接続される。各ク
ロック信号供給線２０(1)〜２０(m)は、対応したマクロ
セル配置領域９に配置された第２のマクロセル１６であ
る内部回路のクロック入力ノードに配線４０を介して接
続される（図３参照）。配線４０は第２の導電体層にて
形成される。
は、第１の導電体層にて形成され、配線領域１０上に、
互いに平行に配置される。各クロック信号供給線２０
(1)〜２０(m)は、その中央部にてコンタクトホール３９
を介して第２の共通線２１に電気的に接続される。各ク
ロック信号供給線２０(1)〜２０(m)は、対応したマクロ
セル配置領域９に配置された第２のマクロセル１６であ
る内部回路のクロック入力ノードに配線４０を介して接
続される（図３参照）。配線４０は第２の導電体層にて
形成される。
【００６０】第１及び第２の接続手段２２及び２４は、
第１のクロックドライバ回路１５ａが配置される機能ブ
ロック配置領域と第１のクロックドライバ回路１５ｂが
配置される機能ブロック配置領域との間に位置するマク
ロセル配置領域９もしくは配線領域１０に形成される。
第１及び第２の接続手段２２及び２４は、詳細には、図
１３（図１０図示Ｃ部拡大図）に示すように、第２の方
向に沿った略中央部に位置する電源線２５と接地線２６
とからなる電源線対とマクロセル配置領域９もしくは配
線領域１０との交差部に形成、つまり、電源線対を構成
する電源線２５と接地線２６との間のマクロセル配置領
域９もしくは配線領域１０に形成される。従って、第１
及び第２の接続手段２２及び２４はメインドライバ１９
とプリドライバ１５と第１の方向に沿った同一直線上に
配置される。
第１のクロックドライバ回路１５ａが配置される機能ブ
ロック配置領域と第１のクロックドライバ回路１５ｂが
配置される機能ブロック配置領域との間に位置するマク
ロセル配置領域９もしくは配線領域１０に形成される。
第１及び第２の接続手段２２及び２４は、詳細には、図
１３（図１０図示Ｃ部拡大図）に示すように、第２の方
向に沿った略中央部に位置する電源線２５と接地線２６
とからなる電源線対とマクロセル配置領域９もしくは配
線領域１０との交差部に形成、つまり、電源線対を構成
する電源線２５と接地線２６との間のマクロセル配置領
域９もしくは配線領域１０に形成される。従って、第１
及び第２の接続手段２２及び２４はメインドライバ１９
とプリドライバ１５と第１の方向に沿った同一直線上に
配置される。
【００６１】第１の接続手段２２は、図１３に示すよう
に、電源線２５と接地線２６との間に配置される１つの
基本セル、つまり、Ｐ型ＭＯＳトランジスタ２２Ｐとこ
のＰ型ＭＯＳトランジスタ２２Ｐと第１の方向に沿って
配置されたＮ型ＭＯＳトランジスタ２２Ｎとによって構
成される。第１の接続手段２２を構成するＰ型ＭＯＳト
ランジスタ２２ＰとＮ型ＭＯＳトランジスタ２２Ｎの一
方の主電極（ソース／ドレイン領域）は共通接続されて
第１のクロックドライバ１５ａの第１の共通線１８ａの
端部に接続される。Ｐ型ＭＯＳトランジスタ２２ＰとＮ
型ＭＯＳトランジスタ２２Ｎの他方の主電極（ソース／
ドレイン領域）は共通接続されて第２のクロックドライ
バ１５ｂの第１の共通線１８ｂの端部に接続される。Ｐ
型ＭＯＳトランジスタ２２Ｐの制御電極（ゲート電極）
は配線４２を介してインバータ回路２３の出力ノードに
接続される。Ｎ型ＭＯＳトランジスタ２２Ｎの制御電極
（ゲート電極）は制御信号入力線４１を介して制御信号
入力端子１２に接続される。
に、電源線２５と接地線２６との間に配置される１つの
基本セル、つまり、Ｐ型ＭＯＳトランジスタ２２Ｐとこ
のＰ型ＭＯＳトランジスタ２２Ｐと第１の方向に沿って
配置されたＮ型ＭＯＳトランジスタ２２Ｎとによって構
成される。第１の接続手段２２を構成するＰ型ＭＯＳト
ランジスタ２２ＰとＮ型ＭＯＳトランジスタ２２Ｎの一
方の主電極（ソース／ドレイン領域）は共通接続されて
第１のクロックドライバ１５ａの第１の共通線１８ａの
端部に接続される。Ｐ型ＭＯＳトランジスタ２２ＰとＮ
型ＭＯＳトランジスタ２２Ｎの他方の主電極（ソース／
ドレイン領域）は共通接続されて第２のクロックドライ
バ１５ｂの第１の共通線１８ｂの端部に接続される。Ｐ
型ＭＯＳトランジスタ２２Ｐの制御電極（ゲート電極）
は配線４２を介してインバータ回路２３の出力ノードに
接続される。Ｎ型ＭＯＳトランジスタ２２Ｎの制御電極
（ゲート電極）は制御信号入力線４１を介して制御信号
入力端子１２に接続される。
【００６２】第２の接続手段２４は、図１３に示すよう
に、電源線２５と接地線２６との間に配置される１つの
基本セル、つまり、Ｐ型ＭＯＳトランジスタ２４Ｐとこ
のＰ型ＭＯＳトランジスタ２４Ｐと第１の方向に沿って
配置されたＮ型ＭＯＳトランジスタ２４Ｎとによって構
成される。第２の接続手段２４を構成するＰ型ＭＯＳト
ランジスタ２４ＰとＮ型ＭＯＳトランジスタ２４Ｎの一
方の主電極（ソース／ドレイン領域）は共通接続されて
第１のクロックドライバ１５ａの第２の共通線２１ａの
端部に接続される。Ｐ型ＭＯＳトランジスタ２４ＰとＮ
型ＭＯＳトランジスタ２４Ｎの他方の主電極（ソース／
ドレイン領域）は共通接続されて第２のクロックドライ
バ１５ｂの第２の共通線２１ｂの端部に接続される。Ｐ
型ＭＯＳトランジスタ２４Ｐの制御電極（ゲート電極）
は配線４２を介してインバータ回路２３の出力ノードに
接続される。Ｎ型ＭＯＳトランジスタ２２Ｎの制御電極
（ゲート電極）は制御信号入力線４１を介して制御信号
入力端子１２に接続される。
に、電源線２５と接地線２６との間に配置される１つの
基本セル、つまり、Ｐ型ＭＯＳトランジスタ２４Ｐとこ
のＰ型ＭＯＳトランジスタ２４Ｐと第１の方向に沿って
配置されたＮ型ＭＯＳトランジスタ２４Ｎとによって構
成される。第２の接続手段２４を構成するＰ型ＭＯＳト
ランジスタ２４ＰとＮ型ＭＯＳトランジスタ２４Ｎの一
方の主電極（ソース／ドレイン領域）は共通接続されて
第１のクロックドライバ１５ａの第２の共通線２１ａの
端部に接続される。Ｐ型ＭＯＳトランジスタ２４ＰとＮ
型ＭＯＳトランジスタ２４Ｎの他方の主電極（ソース／
ドレイン領域）は共通接続されて第２のクロックドライ
バ１５ｂの第２の共通線２１ｂの端部に接続される。Ｐ
型ＭＯＳトランジスタ２４Ｐの制御電極（ゲート電極）
は配線４２を介してインバータ回路２３の出力ノードに
接続される。Ｎ型ＭＯＳトランジスタ２２Ｎの制御電極
（ゲート電極）は制御信号入力線４１を介して制御信号
入力端子１２に接続される。
【００６３】インバータ回路２３は、第１及び第２の接
続手段２２及び２４と同様に、第１のクロックドライバ
回路１５ａが配置される機能ブロック配置領域と第１の
クロックドライバ回路１５ｂが配置される機能ブロック
配置領域との間に位置するマクロセル配置領域９もしく
は配線領域１０に形成される。インバータ回路２３は、
詳細には、図１３（図１０図示Ｃ部拡大図）に示すよう
に、第２の方向に沿った略中央部に位置する電源線２５
と接地線２６とからなる電源線対とマクロセル配置領域
９もしくは配線領域１０との交差部に形成、つまり、電
源線対を構成する電源線２５と接地線２６との間のマク
ロセル配置領域９もしくは配線領域１０に形成される。
すなわち、第１及び第２の接続手段２２及び２４と同じ
位置に配置される。
続手段２２及び２４と同様に、第１のクロックドライバ
回路１５ａが配置される機能ブロック配置領域と第１の
クロックドライバ回路１５ｂが配置される機能ブロック
配置領域との間に位置するマクロセル配置領域９もしく
は配線領域１０に形成される。インバータ回路２３は、
詳細には、図１３（図１０図示Ｃ部拡大図）に示すよう
に、第２の方向に沿った略中央部に位置する電源線２５
と接地線２６とからなる電源線対とマクロセル配置領域
９もしくは配線領域１０との交差部に形成、つまり、電
源線対を構成する電源線２５と接地線２６との間のマク
ロセル配置領域９もしくは配線領域１０に形成される。
すなわち、第１及び第２の接続手段２２及び２４と同じ
位置に配置される。
【００６４】インバータ回路２３と第１及び第２の接続
手段２２及び２４間の接続は、図１３に示されるよう
に、第２の方向に沿って配置される直線状の第１の配線
又は第１の方向に沿って配置される直線状の第２の配線
の少なくとも一方の配線にて行われる。また、インバー
タ回路２３と第１及び第２の接続手段２２及び２４は電
源線２５と接地線２６との間に十分に形成できる。
手段２２及び２４間の接続は、図１３に示されるよう
に、第２の方向に沿って配置される直線状の第１の配線
又は第１の方向に沿って配置される直線状の第２の配線
の少なくとも一方の配線にて行われる。また、インバー
タ回路２３と第１及び第２の接続手段２２及び２４は電
源線２５と接地線２６との間に十分に形成できる。
【００６５】インバータ回路２３は、図１３に示すよう
に、電源線２５と接地線２６との間に配置される１つの
基本セル、つまり、Ｐ型ＭＯＳトランジスタとこのＰ型
ＭＯＳトランジスタと第１の方向に沿って配置されたＮ
型ＭＯＳトランジスタとによって構成される。インバー
タ回路２３を構成するＰ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタの一方の主電極（ソース／ドレイン領
域）は共通接続されて出力ノードとなり、配線４２に接
続される。Ｐ型ＭＯＳトランジスタの他方の主電極（ソ
ース／ドレイン領域）は電源線２７に接続される。Ｎ型
ＭＯＳトランジスタの他方の主電極（ソース／ドレイン
領域）は接地線２８に接続される。Ｐ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタの制御電極（ゲート電
極）は共通接続されて入力ノードとなり、制御信号入力
線４１に接続される。
に、電源線２５と接地線２６との間に配置される１つの
基本セル、つまり、Ｐ型ＭＯＳトランジスタとこのＰ型
ＭＯＳトランジスタと第１の方向に沿って配置されたＮ
型ＭＯＳトランジスタとによって構成される。インバー
タ回路２３を構成するＰ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタの一方の主電極（ソース／ドレイン領
域）は共通接続されて出力ノードとなり、配線４２に接
続される。Ｐ型ＭＯＳトランジスタの他方の主電極（ソ
ース／ドレイン領域）は電源線２７に接続される。Ｎ型
ＭＯＳトランジスタの他方の主電極（ソース／ドレイン
領域）は接地線２８に接続される。Ｐ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタの制御電極（ゲート電
極）は共通接続されて入力ノードとなり、制御信号入力
線４１に接続される。
【００６６】なお、インバータ回路２３と第１及び第２
の接続手段２２及び２４を構成するＰ型ＭＯＳトランジ
スタの間に位置する制御電極は、電源線２７に接続され
てＰ型ＭＯＳトランジスタ間の電気的絶縁を行なってい
る。また、インバータ回路２３と第１及び第２の接続手
段２２及び２４を構成するＮ型ＭＯＳトランジスタの間
に位置する制御電極は、接地線２８に接続されてＮ型Ｍ
ＯＳトランジスタ間の電気的絶縁を行なっている。
の接続手段２２及び２４を構成するＰ型ＭＯＳトランジ
スタの間に位置する制御電極は、電源線２７に接続され
てＰ型ＭＯＳトランジスタ間の電気的絶縁を行なってい
る。また、インバータ回路２３と第１及び第２の接続手
段２２及び２４を構成するＮ型ＭＯＳトランジスタの間
に位置する制御電極は、接地線２８に接続されてＮ型Ｍ
ＯＳトランジスタ間の電気的絶縁を行なっている。
【００６７】なお、図１０において、論理回路となる第
１のマクロセル及びクロック信号を必要とする内部回路
となる第２のマクロセル１６は繁雑さを避けるため、図
示省略しているが、実際は、電源線対を構成する電源線
２５と接地線２６との間の領域を除いたマクロセル配置
領域９全域において、効率よく、隙間なく（マクロセル
間の絶縁領域（一般に１つの基本セルによってマクロセ
ル間の電気的絶縁がなされる）は存在する）第１及び第
２のマクロセルが配置される。
１のマクロセル及びクロック信号を必要とする内部回路
となる第２のマクロセル１６は繁雑さを避けるため、図
示省略しているが、実際は、電源線対を構成する電源線
２５と接地線２６との間の領域を除いたマクロセル配置
領域９全域において、効率よく、隙間なく（マクロセル
間の絶縁領域（一般に１つの基本セルによってマクロセ
ル間の電気的絶縁がなされる）は存在する）第１及び第
２のマクロセルが配置される。
【００６８】なお、この実施の形態１においては、第１
及び第２のクロックドライバ回路１５ａ及び１５ｂを用
いたものを示しているが、２つにかかわらず、３つでも
４つでも良い。この場合、第１の方向に沿って、機能ブ
ロック配置領域が複数配置され、隣接する機能ブロック
配置領域間に第１及び第２の接続手段２２及び２４を配
置すれば良い。また、各クロックドライバ回路に対する
機能ブロックは同じ大きさがよい。
及び第２のクロックドライバ回路１５ａ及び１５ｂを用
いたものを示しているが、２つにかかわらず、３つでも
４つでも良い。この場合、第１の方向に沿って、機能ブ
ロック配置領域が複数配置され、隣接する機能ブロック
配置領域間に第１及び第２の接続手段２２及び２４を配
置すれば良い。また、各クロックドライバ回路に対する
機能ブロックは同じ大きさがよい。
【００６９】また、プリドライバ１７の入力ノードはク
ロック信号入力線３８を介して直接クロック入力端子１
１に接続する物を示したが、プリドライバ１７の入力ノ
ードとクロック入力端子１１との間に、例えばブリドラ
イバ１７と同様の構成、つまり、インバータ回路を２段
接続したクロック入力ドライバを介在させたものでもよ
い。
ロック信号入力線３８を介して直接クロック入力端子１
１に接続する物を示したが、プリドライバ１７の入力ノ
ードとクロック入力端子１１との間に、例えばブリドラ
イバ１７と同様の構成、つまり、インバータ回路を２段
接続したクロック入力ドライバを介在させたものでもよ
い。
【００７０】次に、このように構成された半導体集積回
路装置におけるクロックドライバ回路の動作について説
明する。まず、通常動作時の動作を説明する。つまり、
第１及び第２のクロック入力端子１１ａ及び１１ｂに別
々のクロック信号が入力されてから、それぞれ対応する
機能ブロックにおける第２のマクロセル１６である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。
路装置におけるクロックドライバ回路の動作について説
明する。まず、通常動作時の動作を説明する。つまり、
第１及び第２のクロック入力端子１１ａ及び１１ｂに別
々のクロック信号が入力されてから、それぞれ対応する
機能ブロックにおける第２のマクロセル１６である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。
【００７１】この時、制御信号入力端子１２には、通常
動作を示す制御信号、この実施の形態１では第１の状態
（Ｌレベルを示す）を示す制御信号が入力されるため、
第１及び第２の接続手段２２及び２４は非接続状態とさ
れる。その結果、第１の共通線１８ａと第１の共通線１
８ｂとは電気的に非接続状態にされるとともに、第２の
共通線２１ａと第２の共通線２１ｂとも電気的に非接続
状態にされる。また、第１の状態を示す制御信号を受け
るプリドライバ１７ｂは活性状態にされる。従って、第
１及び第２のクロックドライバ１５ａ及び１５ｂは、入
力されるクロック信号が異なるだけで実質的に同じ動作
を行なう。よって、以下、第１のクロックドライバ１５
ａの動作について主として説明する。
動作を示す制御信号、この実施の形態１では第１の状態
（Ｌレベルを示す）を示す制御信号が入力されるため、
第１及び第２の接続手段２２及び２４は非接続状態とさ
れる。その結果、第１の共通線１８ａと第１の共通線１
８ｂとは電気的に非接続状態にされるとともに、第２の
共通線２１ａと第２の共通線２１ｂとも電気的に非接続
状態にされる。また、第１の状態を示す制御信号を受け
るプリドライバ１７ｂは活性状態にされる。従って、第
１及び第２のクロックドライバ１５ａ及び１５ｂは、入
力されるクロック信号が異なるだけで実質的に同じ動作
を行なう。よって、以下、第１のクロックドライバ１５
ａの動作について主として説明する。
【００７２】第１のクロック入力端子１１ａに外部から
クロック信号が入力されると、クロック信号入力線３８
ａを介してプリドライバ１７ａに入力される。プリドラ
イバ１７ａは入力されたクロック信号に基づいたクロッ
ク信号を出力する。このクロック信号が第１の共通線１
８ａに与えられ、複数のメインドライバ１９ａ(1)〜１
９ａ(ｎ)に入力される。複数のメインドライバ１９ａ
(1)〜１９ａ(ｎ)の入力ノードはそれぞれ第１の共通線
１８ａによって短絡され、第１の共通線１８ａに対する
負荷容量値も小さいことから、複数のメインドライバ１
９ａ(1)〜１９ａ(ｎ)の入力ノードそれぞれに現れるク
ロック信号の変化（立ち下がり及び立ち上がり）は同じ
になる。
クロック信号が入力されると、クロック信号入力線３８
ａを介してプリドライバ１７ａに入力される。プリドラ
イバ１７ａは入力されたクロック信号に基づいたクロッ
ク信号を出力する。このクロック信号が第１の共通線１
８ａに与えられ、複数のメインドライバ１９ａ(1)〜１
９ａ(ｎ)に入力される。複数のメインドライバ１９ａ
(1)〜１９ａ(ｎ)の入力ノードはそれぞれ第１の共通線
１８ａによって短絡され、第１の共通線１８ａに対する
負荷容量値も小さいことから、複数のメインドライバ１
９ａ(1)〜１９ａ(ｎ)の入力ノードそれぞれに現れるク
ロック信号の変化（立ち下がり及び立ち上がり）は同じ
になる。
【００７３】複数のメインドライバ１９ａ(1)〜１９ａ
(ｎ)の出力ノードに現れるクロック信号の変化は同じで
ある。しかも、第２の共通線２１ａにはその全長に亙っ
て所定間隔を有し、分散させて複数のメインドライバ１
９ａ(1)〜１９ａ(ｎ)の出力ノードが接続されるため、
第２の共通線２１ａに現れるクロック信号の変化は第２
の共通線２１ａの全長に亙って同じになる。要するに、
クロック入力端子１１に入力されるクロック信号の変化
は、第２の共通線２１ａの全長に亙って同じに現れる。
言い換えれば、クロック入力端子１１に入力されるクロ
ック信号の第２の共通線２１ａに到達時間のずれ、すな
わちクロックスキューは第２の共通線２１ａの全長に亙
ってほとんどない。
(ｎ)の出力ノードに現れるクロック信号の変化は同じで
ある。しかも、第２の共通線２１ａにはその全長に亙っ
て所定間隔を有し、分散させて複数のメインドライバ１
９ａ(1)〜１９ａ(ｎ)の出力ノードが接続されるため、
第２の共通線２１ａに現れるクロック信号の変化は第２
の共通線２１ａの全長に亙って同じになる。要するに、
クロック入力端子１１に入力されるクロック信号の変化
は、第２の共通線２１ａの全長に亙って同じに現れる。
言い換えれば、クロック入力端子１１に入力されるクロ
ック信号の第２の共通線２１ａに到達時間のずれ、すな
わちクロックスキューは第２の共通線２１ａの全長に亙
ってほとんどない。
【００７４】第２の共通線２１ａに伝達されたクロック
信号はクロック信号供給線２０ａ(1)〜２０ａ(m)を介し
てクロック信号を必要とする内部回路（第２のマクロセ
ル１６）のクロック入力ノードに与えられる。この時、
クロック信号供給線２０ａ(1)〜２０ａ(m)それぞれの第
２の共通線２１ａとの接続点、つまり中央部におけるク
ロック信号の変化は同じであるものの、両端部における
クロック信号の変化は中央部におけるクロック信号の変
化より若干遅れるものの、問題のない範囲である。
信号はクロック信号供給線２０ａ(1)〜２０ａ(m)を介し
てクロック信号を必要とする内部回路（第２のマクロセ
ル１６）のクロック入力ノードに与えられる。この時、
クロック信号供給線２０ａ(1)〜２０ａ(m)それぞれの第
２の共通線２１ａとの接続点、つまり中央部におけるク
ロック信号の変化は同じであるものの、両端部における
クロック信号の変化は中央部におけるクロック信号の変
化より若干遅れるものの、問題のない範囲である。
【００７５】一方、第２のクロックドライバ１５ｂにつ
いても第１のクロックドライバ１５ａと同様に動作す
る。従って、第２の共通線２１ｂの全長に亙って、クロ
ック入力端子１２に入力されるクロック信号のクロック
スキューがほとんどなく与えられる。このクロックスキ
ューのほとんどない第２の共通線２１ｂに伝達されたク
ロック信号がクロック信号供給線２０ｂ(1)〜２０ｂ(m)
を介してクロック信号を必要とする内部回路（第２のマ
クロセル１６）のクロック入力ノードに与えられる。
いても第１のクロックドライバ１５ａと同様に動作す
る。従って、第２の共通線２１ｂの全長に亙って、クロ
ック入力端子１２に入力されるクロック信号のクロック
スキューがほとんどなく与えられる。このクロックスキ
ューのほとんどない第２の共通線２１ｂに伝達されたク
ロック信号がクロック信号供給線２０ｂ(1)〜２０ｂ(m)
を介してクロック信号を必要とする内部回路（第２のマ
クロセル１６）のクロック入力ノードに与えられる。
【００７６】次に、テスト動作、つまりスキャンテスト
時のクロックドライバ回路の動作について説明する。こ
の時、制御信号入力端子１２には、テスト動作を示す制
御信号、この実施の形態１では第２の状態（Ｈレベルを
示す）を示す制御信号が入力されるため、第１及び第２
の接続手段２２及び２４は接続状態とされる。その結
果、第１の共通線１８ａと第１の共通線１８ｂとは電気
的に接続状態にされるとともに、第２の共通線２１ａと
第２の共通線２１ｂとも電気的に接続状態にされる。ま
た、第２の状態を示す制御信号を受けるプリドライバ１
７ｂは非活性状態にされるため、第２のクロック入力端
子１１ｂにテスト用クロック信号が入力されても、プリ
ドライバ１７ｂの出力ノードは電気的に浮いた状態、つ
まり、ハイインピーダンス状態であるので、第１の共通
線１８ｂには何等影響を及ぼさない。
時のクロックドライバ回路の動作について説明する。こ
の時、制御信号入力端子１２には、テスト動作を示す制
御信号、この実施の形態１では第２の状態（Ｈレベルを
示す）を示す制御信号が入力されるため、第１及び第２
の接続手段２２及び２４は接続状態とされる。その結
果、第１の共通線１８ａと第１の共通線１８ｂとは電気
的に接続状態にされるとともに、第２の共通線２１ａと
第２の共通線２１ｂとも電気的に接続状態にされる。ま
た、第２の状態を示す制御信号を受けるプリドライバ１
７ｂは非活性状態にされるため、第２のクロック入力端
子１１ｂにテスト用クロック信号が入力されても、プリ
ドライバ１７ｂの出力ノードは電気的に浮いた状態、つ
まり、ハイインピーダンス状態であるので、第１の共通
線１８ｂには何等影響を及ぼさない。
【００７７】第１のクロック入力端子１１ａに外部から
テスト用クロック信号が入力されると、クロック信号入
力線３８ａを介してプリドライバ１７ａに入力される。
プリドライバ１７ａは入力されたクロック信号に基づい
たクロック信号を出力する。このクロック信号が第１の
共通線１８ａに与えられ、複数のメインドライバ１９ａ
(1)〜１９ａ(ｎ)に入力される。同時に、第１の接続手
段２２を介して第１の共通線１８ｂにも与えられ、複数
のメインドライバ１９ｂ(1)〜１９ｂ(ｎ)に入力され
る。
テスト用クロック信号が入力されると、クロック信号入
力線３８ａを介してプリドライバ１７ａに入力される。
プリドライバ１７ａは入力されたクロック信号に基づい
たクロック信号を出力する。このクロック信号が第１の
共通線１８ａに与えられ、複数のメインドライバ１９ａ
(1)〜１９ａ(ｎ)に入力される。同時に、第１の接続手
段２２を介して第１の共通線１８ｂにも与えられ、複数
のメインドライバ１９ｂ(1)〜１９ｂ(ｎ)に入力され
る。
【００７８】第１の共通線１８ａ及び１８ｂは、この実
施の形態１では、通常の配線より太いアルミニウム層で
形成されているため、その抵抗値が低くでき、しかも、
第１の接続手段２２をトランスミッションゲートによっ
て構成しているため、第１の接続手段２２における抵抗
値も低い。また、第１の共通線１８ａ及び１８ｂに対す
る負荷容量値も小さい。その結果、第１の共通線１８ａ
及び１８ｂによって入力ノードが短絡される複数のメイ
ンドライバ１９ａ(1)〜１９ａ(ｎ)及び１９ｂ(1)〜１９
ｂ(ｎ)の入力ノードそれぞれに現れるテスト用クロック
信号の変化（立ち下がり及び立ち上がり）は同じにな
る。
施の形態１では、通常の配線より太いアルミニウム層で
形成されているため、その抵抗値が低くでき、しかも、
第１の接続手段２２をトランスミッションゲートによっ
て構成しているため、第１の接続手段２２における抵抗
値も低い。また、第１の共通線１８ａ及び１８ｂに対す
る負荷容量値も小さい。その結果、第１の共通線１８ａ
及び１８ｂによって入力ノードが短絡される複数のメイ
ンドライバ１９ａ(1)〜１９ａ(ｎ)及び１９ｂ(1)〜１９
ｂ(ｎ)の入力ノードそれぞれに現れるテスト用クロック
信号の変化（立ち下がり及び立ち上がり）は同じにな
る。
【００７９】複数のメインドライバ１９ａ(1)〜１９ａ
(ｎ)及び１９ｂ(1)〜１９ｂ(ｎ)の出力ノードに現れる
クロック信号の変化は同じである。しかも、第２の共通
線２１ａ、２１ｂそれぞれにはその全長に亙って所定間
隔を有し、分散させて複数のメインドライバ１９ａ(1)
〜１９ａ(ｎ)、１９ｂ(1)〜１９ｂ(ｎ)の出力ノードが
接続されるとともに、第２の接続手段２４によって第２
の共通線２１ａ及び２１ｂが電気的に接続されているた
め、第２の共通線２１ａ及び２１ｂに現れるテスト用ク
ロック信号の変化は第２の共通線２１ａ及び２１ｂの全
長に亙って同じになる。要するに、クロック入力端子１
１に入力されるテスト用クロック信号の変化は、第２の
共通線２１ａ及び２１ｂの全長に亙って同じに現れる。
言い換えれば、クロック入力端子１１に入力されるテス
ト用クロック信号の第２の共通線２１ａ及び２１ｂに到
達時間のずれ、すなわちクロックスキューは第２の共通
線２１ａ及び２１ｂの全長に亙ってほとんどない。
(ｎ)及び１９ｂ(1)〜１９ｂ(ｎ)の出力ノードに現れる
クロック信号の変化は同じである。しかも、第２の共通
線２１ａ、２１ｂそれぞれにはその全長に亙って所定間
隔を有し、分散させて複数のメインドライバ１９ａ(1)
〜１９ａ(ｎ)、１９ｂ(1)〜１９ｂ(ｎ)の出力ノードが
接続されるとともに、第２の接続手段２４によって第２
の共通線２１ａ及び２１ｂが電気的に接続されているた
め、第２の共通線２１ａ及び２１ｂに現れるテスト用ク
ロック信号の変化は第２の共通線２１ａ及び２１ｂの全
長に亙って同じになる。要するに、クロック入力端子１
１に入力されるテスト用クロック信号の変化は、第２の
共通線２１ａ及び２１ｂの全長に亙って同じに現れる。
言い換えれば、クロック入力端子１１に入力されるテス
ト用クロック信号の第２の共通線２１ａ及び２１ｂに到
達時間のずれ、すなわちクロックスキューは第２の共通
線２１ａ及び２１ｂの全長に亙ってほとんどない。
【００８０】第２の共通線２１ａ及び２１ｂに伝達され
たクロック信号はクロック信号供給線２０ａ(1)〜２０
ａ(m)及び２０ｂ(1)〜２０ｂ(m)を介してクロック信号
を必要とする内部回路（第２のマクロセル１６）のクロ
ック入力ノードに与えられる。この時、クロック信号供
給線２０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜２０ｂ(m)そ
れぞれの第２の共通線２１ａ及び２１ｂとの接続点、つ
まり中央部におけるクロック信号の変化は同じであるも
のの、両端部におけるクロック信号の変化は中央部にお
けるクロック信号の変化より若干遅れるものの、問題の
ない範囲である。
たクロック信号はクロック信号供給線２０ａ(1)〜２０
ａ(m)及び２０ｂ(1)〜２０ｂ(m)を介してクロック信号
を必要とする内部回路（第２のマクロセル１６）のクロ
ック入力ノードに与えられる。この時、クロック信号供
給線２０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜２０ｂ(m)そ
れぞれの第２の共通線２１ａ及び２１ｂとの接続点、つ
まり中央部におけるクロック信号の変化は同じであるも
のの、両端部におけるクロック信号の変化は中央部にお
けるクロック信号の変化より若干遅れるものの、問題の
ない範囲である。
【００８１】従って、スキャンデータ入力端子１３から
スキャンデータ出力端子１４との間に縦続接続されたす
べての第２のマクロセル１６は、ほとんどクロックスキ
ューのないテスト用クロック信号を受けるため、スキャ
ンデータ入力端子１３に入力されるテストデータをテス
ト用クロック信号に同期して順次シフト動作し、スキャ
ンデータ出力端子１４に出力する。
スキャンデータ出力端子１４との間に縦続接続されたす
べての第２のマクロセル１６は、ほとんどクロックスキ
ューのないテスト用クロック信号を受けるため、スキャ
ンデータ入力端子１３に入力されるテストデータをテス
ト用クロック信号に同期して順次シフト動作し、スキャ
ンデータ出力端子１４に出力する。
【００８２】この実施の形態１は、以上に述べたことか
ら明らかな如く、次のような効果を奏するものである。 （イ）通常動作時、第１及び第２のクロックドライバ１
５ａ及び１５ｂそれぞれにおいて、クロック入力端子１
１ａ、１１ｂに入力されたクロック信号の変化は、第２
の共通線２１ａ、２１ｂの全長に亙って同じに変化し、
クロック信号を必要とする内部回路となる第２のマクロ
セル１６すべてに対してクロックスキューが小さいクロ
ック信号が与えられる。 （ロ）テスト動作時、第１及び第２のクロックドライバ
１５ａ及び１５ｂにおける第２の共通線２１ａ及び２１
ｂの全長に亙って、クロック入力端子１１ａに入力され
たテスト用クロック信号の変化が同じに変化し、全ての
第２のマクロセル１６に対してクロックスキューが小さ
いテスト用クロック信号が与えられる。
ら明らかな如く、次のような効果を奏するものである。 （イ）通常動作時、第１及び第２のクロックドライバ１
５ａ及び１５ｂそれぞれにおいて、クロック入力端子１
１ａ、１１ｂに入力されたクロック信号の変化は、第２
の共通線２１ａ、２１ｂの全長に亙って同じに変化し、
クロック信号を必要とする内部回路となる第２のマクロ
セル１６すべてに対してクロックスキューが小さいクロ
ック信号が与えられる。 （ロ）テスト動作時、第１及び第２のクロックドライバ
１５ａ及び１５ｂにおける第２の共通線２１ａ及び２１
ｂの全長に亙って、クロック入力端子１１ａに入力され
たテスト用クロック信号の変化が同じに変化し、全ての
第２のマクロセル１６に対してクロックスキューが小さ
いテスト用クロック信号が与えられる。
【００８３】（ハ）第１及び第２のクロックドライバ１
５ａ及び１５ｂを構成するプリドライバ１７ａ及び１７
ｂとメインドライバ１９ａ(1)〜１９ａ(ｎ)及び１９ｂ
(1)〜１９ｂ(ｎ)は、第１のマクロセル及び第２のマク
ロセル１６が配置されない電源線対を構成する電源線２
５と接地線２６との間に配置されるため、セル領域２に
対する第１及び第２のマクロセルの数を減らすことな
く、クロックドライバ回路をセル領域内に配置できる。
５ａ及び１５ｂを構成するプリドライバ１７ａ及び１７
ｂとメインドライバ１９ａ(1)〜１９ａ(ｎ)及び１９ｂ
(1)〜１９ｂ(ｎ)は、第１のマクロセル及び第２のマク
ロセル１６が配置されない電源線対を構成する電源線２
５と接地線２６との間に配置されるため、セル領域２に
対する第１及び第２のマクロセルの数を減らすことな
く、クロックドライバ回路をセル領域内に配置できる。
【００８４】実施の形態２．図１４及び図１５はこの発
明の実施の形態２を示すものであり、上記した実施の形
態１に対して以下の点が相違するだけであり、その他は
同様のものである。すなわち、実施の形態１において
は、半導体基板１のセル領域２を第１の方向（図示縦方
向）に２分割され、図示上側の機能ブロック配置領域に
第１のクロックドライバ１５ａが配置され、図示下側の
機能ブロック配置領域に第２のクロックドライバ１５ｂ
が配置されているのに対して、この実施の形態２におい
ては、半導体基板１のセル領域２を第２の方向（図示横
方向）に２分割され、図示左側の機能ブロック配置領域
に第１のクロックドライバ１５ａが配置され、図示右側
の機能ブロック配置領域に第２のクロックドライバ１５
ｂが配置されている。要するに、実施の形態１と２と
は、第１及び第２のクロックドライバ１５ａ及び１５ｂ
の半導体基板１における配置が異なるだけであり、回路
構成は実施の形態１と全く同じであり、図３に示す回路
構成をしている。
明の実施の形態２を示すものであり、上記した実施の形
態１に対して以下の点が相違するだけであり、その他は
同様のものである。すなわち、実施の形態１において
は、半導体基板１のセル領域２を第１の方向（図示縦方
向）に２分割され、図示上側の機能ブロック配置領域に
第１のクロックドライバ１５ａが配置され、図示下側の
機能ブロック配置領域に第２のクロックドライバ１５ｂ
が配置されているのに対して、この実施の形態２におい
ては、半導体基板１のセル領域２を第２の方向（図示横
方向）に２分割され、図示左側の機能ブロック配置領域
に第１のクロックドライバ１５ａが配置され、図示右側
の機能ブロック配置領域に第２のクロックドライバ１５
ｂが配置されている。要するに、実施の形態１と２と
は、第１及び第２のクロックドライバ１５ａ及び１５ｂ
の半導体基板１における配置が異なるだけであり、回路
構成は実施の形態１と全く同じであり、図３に示す回路
構成をしている。
【００８５】以下、相違点を中心に説明する。プリドラ
イバ１７ａ及び１７ｂそれぞれは、対応の機能ブロック
配置領域における第２の方向に沿った略中央部に位置す
る電源線２５と接地線２６とからなる電源線対と、第１
の方向に沿った略中央部に位置するマクロセル配置領域
９との交差部（図１４図示Ａ部参照）に形成される。メ
インドライバ１９ａ(1)〜１９ａ(n)及び１９ｂ(1)〜１
９ｂ(n)それぞれは、対応の機能ブロック配置領域にお
いてそれぞれは、対応の機能ブロック配置領域における
第２の方向に沿った略中央部に位置する電源線対の電源
線２５と接地線２６との間に位置し、複数のマクロセル
配置領域９の、プリドライバ１７ａ、１７ｂが配置され
るマクロセル配置領域９以外の２以上の所定数（この例
においてはｎ個）のマクロセル配置領域のそれぞれに、
第１の方向に沿った同一直線上に互いに所定間隔を有し
て配置、形成される。
イバ１７ａ及び１７ｂそれぞれは、対応の機能ブロック
配置領域における第２の方向に沿った略中央部に位置す
る電源線２５と接地線２６とからなる電源線対と、第１
の方向に沿った略中央部に位置するマクロセル配置領域
９との交差部（図１４図示Ａ部参照）に形成される。メ
インドライバ１９ａ(1)〜１９ａ(n)及び１９ｂ(1)〜１
９ｂ(n)それぞれは、対応の機能ブロック配置領域にお
いてそれぞれは、対応の機能ブロック配置領域における
第２の方向に沿った略中央部に位置する電源線対の電源
線２５と接地線２６との間に位置し、複数のマクロセル
配置領域９の、プリドライバ１７ａ、１７ｂが配置され
るマクロセル配置領域９以外の２以上の所定数（この例
においてはｎ個）のマクロセル配置領域のそれぞれに、
第１の方向に沿った同一直線上に互いに所定間隔を有し
て配置、形成される。
【００８６】第１及び第２の共通線１８ａ、１８ｂ及び
２１ａ、２１ｂは、対応の機能ブロック配置領域におけ
る第２の方向に沿った略中央部に位置する電源線対の電
源線２５と接地線２６との間に、第２の導電体層にて形
成され、電源線２５と接地線２６と平行に配置される。
２１ａ、２１ｂは、対応の機能ブロック配置領域におけ
る第２の方向に沿った略中央部に位置する電源線対の電
源線２５と接地線２６との間に、第２の導電体層にて形
成され、電源線２５と接地線２６と平行に配置される。
【００８７】第１及び第２の接続手段２２及び２４は、
第２の方向に沿った略中央部に位置する電源線対の電源
線２５と接地線２６との間に位置し、一端側最外側のク
ロック信号供給端２０ａ(1)、２０ｂ(1)の外側及び他端
側最外側のクロック信号供給端２０ａ(m)、２０ｂ(m)の
外側に位置するマクロセル配置領域９もしくは配線領域
１０に形成される。第１及び第２の接続手段２２及び２
４は、詳細には、図１５（図１４図示Ｃ部拡大図）に示
すように、第２の方向に沿った略中央部に位置する電源
線２５と接地線２６とからなる電源線対とマクロセル配
置領域９もしくは配線領域１０との交差部に形成、つま
り、電源線対を構成する電源線２５と接地線２６との間
のマクロセル配置領域９もしくは配線領域１０に形成さ
れる。
第２の方向に沿った略中央部に位置する電源線対の電源
線２５と接地線２６との間に位置し、一端側最外側のク
ロック信号供給端２０ａ(1)、２０ｂ(1)の外側及び他端
側最外側のクロック信号供給端２０ａ(m)、２０ｂ(m)の
外側に位置するマクロセル配置領域９もしくは配線領域
１０に形成される。第１及び第２の接続手段２２及び２
４は、詳細には、図１５（図１４図示Ｃ部拡大図）に示
すように、第２の方向に沿った略中央部に位置する電源
線２５と接地線２６とからなる電源線対とマクロセル配
置領域９もしくは配線領域１０との交差部に形成、つま
り、電源線対を構成する電源線２５と接地線２６との間
のマクロセル配置領域９もしくは配線領域１０に形成さ
れる。
【００８８】なお、図１５は、一端側最外側のクロック
信号供給端２０ａ(1)、２０ｂ(1)の外側及び他端側最外
側のクロック信号供給端２０ａ(m)、２０ｂ(m)の外側に
配置される一方を示したものであり、一端側最外側のク
ロック信号供給端２０ａ(1)、２０ｂ(1)の外側及び他端
側最外側のクロック信号供給端２０ａ(m)、２０ｂ(m)の
外側に図１５に示したものが配置される。従って、以
下、一方側に配置されたものを図１５を用いて説明す
る。
信号供給端２０ａ(1)、２０ｂ(1)の外側及び他端側最外
側のクロック信号供給端２０ａ(m)、２０ｂ(m)の外側に
配置される一方を示したものであり、一端側最外側のク
ロック信号供給端２０ａ(1)、２０ｂ(1)の外側及び他端
側最外側のクロック信号供給端２０ａ(m)、２０ｂ(m)の
外側に図１５に示したものが配置される。従って、以
下、一方側に配置されたものを図１５を用いて説明す
る。
【００８９】第１の接続手段２２は、電源線２５と接地
線２６との間に配置される１つの基本セル、つまり、Ｐ
型ＭＯＳトランジスタ２２ＰとこのＰ型ＭＯＳトランジ
スタ２２Ｐと第１の方向に沿って配置されたＮ型ＭＯＳ
トランジスタ２２Ｎとによって構成される。第１の接続
手段２２を構成するＰ型ＭＯＳトランジスタ２２ＰとＮ
型ＭＯＳトランジスタ２２Ｎの一方の主電極（ソース／
ドレイン領域）は共通接続されて第１のクロックドライ
バ１５ａの第１の共通線１８ａの端部に、第１の導電体
層にて形成される配線４３を介して接続される。Ｐ型Ｍ
ＯＳトランジスタ２２ＰとＮ型ＭＯＳトランジスタ２２
Ｎの他方の主電極（ソース／ドレイン領域）は共通接続
されて第２のクロックドライバ１５ｂの第１の共通線１
８ｂの端部に、第１の導電体層にて形成される配線４４
を介して接続される。Ｐ型ＭＯＳトランジスタ２２Ｐの
制御電極（ゲート電極）は配線４２を介してインバータ
回路２３の出力ノードに接続される。Ｎ型ＭＯＳトラン
ジスタ２２Ｎの制御電極（ゲート電極）は制御信号入力
線４１を介して制御信号入力端子１２に接続される。
線２６との間に配置される１つの基本セル、つまり、Ｐ
型ＭＯＳトランジスタ２２ＰとこのＰ型ＭＯＳトランジ
スタ２２Ｐと第１の方向に沿って配置されたＮ型ＭＯＳ
トランジスタ２２Ｎとによって構成される。第１の接続
手段２２を構成するＰ型ＭＯＳトランジスタ２２ＰとＮ
型ＭＯＳトランジスタ２２Ｎの一方の主電極（ソース／
ドレイン領域）は共通接続されて第１のクロックドライ
バ１５ａの第１の共通線１８ａの端部に、第１の導電体
層にて形成される配線４３を介して接続される。Ｐ型Ｍ
ＯＳトランジスタ２２ＰとＮ型ＭＯＳトランジスタ２２
Ｎの他方の主電極（ソース／ドレイン領域）は共通接続
されて第２のクロックドライバ１５ｂの第１の共通線１
８ｂの端部に、第１の導電体層にて形成される配線４４
を介して接続される。Ｐ型ＭＯＳトランジスタ２２Ｐの
制御電極（ゲート電極）は配線４２を介してインバータ
回路２３の出力ノードに接続される。Ｎ型ＭＯＳトラン
ジスタ２２Ｎの制御電極（ゲート電極）は制御信号入力
線４１を介して制御信号入力端子１２に接続される。
【００９０】第２の接続手段２４は、電源線２５と接地
線２６との間に配置される１つの基本セル、つまり、Ｐ
型ＭＯＳトランジスタ２４ＰとこのＰ型ＭＯＳトランジ
スタ２４Ｐと第１の方向に沿って配置されたＮ型ＭＯＳ
トランジスタ２４Ｎとによって構成される。第２の接続
手段２４を構成するＰ型ＭＯＳトランジスタ２４ＰとＮ
型ＭＯＳトランジスタ２４Ｎの一方の主電極（ソース／
ドレイン領域）は共通接続されて第１のクロックドライ
バ１５ａの第２の共通線２１ａの端部に、第１の導電体
層にて形成される配線４５を介して接続される。Ｐ型Ｍ
ＯＳトランジスタ２４ＰとＮ型ＭＯＳトランジスタ２４
Ｎの他方の主電極（ソース／ドレイン領域）は共通接続
されて第２のクロックドライバ１５ｂの第２の共通線２
１ｂの端部に、第１の導電体層にて形成される配線４６
を介して接続される。Ｐ型ＭＯＳトランジスタ２４Ｐの
制御電極（ゲート電極）は配線４２を介してインバータ
回路２３の出力ノードに接続される。Ｎ型ＭＯＳトラン
ジスタ２２Ｎの制御電極（ゲート電極）は制御信号入力
線４１を介して制御信号入力端子１２に接続される。
線２６との間に配置される１つの基本セル、つまり、Ｐ
型ＭＯＳトランジスタ２４ＰとこのＰ型ＭＯＳトランジ
スタ２４Ｐと第１の方向に沿って配置されたＮ型ＭＯＳ
トランジスタ２４Ｎとによって構成される。第２の接続
手段２４を構成するＰ型ＭＯＳトランジスタ２４ＰとＮ
型ＭＯＳトランジスタ２４Ｎの一方の主電極（ソース／
ドレイン領域）は共通接続されて第１のクロックドライ
バ１５ａの第２の共通線２１ａの端部に、第１の導電体
層にて形成される配線４５を介して接続される。Ｐ型Ｍ
ＯＳトランジスタ２４ＰとＮ型ＭＯＳトランジスタ２４
Ｎの他方の主電極（ソース／ドレイン領域）は共通接続
されて第２のクロックドライバ１５ｂの第２の共通線２
１ｂの端部に、第１の導電体層にて形成される配線４６
を介して接続される。Ｐ型ＭＯＳトランジスタ２４Ｐの
制御電極（ゲート電極）は配線４２を介してインバータ
回路２３の出力ノードに接続される。Ｎ型ＭＯＳトラン
ジスタ２２Ｎの制御電極（ゲート電極）は制御信号入力
線４１を介して制御信号入力端子１２に接続される。
【００９１】インバータ回路２３は、第１及び第２の接
続手段２２及び２４と同じ位置に配置され、１つの基本
セル、つまり、Ｐ型ＭＯＳトランジスタとこのＰ型ＭＯ
Ｓトランジスタと第１の方向に沿って配置されたＮ型Ｍ
ＯＳトランジスタとによって構成される。インバータ回
路２３を構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタの一方の主電極（ソース／ドレイン領域）
は共通接続されて出力ノードとなり、配線４２に接続さ
れる。Ｐ型ＭＯＳトランジスタの他方の主電極（ソース
／ドレイン領域）は電源線２７に接続される。Ｎ型ＭＯ
Ｓトランジスタの他方の主電極（ソース／ドレイン領
域）は接地線２８に接続される。Ｐ型ＭＯＳトランジス
タとＮ型ＭＯＳトランジスタの制御電極（ゲート電極）
は共通接続されて入力ノードとなり、制御信号入力線４
１に接続される。インバータ回路２３と第１及び第２の
接続手段２２及び２４間の接続は、第２の方向に沿って
配置される直線状の第１の配線又は第１の方向に沿って
配置される直線状の第２の配線の少なくとも一方の配線
にて行われる。また、インバータ回路２３と第１及び第
２の接続手段２２及び２４は電源線２５と接地線２６と
の間に十分に形成できる。
続手段２２及び２４と同じ位置に配置され、１つの基本
セル、つまり、Ｐ型ＭＯＳトランジスタとこのＰ型ＭＯ
Ｓトランジスタと第１の方向に沿って配置されたＮ型Ｍ
ＯＳトランジスタとによって構成される。インバータ回
路２３を構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタの一方の主電極（ソース／ドレイン領域）
は共通接続されて出力ノードとなり、配線４２に接続さ
れる。Ｐ型ＭＯＳトランジスタの他方の主電極（ソース
／ドレイン領域）は電源線２７に接続される。Ｎ型ＭＯ
Ｓトランジスタの他方の主電極（ソース／ドレイン領
域）は接地線２８に接続される。Ｐ型ＭＯＳトランジス
タとＮ型ＭＯＳトランジスタの制御電極（ゲート電極）
は共通接続されて入力ノードとなり、制御信号入力線４
１に接続される。インバータ回路２３と第１及び第２の
接続手段２２及び２４間の接続は、第２の方向に沿って
配置される直線状の第１の配線又は第１の方向に沿って
配置される直線状の第２の配線の少なくとも一方の配線
にて行われる。また、インバータ回路２３と第１及び第
２の接続手段２２及び２４は電源線２５と接地線２６と
の間に十分に形成できる。
【００９２】なお、図１４において、論理回路となる第
１のマクロセル及びクロック信号を必要とする内部回路
となる第２のマクロセル１６は繁雑さを避けるため、図
示省略しているが、実際は、電源線対を構成する電源線
２５と接地線２６との間の領域を除いたマクロセル配置
領域９全域において、効率よく、隙間なく（マクロセル
間の絶縁領域（一般に１つの基本セルによってマクロセ
ル間の電気的絶縁がなされる）は存在する）第１及び第
２のマクロセルが配置される。
１のマクロセル及びクロック信号を必要とする内部回路
となる第２のマクロセル１６は繁雑さを避けるため、図
示省略しているが、実際は、電源線対を構成する電源線
２５と接地線２６との間の領域を除いたマクロセル配置
領域９全域において、効率よく、隙間なく（マクロセル
間の絶縁領域（一般に１つの基本セルによってマクロセ
ル間の電気的絶縁がなされる）は存在する）第１及び第
２のマクロセルが配置される。
【００９３】また、この実施の形態２においては、第１
及び第２のクロックドライバ回路１５ａ及び１５ｂを用
いたものを示しているが、２つにかかわらず、３つでも
４つでも良い。この場合、第２の方向に沿って、機能ブ
ロック配置領域が複数配置され、隣接する機能ブロック
配置領域間に第１及び第２の接続手段２２及び２４を配
置すれば良い。また、各クロックドライバ回路に対する
機能ブロックは同じ大きさがよい。さらに、この実施の
形態２では、第１及び第２の接続手段２２及び２４とも
に、第１及び第２のクロックドライバ１５ａ及び１５ｂ
における両端側最外側のクロック信号供給線の外側にそ
れぞれ設けたものを示したが、どちらか一方側だけ設け
たものでも良い。なお、図１４及び図１５において、実
施の形態１を示した図に付した符号と同一符号は同一又
は相当部分を示している。このように構成された半導体
集積回路装置にあっても、上記した実施の形態１と同様
の効果（イ）〜（ハ）を奏する。
及び第２のクロックドライバ回路１５ａ及び１５ｂを用
いたものを示しているが、２つにかかわらず、３つでも
４つでも良い。この場合、第２の方向に沿って、機能ブ
ロック配置領域が複数配置され、隣接する機能ブロック
配置領域間に第１及び第２の接続手段２２及び２４を配
置すれば良い。また、各クロックドライバ回路に対する
機能ブロックは同じ大きさがよい。さらに、この実施の
形態２では、第１及び第２の接続手段２２及び２４とも
に、第１及び第２のクロックドライバ１５ａ及び１５ｂ
における両端側最外側のクロック信号供給線の外側にそ
れぞれ設けたものを示したが、どちらか一方側だけ設け
たものでも良い。なお、図１４及び図１５において、実
施の形態１を示した図に付した符号と同一符号は同一又
は相当部分を示している。このように構成された半導体
集積回路装置にあっても、上記した実施の形態１と同様
の効果（イ）〜（ハ）を奏する。
【００９４】実施の形態３．図１６ないし図１８はこの
発明の実施の形態３を示すものであり、上記した実施の
形態２に対して、第１及び第２の接続手段２２及び２４
の構成が相違するだけであり、その他は同様である。従
って、第１及び第２の接続手段２２及び２４について主
として説明する。なお、図１６ないし図１８において、
実施の形態１及び２を示した図に付した符号と同一符号
は同一又は相当部分を示している。
発明の実施の形態３を示すものであり、上記した実施の
形態２に対して、第１及び第２の接続手段２２及び２４
の構成が相違するだけであり、その他は同様である。従
って、第１及び第２の接続手段２２及び２４について主
として説明する。なお、図１６ないし図１８において、
実施の形態１及び２を示した図に付した符号と同一符号
は同一又は相当部分を示している。
【００９５】第１の接続手段２２は、図１６に示すよう
に、第１のトランスミッションゲート（２２Ｐ１、２２
Ｎ１）、第２のトランスミッションゲート（２２Ｐ２、
２２Ｎ２）、第１の接続用配線４７、第５のトランスミ
ッションゲー（２２Ｐ３、２２Ｎ３）と、第６のトラン
スミッションゲート（２２Ｐ４、２２Ｎ４）、第３の接
続用配線４８、第１の固定電位供給手段５１、及び第３
の固定電位供給手段５２を有している。
に、第１のトランスミッションゲート（２２Ｐ１、２２
Ｎ１）、第２のトランスミッションゲート（２２Ｐ２、
２２Ｎ２）、第１の接続用配線４７、第５のトランスミ
ッションゲー（２２Ｐ３、２２Ｎ３）と、第６のトラン
スミッションゲート（２２Ｐ４、２２Ｎ４）、第３の接
続用配線４８、第１の固定電位供給手段５１、及び第３
の固定電位供給手段５２を有している。
【００９６】第１のトランスミッションゲートは、第１
のクロックドライバ１５ａが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
１のクロックドライバ１５ａにおける一端側最外側のク
ロック信号供給線２０ａ(1)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第１のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２２
Ｐ１とＮチャネルＭＯＳトランジスタ２２Ｎ１とを有す
る。ＰチャネルＭＯＳトランジスタ２２Ｐ１とＮチャネ
ルＭＯＳトランジスタ２２Ｎ１の一方の主電極（ソース
／ドレイン領域）は、図１７図示Ｃ部の拡大図である図
１８に示すように、共通接続されて第１のクロックドラ
イバ１５ａの第１の共通線１８ａの一端部に接続され
る。ＰチャネルＭＯＳトランジスタ２２Ｐ１の制御電極
は、図１６及び図１８に示されるように、インバータ回
路２３及び制御信号入力線４１を介して制御信号入力端
子１２に接続され、制御信号であるテストモード信号を
受ける。同様に、ＮチャネルＭＯＳトランジスタ２２Ｎ
１の制御電極は制御信号入力線４１を介して制御信号入
力端子１２に接続され、制御信号であるテストモード信
号を受ける。
のクロックドライバ１５ａが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
１のクロックドライバ１５ａにおける一端側最外側のク
ロック信号供給線２０ａ(1)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第１のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２２
Ｐ１とＮチャネルＭＯＳトランジスタ２２Ｎ１とを有す
る。ＰチャネルＭＯＳトランジスタ２２Ｐ１とＮチャネ
ルＭＯＳトランジスタ２２Ｎ１の一方の主電極（ソース
／ドレイン領域）は、図１７図示Ｃ部の拡大図である図
１８に示すように、共通接続されて第１のクロックドラ
イバ１５ａの第１の共通線１８ａの一端部に接続され
る。ＰチャネルＭＯＳトランジスタ２２Ｐ１の制御電極
は、図１６及び図１８に示されるように、インバータ回
路２３及び制御信号入力線４１を介して制御信号入力端
子１２に接続され、制御信号であるテストモード信号を
受ける。同様に、ＮチャネルＭＯＳトランジスタ２２Ｎ
１の制御電極は制御信号入力線４１を介して制御信号入
力端子１２に接続され、制御信号であるテストモード信
号を受ける。
【００９７】第２のトランスミッションゲートは、第２
のクロックドライバ１５ｂが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
２のクロックドライバ１５ｂにおける一端側最外側のク
ロック信号供給線２０ｂ(1)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第２のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２２
Ｐ２とＮチャネルＭＯＳトランジスタ２２Ｎ２とを有す
る。ＰチャネルＭＯＳトランジスタ２２Ｐ２とＮチャネ
ルＭＯＳトランジスタ２２Ｎ２の一方の主電極（ソース
／ドレイン領域）は、図１８に示すように、共通接続さ
れて第２のクロックドライバ１５ｂの第１の共通線１８
ｂの一端部に接続される。ＰチャネルＭＯＳトランジス
タ２２Ｐ２の制御電極は、図１６及び図１８に示される
ように、インバータ回路２３及び制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受ける。同様に、ＮチャネルＭＯ
Ｓトランジスタ２２Ｎ２の制御電極は制御信号入力線４
１を介して制御信号入力端子１２に接続され、制御信号
であるテストモード信号を受ける。
のクロックドライバ１５ｂが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
２のクロックドライバ１５ｂにおける一端側最外側のク
ロック信号供給線２０ｂ(1)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第２のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２２
Ｐ２とＮチャネルＭＯＳトランジスタ２２Ｎ２とを有す
る。ＰチャネルＭＯＳトランジスタ２２Ｐ２とＮチャネ
ルＭＯＳトランジスタ２２Ｎ２の一方の主電極（ソース
／ドレイン領域）は、図１８に示すように、共通接続さ
れて第２のクロックドライバ１５ｂの第１の共通線１８
ｂの一端部に接続される。ＰチャネルＭＯＳトランジス
タ２２Ｐ２の制御電極は、図１６及び図１８に示される
ように、インバータ回路２３及び制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受ける。同様に、ＮチャネルＭＯ
Ｓトランジスタ２２Ｎ２の制御電極は制御信号入力線４
１を介して制御信号入力端子１２に接続され、制御信号
であるテストモード信号を受ける。
【００９８】第１の接続用配線４７は、図１７及び図１
８に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂにおける一端側最外側のクロック信号供給
線２０ａ(1)及び２０ｂ(1)の外側にクロック信号供給線
２０ａ(1)及び２０ｂ(1)と平行に配置され、第１の導電
体層によって形成される。第１の接続用配線４７は一端
が第１のトランスミッションゲートの他端、つまり、Ｐ
チャネルＭＯＳトランジスタ２２Ｐ１とＮチャネルＭＯ
Ｓトランジスタ２２Ｎ１の共通接続された他方の主電極
（ソース／ドレイン領域）に接続され、他端が第２のト
ランスミッションゲートの他端、つまり、ＰチャネルＭ
ＯＳトランジスタ２２Ｐ２とＮチャネルＭＯＳトランジ
スタ２２Ｎ２の共通接続された他方の主電極（ソース／
ドレイン領域）に接続される。
８に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂにおける一端側最外側のクロック信号供給
線２０ａ(1)及び２０ｂ(1)の外側にクロック信号供給線
２０ａ(1)及び２０ｂ(1)と平行に配置され、第１の導電
体層によって形成される。第１の接続用配線４７は一端
が第１のトランスミッションゲートの他端、つまり、Ｐ
チャネルＭＯＳトランジスタ２２Ｐ１とＮチャネルＭＯ
Ｓトランジスタ２２Ｎ１の共通接続された他方の主電極
（ソース／ドレイン領域）に接続され、他端が第２のト
ランスミッションゲートの他端、つまり、ＰチャネルＭ
ＯＳトランジスタ２２Ｐ２とＮチャネルＭＯＳトランジ
スタ２２Ｎ２の共通接続された他方の主電極（ソース／
ドレイン領域）に接続される。
【００９９】第５のトランスミッションゲートは、第１
のクロックドライバ１５ａが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
１のクロックドライバ１５ａにおける他端側最外側のク
ロック信号供給線２０ａ(m)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第５のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２２
Ｐ３とＮチャネルＭＯＳトランジスタ２２Ｎ３とを有す
る。ＰチャネルＭＯＳトランジスタ２２Ｐ３とＮチャネ
ルＭＯＳトランジスタ２２Ｎ３の一方の主電極（ソース
／ドレイン領域）は、図１７図示Ｃ部の拡大図である図
１８に示すように、共通接続されて第１のクロックドラ
イバ１５ａの第１の共通線１８ａの他端部に接続され
る。ＰチャネルＭＯＳトランジスタ２２Ｐ３の制御電極
は、図１６及び図１８に示されるように、インバータ回
路２３及び制御信号入力線４１を介して制御信号入力端
子１２に接続され、制御信号であるテストモード信号を
受ける。同様に、ＮチャネルＭＯＳトランジスタ２２Ｎ
３の制御電極は制御信号入力線４１を介して制御信号入
力端子１２に接続され、制御信号であるテストモード信
号を受ける。
のクロックドライバ１５ａが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
１のクロックドライバ１５ａにおける他端側最外側のク
ロック信号供給線２０ａ(m)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第５のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２２
Ｐ３とＮチャネルＭＯＳトランジスタ２２Ｎ３とを有す
る。ＰチャネルＭＯＳトランジスタ２２Ｐ３とＮチャネ
ルＭＯＳトランジスタ２２Ｎ３の一方の主電極（ソース
／ドレイン領域）は、図１７図示Ｃ部の拡大図である図
１８に示すように、共通接続されて第１のクロックドラ
イバ１５ａの第１の共通線１８ａの他端部に接続され
る。ＰチャネルＭＯＳトランジスタ２２Ｐ３の制御電極
は、図１６及び図１８に示されるように、インバータ回
路２３及び制御信号入力線４１を介して制御信号入力端
子１２に接続され、制御信号であるテストモード信号を
受ける。同様に、ＮチャネルＭＯＳトランジスタ２２Ｎ
３の制御電極は制御信号入力線４１を介して制御信号入
力端子１２に接続され、制御信号であるテストモード信
号を受ける。
【０１００】第６のトランスミッションゲートは、第２
のクロックドライバ１５ｂが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
２のクロックドライバ１５ｂにおける他端側最外側のク
ロック信号供給線２０ｂ(m)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第６のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２２
Ｐ４とＮチャネルＭＯＳトランジスタ２２Ｎ４とを有す
る。ＰチャネルＭＯＳトランジスタ２２Ｐ４とＮチャネ
ルＭＯＳトランジスタ２２Ｎ４の一方の主電極（ソース
／ドレイン領域）は、図１８に示すように、共通接続さ
れて第２のクロックドライバ１５ｂの第１の共通線１８
ｂの他端部に接続される。ＰチャネルＭＯＳトランジス
タ２２Ｐ４の制御電極は、図１６及び図１８に示される
ように、インバータ回路２３及び制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受ける。同様に、ＮチャネルＭＯ
Ｓトランジスタ２２Ｎ４の制御電極は制御信号入力線４
１を介して制御信号入力端子１２に接続され、制御信号
であるテストモード信号を受ける。
のクロックドライバ１５ｂが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
２のクロックドライバ１５ｂにおける他端側最外側のク
ロック信号供給線２０ｂ(m)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第６のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２２
Ｐ４とＮチャネルＭＯＳトランジスタ２２Ｎ４とを有す
る。ＰチャネルＭＯＳトランジスタ２２Ｐ４とＮチャネ
ルＭＯＳトランジスタ２２Ｎ４の一方の主電極（ソース
／ドレイン領域）は、図１８に示すように、共通接続さ
れて第２のクロックドライバ１５ｂの第１の共通線１８
ｂの他端部に接続される。ＰチャネルＭＯＳトランジス
タ２２Ｐ４の制御電極は、図１６及び図１８に示される
ように、インバータ回路２３及び制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受ける。同様に、ＮチャネルＭＯ
Ｓトランジスタ２２Ｎ４の制御電極は制御信号入力線４
１を介して制御信号入力端子１２に接続され、制御信号
であるテストモード信号を受ける。
【０１０１】第３の接続用配線４８は、図１７及び図１
８に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂにおける他端側最外側のクロック信号供給
線２０ａ(m)及び２０ｂ(m)の外側にクロック信号供給線
２０ａ(m)及び２０ｂ(m)と平行に配置され、第１の導電
体層によって形成される。第３の接続用配線４８は一端
が第５のトランスミッションゲートの他端、つまり、Ｐ
チャネルＭＯＳトランジスタ２２Ｐ３とＮチャネルＭＯ
Ｓトランジスタ２２Ｎ３の共通接続された他方の主電極
（ソース／ドレイン領域）に接続され、他端が第２のト
ランスミッションゲートの他端、つまり、ＰチャネルＭ
ＯＳトランジスタ２２Ｐ４とＮチャネルＭＯＳトランジ
スタ２２Ｎ４の共通接続された他方の主電極（ソース／
ドレイン領域）に接続される。
８に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂにおける他端側最外側のクロック信号供給
線２０ａ(m)及び２０ｂ(m)の外側にクロック信号供給線
２０ａ(m)及び２０ｂ(m)と平行に配置され、第１の導電
体層によって形成される。第３の接続用配線４８は一端
が第５のトランスミッションゲートの他端、つまり、Ｐ
チャネルＭＯＳトランジスタ２２Ｐ３とＮチャネルＭＯ
Ｓトランジスタ２２Ｎ３の共通接続された他方の主電極
（ソース／ドレイン領域）に接続され、他端が第２のト
ランスミッションゲートの他端、つまり、ＰチャネルＭ
ＯＳトランジスタ２２Ｐ４とＮチャネルＭＯＳトランジ
スタ２２Ｎ４の共通接続された他方の主電極（ソース／
ドレイン領域）に接続される。
【０１０２】第１の固定電位供給手段５１は、電源電位
ノート゛（具体的には電源線２７）と第１の接続用配線４
７との間に接続され、制御電極が制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受けるＰチャネルＭＯＳトランジ
スタによって構成される。第１の固定電位供給手段５１
は制御信号が通常動作を示すとき、導通状態となって、
電源電位（固定電位）を第１の接続用配線４７に供給
し、第１の接続用配線４７を電源電位に固定し、マクロ
セル等に影響を与えないようにするためのものである。
なお、制御信号がテストモードを示すときは、非導通状
態になっている。
ノート゛（具体的には電源線２７）と第１の接続用配線４
７との間に接続され、制御電極が制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受けるＰチャネルＭＯＳトランジ
スタによって構成される。第１の固定電位供給手段５１
は制御信号が通常動作を示すとき、導通状態となって、
電源電位（固定電位）を第１の接続用配線４７に供給
し、第１の接続用配線４７を電源電位に固定し、マクロ
セル等に影響を与えないようにするためのものである。
なお、制御信号がテストモードを示すときは、非導通状
態になっている。
【０１０３】第３の固定電位供給手段５２は、電源電位
ノート゛（具体的には電源線２７）と第３の接続用配線４
８との間に接続され、制御電極が制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受けるＰチャネルＭＯＳトランジ
スタによって構成される。第３の固定電位供給手段５２
は制御信号が通常動作を示すとき、導通状態となって、
電源電位（固定電位）を第３の接続用配線４８に供給
し、第３の接続用配線４８を電源電位に固定し、マクロ
セル等に影響を与えないようにするためのものである。
なお、制御信号がテストモードを示すときは、非導通状
態になっている。
ノート゛（具体的には電源線２７）と第３の接続用配線４
８との間に接続され、制御電極が制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受けるＰチャネルＭＯＳトランジ
スタによって構成される。第３の固定電位供給手段５２
は制御信号が通常動作を示すとき、導通状態となって、
電源電位（固定電位）を第３の接続用配線４８に供給
し、第３の接続用配線４８を電源電位に固定し、マクロ
セル等に影響を与えないようにするためのものである。
なお、制御信号がテストモードを示すときは、非導通状
態になっている。
【０１０４】第２の接続手段２４は、図１６に示すよう
に、第３のトランスミッションゲート（２４Ｐ１、２４
Ｎ１）、第４のトランスミッションゲート（２４Ｐ２、
２４Ｎ２）、第２の接続用配線４９、第７のトランスミ
ッションゲー（２４Ｐ３、２４Ｎ３）と、第８のトラン
スミッションゲート（２４Ｐ４、２４Ｎ４）、第４の接
続用配線５０、第２の固定電位供給手段５３、及び第４
の固定電位供給手段５４を有している。
に、第３のトランスミッションゲート（２４Ｐ１、２４
Ｎ１）、第４のトランスミッションゲート（２４Ｐ２、
２４Ｎ２）、第２の接続用配線４９、第７のトランスミ
ッションゲー（２４Ｐ３、２４Ｎ３）と、第８のトラン
スミッションゲート（２４Ｐ４、２４Ｎ４）、第４の接
続用配線５０、第２の固定電位供給手段５３、及び第４
の固定電位供給手段５４を有している。
【０１０５】第３のトランスミッションゲートは、第１
のクロックドライバ１５ａが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
１のクロックドライバ１５ａにおける一端側最外側のク
ロック信号供給線２０ａ(1)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第３のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２４
Ｐ１とＮチャネルＭＯＳトランジスタ２４Ｎ１とを有す
る。ＰチャネルＭＯＳトランジスタ２４Ｐ１とＮチャネ
ルＭＯＳトランジスタ２４Ｎ１の一方の主電極（ソース
／ドレイン領域）は、図１７図示Ｃ部の拡大図である図
１８に示すように、共通接続されて第１のクロックドラ
イバ１５ａの第１の共通線１８ａの一端部に接続され
る。ＰチャネルＭＯＳトランジスタ２４Ｐ１の制御電極
は、図１６及び図１８に示されるように、インバータ回
路２３及び制御信号入力線４１を介して制御信号入力端
子１２に接続され、制御信号であるテストモード信号を
受ける。同様に、ＮチャネルＭＯＳトランジスタ２４Ｎ
１の制御電極は制御信号入力線４１を介して制御信号入
力端子１２に接続され、制御信号であるテストモード信
号を受ける。
のクロックドライバ１５ａが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
１のクロックドライバ１５ａにおける一端側最外側のク
ロック信号供給線２０ａ(1)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第３のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２４
Ｐ１とＮチャネルＭＯＳトランジスタ２４Ｎ１とを有す
る。ＰチャネルＭＯＳトランジスタ２４Ｐ１とＮチャネ
ルＭＯＳトランジスタ２４Ｎ１の一方の主電極（ソース
／ドレイン領域）は、図１７図示Ｃ部の拡大図である図
１８に示すように、共通接続されて第１のクロックドラ
イバ１５ａの第１の共通線１８ａの一端部に接続され
る。ＰチャネルＭＯＳトランジスタ２４Ｐ１の制御電極
は、図１６及び図１８に示されるように、インバータ回
路２３及び制御信号入力線４１を介して制御信号入力端
子１２に接続され、制御信号であるテストモード信号を
受ける。同様に、ＮチャネルＭＯＳトランジスタ２４Ｎ
１の制御電極は制御信号入力線４１を介して制御信号入
力端子１２に接続され、制御信号であるテストモード信
号を受ける。
【０１０６】第４のトランスミッションゲートは、第２
のクロックドライバ１５ｂが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
２のクロックドライバ１５ｂにおける一端側最外側のク
ロック信号供給線２０ｂ(1)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第４のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２４
Ｐ２とＮチャネルＭＯＳトランジスタ２４Ｎ２とを有す
る。ＰチャネルＭＯＳトランジスタ２４Ｐ２とＮチャネ
ルＭＯＳトランジスタ２４Ｎ２の一方の主電極（ソース
／ドレイン領域）は、図１８に示すように、共通接続さ
れて第２のクロックドライバ１５ｂの第１の共通線１８
ｂの一端部に接続される。ＰチャネルＭＯＳトランジス
タ２４Ｐ２の制御電極は、図１６及び図１８に示される
ように、インバータ回路２３及び制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受ける。同様に、ＮチャネルＭＯ
Ｓトランジスタ２４Ｎ２の制御電極は制御信号入力線４
１を介して制御信号入力端子１２に接続され、制御信号
であるテストモード信号を受ける。
のクロックドライバ１５ｂが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
２のクロックドライバ１５ｂにおける一端側最外側のク
ロック信号供給線２０ｂ(1)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第４のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２４
Ｐ２とＮチャネルＭＯＳトランジスタ２４Ｎ２とを有す
る。ＰチャネルＭＯＳトランジスタ２４Ｐ２とＮチャネ
ルＭＯＳトランジスタ２４Ｎ２の一方の主電極（ソース
／ドレイン領域）は、図１８に示すように、共通接続さ
れて第２のクロックドライバ１５ｂの第１の共通線１８
ｂの一端部に接続される。ＰチャネルＭＯＳトランジス
タ２４Ｐ２の制御電極は、図１６及び図１８に示される
ように、インバータ回路２３及び制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受ける。同様に、ＮチャネルＭＯ
Ｓトランジスタ２４Ｎ２の制御電極は制御信号入力線４
１を介して制御信号入力端子１２に接続され、制御信号
であるテストモード信号を受ける。
【０１０７】第２の接続用配線４９は、図１７及び図１
８に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂにおける一端側最外側のクロック信号供給
線２０ａ(1)及び２０ｂ(1)の外側にクロック信号供給線
２０ａ(1)及び２０ｂ(1)と平行に配置され、第１の導電
体層によって形成される。第２の接続用配線４９は一端
が第３のトランスミッションゲートの他端、つまり、Ｐ
チャネルＭＯＳトランジスタ２４Ｐ１とＮチャネルＭＯ
Ｓトランジスタ２４Ｎ１の共通接続された他方の主電極
（ソース／ドレイン領域）に接続され、他端が第４のト
ランスミッションゲートの他端、つまり、ＰチャネルＭ
ＯＳトランジスタ２４Ｐ２とＮチャネルＭＯＳトランジ
スタ２４Ｎ２の共通接続された他方の主電極（ソース／
ドレイン領域）に接続される。
８に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂにおける一端側最外側のクロック信号供給
線２０ａ(1)及び２０ｂ(1)の外側にクロック信号供給線
２０ａ(1)及び２０ｂ(1)と平行に配置され、第１の導電
体層によって形成される。第２の接続用配線４９は一端
が第３のトランスミッションゲートの他端、つまり、Ｐ
チャネルＭＯＳトランジスタ２４Ｐ１とＮチャネルＭＯ
Ｓトランジスタ２４Ｎ１の共通接続された他方の主電極
（ソース／ドレイン領域）に接続され、他端が第４のト
ランスミッションゲートの他端、つまり、ＰチャネルＭ
ＯＳトランジスタ２４Ｐ２とＮチャネルＭＯＳトランジ
スタ２４Ｎ２の共通接続された他方の主電極（ソース／
ドレイン領域）に接続される。
【０１０８】第７のトランスミッションゲートは、第１
のクロックドライバ１５ａが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
１のクロックドライバ１５ａにおける他端側最外側のク
ロック信号供給線２０ａ(m)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第７のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２４
Ｐ３とＮチャネルＭＯＳトランジスタ２４Ｎ３とを有す
る。ＰチャネルＭＯＳトランジスタ２４Ｐ３とＮチャネ
ルＭＯＳトランジスタ２４Ｎ３の一方の主電極（ソース
／ドレイン領域）は、図１７図示Ｃ部の拡大図である図
１８に示すように、共通接続されて第１のクロックドラ
イバ１５ａの第１の共通線１８ａの他端部に接続され
る。ＰチャネルＭＯＳトランジスタ２４Ｐ３の制御電極
は、図１６及び図１８に示されるように、インバータ回
路２３及び制御信号入力線４１を介して制御信号入力端
子１２に接続され、制御信号であるテストモード信号を
受ける。同様に、ＮチャネルＭＯＳトランジスタ２４Ｎ
３の制御電極は制御信号入力線４１を介して制御信号入
力端子１２に接続され、制御信号であるテストモード信
号を受ける。
のクロックドライバ１５ａが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
１のクロックドライバ１５ａにおける他端側最外側のク
ロック信号供給線２０ａ(m)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第７のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２４
Ｐ３とＮチャネルＭＯＳトランジスタ２４Ｎ３とを有す
る。ＰチャネルＭＯＳトランジスタ２４Ｐ３とＮチャネ
ルＭＯＳトランジスタ２４Ｎ３の一方の主電極（ソース
／ドレイン領域）は、図１７図示Ｃ部の拡大図である図
１８に示すように、共通接続されて第１のクロックドラ
イバ１５ａの第１の共通線１８ａの他端部に接続され
る。ＰチャネルＭＯＳトランジスタ２４Ｐ３の制御電極
は、図１６及び図１８に示されるように、インバータ回
路２３及び制御信号入力線４１を介して制御信号入力端
子１２に接続され、制御信号であるテストモード信号を
受ける。同様に、ＮチャネルＭＯＳトランジスタ２４Ｎ
３の制御電極は制御信号入力線４１を介して制御信号入
力端子１２に接続され、制御信号であるテストモード信
号を受ける。
【０１０９】第８のトランスミッションゲートは、第２
のクロックドライバ１５ｂが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
２のクロックドライバ１５ｂにおける他端側最外側のク
ロック信号供給線２０ｂ(m)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第８のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２４
Ｐ４とＮチャネルＭＯＳトランジスタ２４Ｎ４とを有す
る。ＰチャネルＭＯＳトランジスタ２４Ｐ４とＮチャネ
ルＭＯＳトランジスタ２４Ｎ４の一方の主電極（ソース
／ドレイン領域）は、図１８に示すように、共通接続さ
れて第２のクロックドライバ１５ｂの第１の共通線１８
ｂの他端部に接続される。ＰチャネルＭＯＳトランジス
タ２４Ｐ４の制御電極は、図１６及び図１８に示される
ように、インバータ回路２３及び制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受ける。同様に、ＮチャネルＭＯ
Ｓトランジスタ２４Ｎ４の制御電極は制御信号入力線４
１を介して制御信号入力端子１２に接続され、制御信号
であるテストモード信号を受ける。
のクロックドライバ１５ｂが配置される機能ブロック配
置領域における第２の方向に沿った略中央部に位置する
電源線対の電源線２５と接地線２６との間に位置し、第
２のクロックドライバ１５ｂにおける他端側最外側のク
ロック信号供給線２０ｂ(m)の外側に配置されるマクロ
セル配置領域９又は配線領域１０に形成される（図１７
図示Ｃ部参照）。また、第８のトランスミッションゲー
トは並列接続されたＰチャネルＭＯＳトランジスタ２４
Ｐ４とＮチャネルＭＯＳトランジスタ２４Ｎ４とを有す
る。ＰチャネルＭＯＳトランジスタ２４Ｐ４とＮチャネ
ルＭＯＳトランジスタ２４Ｎ４の一方の主電極（ソース
／ドレイン領域）は、図１８に示すように、共通接続さ
れて第２のクロックドライバ１５ｂの第１の共通線１８
ｂの他端部に接続される。ＰチャネルＭＯＳトランジス
タ２４Ｐ４の制御電極は、図１６及び図１８に示される
ように、インバータ回路２３及び制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受ける。同様に、ＮチャネルＭＯ
Ｓトランジスタ２４Ｎ４の制御電極は制御信号入力線４
１を介して制御信号入力端子１２に接続され、制御信号
であるテストモード信号を受ける。
【０１１０】第４の接続用配線５０は、図１７及び図１
８に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂにおける他端側最外側のクロック信号供給
線２０ａ(m)及び２０ｂ(m)の外側にクロック信号供給線
２０ａ(m)及び２０ｂ(m)と平行に配置され、第１の導電
体層によって形成される。第４の接続用配線５０は一端
が第７のトランスミッションゲートの他端、つまり、Ｐ
チャネルＭＯＳトランジスタ２４Ｐ３とＮチャネルＭＯ
Ｓトランジスタ２４Ｎ３の共通接続された他方の主電極
（ソース／ドレイン領域）に接続され、他端が第２のト
ランスミッションゲートの他端、つまり、ＰチャネルＭ
ＯＳトランジスタ２４Ｐ４とＮチャネルＭＯＳトランジ
スタ２４Ｎ４の共通接続された他方の主電極（ソース／
ドレイン領域）に接続される。
８に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂにおける他端側最外側のクロック信号供給
線２０ａ(m)及び２０ｂ(m)の外側にクロック信号供給線
２０ａ(m)及び２０ｂ(m)と平行に配置され、第１の導電
体層によって形成される。第４の接続用配線５０は一端
が第７のトランスミッションゲートの他端、つまり、Ｐ
チャネルＭＯＳトランジスタ２４Ｐ３とＮチャネルＭＯ
Ｓトランジスタ２４Ｎ３の共通接続された他方の主電極
（ソース／ドレイン領域）に接続され、他端が第２のト
ランスミッションゲートの他端、つまり、ＰチャネルＭ
ＯＳトランジスタ２４Ｐ４とＮチャネルＭＯＳトランジ
スタ２４Ｎ４の共通接続された他方の主電極（ソース／
ドレイン領域）に接続される。
【０１１１】第２の固定電位供給手段５３は、電源電位
ノート゛（具体的には電源線２７）と第２の接続用配線４
９との間に接続され、制御電極が制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受けるＰチャネルＭＯＳトランジ
スタによって構成される。第２の固定電位供給手段５３
は制御信号が通常動作を示すとき、導通状態となって、
電源電位（固定電位）を第２の接続用配線４９に供給
し、第２の接続用配線４９を電源電位に固定し、マクロ
セル等に影響を与えないようにするためのものである。
なお、制御信号がテストモードを示すときは、非導通状
態になっている。
ノート゛（具体的には電源線２７）と第２の接続用配線４
９との間に接続され、制御電極が制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受けるＰチャネルＭＯＳトランジ
スタによって構成される。第２の固定電位供給手段５３
は制御信号が通常動作を示すとき、導通状態となって、
電源電位（固定電位）を第２の接続用配線４９に供給
し、第２の接続用配線４９を電源電位に固定し、マクロ
セル等に影響を与えないようにするためのものである。
なお、制御信号がテストモードを示すときは、非導通状
態になっている。
【０１１２】第４の固定電位供給手段５４は、電源電位
ノート゛（具体的には電源線２７）と第４の接続用配線５
０との間に接続され、制御電極が制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受けるＰチャネルＭＯＳトランジ
スタによって構成される。第４の固定電位供給手段５４
は制御信号が通常動作を示すとき、導通状態となって、
電源電位（固定電位）を第４の接続用配線５０に供給
し、第４の接続用配線５０を電源電位に固定し、マクロ
セル等に影響を与えないようにするためのものである。
なお、制御信号がテストモードを示すときは、非導通状
態になっている。
ノート゛（具体的には電源線２７）と第４の接続用配線５
０との間に接続され、制御電極が制御信号入力線４１を
介して制御信号入力端子１２に接続され、制御信号であ
るテストモード信号を受けるＰチャネルＭＯＳトランジ
スタによって構成される。第４の固定電位供給手段５４
は制御信号が通常動作を示すとき、導通状態となって、
電源電位（固定電位）を第４の接続用配線５０に供給
し、第４の接続用配線５０を電源電位に固定し、マクロ
セル等に影響を与えないようにするためのものである。
なお、制御信号がテストモードを示すときは、非導通状
態になっている。
【０１１３】このように構成されたクロックドライバ回
路においても、上記実施の形態１及び２と同様に、通常
動作時は、第１の接続手段２２が第１及び第２のクロッ
クドライバ１５ａ、１５ｂの第１の共通線１８ａと１８
ｂとを非接続状態にし、テスト動作時に接続状態とし、
第２の接続手段２４が第１及び第２のクロックドライバ
１５ａ、１５ｂの第２の共通線２１ａと２１ｂとを非接
続状態にし、テスト動作時に接続状態とするので、上記
した実施の形態１と同様の効果（イ）〜（ハ）を奏す
る。さらに、（ニ）第１及び第２の接続手段２２及び２
４ともに、第１の共通線１８ａ及び１８ｂ、第２の共通
線２１ａ及び２１ｂの端部に、トランスミッションゲー
トを配置する構成にしたので、通常動作時に第１及び第
２の接続手段２２及び２４を設けたことによる、第１の
共通線１８ａ及び１８ｂ、第２の共通線２１ａ及び２１
ｂの寄生容量の増大を極力抑えることができるという効
果を奏するものである。
路においても、上記実施の形態１及び２と同様に、通常
動作時は、第１の接続手段２２が第１及び第２のクロッ
クドライバ１５ａ、１５ｂの第１の共通線１８ａと１８
ｂとを非接続状態にし、テスト動作時に接続状態とし、
第２の接続手段２４が第１及び第２のクロックドライバ
１５ａ、１５ｂの第２の共通線２１ａと２１ｂとを非接
続状態にし、テスト動作時に接続状態とするので、上記
した実施の形態１と同様の効果（イ）〜（ハ）を奏す
る。さらに、（ニ）第１及び第２の接続手段２２及び２
４ともに、第１の共通線１８ａ及び１８ｂ、第２の共通
線２１ａ及び２１ｂの端部に、トランスミッションゲー
トを配置する構成にしたので、通常動作時に第１及び第
２の接続手段２２及び２４を設けたことによる、第１の
共通線１８ａ及び１８ｂ、第２の共通線２１ａ及び２１
ｂの寄生容量の増大を極力抑えることができるという効
果を奏するものである。
【０１１４】なお、この実施の形態３では、第１及び第
２の接続手段２２及び２４ともに、図１６及び図１７に
示すように、第１及び第２のクロックドライバ１５ａ及
び１５ｂにおける両端側最外側のクロック信号供給線の
外側にそれぞれ設けたものを示したが、どちらか一方側
だけ設けたものでも良い。また、第１ないし第４の固定
電位供給手段５１〜５４は電源電位を供給する構成徒し
たが、接地電位を与える構成でも良い。
２の接続手段２２及び２４ともに、図１６及び図１７に
示すように、第１及び第２のクロックドライバ１５ａ及
び１５ｂにおける両端側最外側のクロック信号供給線の
外側にそれぞれ設けたものを示したが、どちらか一方側
だけ設けたものでも良い。また、第１ないし第４の固定
電位供給手段５１〜５４は電源電位を供給する構成徒し
たが、接地電位を与える構成でも良い。
【０１１５】実施の形態４．図１９ないし図２１はこの
発明の実施の形態４を示すものであり、上記した実施の
形態２に対して第３の接続手段５５をさらに設けたもの
であり、その他は同様である。従って、第３の接続手段
５５について主として説明する。なお、図１９ないし図
２１において、実施の形態１及び２を示した図に付した
符号と同一符号は同一又は相当部分を示している。
発明の実施の形態４を示すものであり、上記した実施の
形態２に対して第３の接続手段５５をさらに設けたもの
であり、その他は同様である。従って、第３の接続手段
５５について主として説明する。なお、図１９ないし図
２１において、実施の形態１及び２を示した図に付した
符号と同一符号は同一又は相当部分を示している。
【０１１６】第３の接続手段５５は、第１のクロックド
ライバ１５ａの複数のクロック信号供給線２０ａ(1)〜
２０ａ(m)と第２のクロックドライバ１５ｂの複数のク
ロック信号供給線２０ｂ(1)〜２０ｂ(m)との間に設けら
れ、制御信号の第１の状態を受けて第１のクロックドラ
イバ１５ａの複数のクロック信号供給線２０ａ(1)〜２
０ａ(m)と第２のクロックドライバ１５ｂの複数のクロ
ック信号供給線２０ｂ(1)〜２０ｂ(m)とをそれぞれを電
気的に非接続状態にし、制御信号の第２の状態を受けて
第１のクロックドライバ１５ａと第２のクロックドライ
バ１５ｂの対応のクロック信号供給線２０ａ(1)〜２０
ａ(m)、２０ｂ(1)〜２０ｂ(m)の全てを電気的に接続状
態にするものである。
ライバ１５ａの複数のクロック信号供給線２０ａ(1)〜
２０ａ(m)と第２のクロックドライバ１５ｂの複数のク
ロック信号供給線２０ｂ(1)〜２０ｂ(m)との間に設けら
れ、制御信号の第１の状態を受けて第１のクロックドラ
イバ１５ａの複数のクロック信号供給線２０ａ(1)〜２
０ａ(m)と第２のクロックドライバ１５ｂの複数のクロ
ック信号供給線２０ｂ(1)〜２０ｂ(m)とをそれぞれを電
気的に非接続状態にし、制御信号の第２の状態を受けて
第１のクロックドライバ１５ａと第２のクロックドライ
バ１５ｂの対応のクロック信号供給線２０ａ(1)〜２０
ａ(m)、２０ｂ(1)〜２０ｂ(m)の全てを電気的に接続状
態にするものである。
【０１１７】具体的には、第３の接続手段５５は、図１
９に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂのクロック信号供給線２０ａ(1)〜２０ａ
(m)及び２０ｂ(1)〜２０ｂ(m)毎に対応して設けられる
複数のトランスミッションゲートを有している。各トラ
ンスミッションゲートはＰチャネルＭＯＳトランジスタ
５５ＰとＮチャネルＭＯＳトランジスタ５５Ｐとが並列
接続されたものであり、一端（ＰチャネルＭＯＳトラン
ジスタ５５ＰとＮチャネルＭＯＳトランジスタ５５Ｐの
共通接続された一方のソース／ドレイン領域）が第１の
クロックドライバ１５ａの対応するクロック信号供給線
２０ａの端部に接続されるとともに、他端（Ｐチャネル
ＭＯＳトランジスタ５５ＰとＮチャネルＭＯＳトランジ
スタ５５Ｐの共通接続された他方のソース／ドレイン領
域）が第２のクロックドライバ１５ｂの対応するクロッ
ク信号供給線２０ｂの端部に接続され、制御電極に制御
信号を受ける。
９に示すように、第１及び第２のクロックドライバ１５
ａ及び１５ｂのクロック信号供給線２０ａ(1)〜２０ａ
(m)及び２０ｂ(1)〜２０ｂ(m)毎に対応して設けられる
複数のトランスミッションゲートを有している。各トラ
ンスミッションゲートはＰチャネルＭＯＳトランジスタ
５５ＰとＮチャネルＭＯＳトランジスタ５５Ｐとが並列
接続されたものであり、一端（ＰチャネルＭＯＳトラン
ジスタ５５ＰとＮチャネルＭＯＳトランジスタ５５Ｐの
共通接続された一方のソース／ドレイン領域）が第１の
クロックドライバ１５ａの対応するクロック信号供給線
２０ａの端部に接続されるとともに、他端（Ｐチャネル
ＭＯＳトランジスタ５５ＰとＮチャネルＭＯＳトランジ
スタ５５Ｐの共通接続された他方のソース／ドレイン領
域）が第２のクロックドライバ１５ｂの対応するクロッ
ク信号供給線２０ｂの端部に接続され、制御電極に制御
信号を受ける。
【０１１８】第３の接続手段５５の各トランスミッショ
ンゲートは、第２の方向に沿った略中央部に位置する電
源線対の電源線２５と接地線２６との間に位置し、対応
のクロック信号供給線２０ａ、２０ｂに近接したマクロ
セル配置領域９に形成される。第３の接続手段５５の各
トランスミッションゲートは、詳細には、図２１（図２
０図示Ｄ部拡大図）に示すように、第２の方向に沿った
略中央部に位置する電源線２５と接地線２６とからなる
電源線対と交差する部分における対応のクロック信号供
給線２０ａ、２０ｂに近接したマクロセル配置領域９に
形成される。
ンゲートは、第２の方向に沿った略中央部に位置する電
源線対の電源線２５と接地線２６との間に位置し、対応
のクロック信号供給線２０ａ、２０ｂに近接したマクロ
セル配置領域９に形成される。第３の接続手段５５の各
トランスミッションゲートは、詳細には、図２１（図２
０図示Ｄ部拡大図）に示すように、第２の方向に沿った
略中央部に位置する電源線２５と接地線２６とからなる
電源線対と交差する部分における対応のクロック信号供
給線２０ａ、２０ｂに近接したマクロセル配置領域９に
形成される。
【０１１９】すなわち、第３の接続手段５５の各トラン
スミッションゲートは、電源線２５と接地線２６との間
に配置される１つの基本セル、つまり、Ｐ型ＭＯＳトラ
ンジスタ５５ＰとこのＰ型ＭＯＳトランジスタ５５Ｐと
第１の方向に沿って配置されたＮ型ＭＯＳトランジスタ
５５Ｎとによって構成される。Ｐ型ＭＯＳトランジスタ
５５ＰとＮ型ＭＯＳトランジスタ５５Ｎの一方の主電極
（ソース／ドレイン領域）は共通接続されて第１のクロ
ックドライバ１５ａの対応するクロック信号供給線２０
ａの端部に接続される。Ｐ型ＭＯＳトランジスタ２２Ｐ
とＮ型ＭＯＳトランジスタ２２Ｎの他方の主電極（ソー
ス／ドレイン領域）は共通接続されて第２のクロックド
ライバ１５ｂの対応するクロック信号供給線２０ｂの端
部に接続される。Ｐ型ＭＯＳトランジスタ５５Ｐの制御
電極（ゲート電極）は、電源線対に平行に配置された第
２の導電体層にて形成された配線４２Ａを介してインバ
ータ回路２３の出力ノードに接続される。Ｎ型ＭＯＳト
ランジスタ２２Ｎの制御電極（ゲート電極）は電源線対
に平行に配置された第２の導電体層にて形成された制御
信号入力線４１の一部を構成する配線４１Ａを介して制
御信号入力端子１２に接続される。
スミッションゲートは、電源線２５と接地線２６との間
に配置される１つの基本セル、つまり、Ｐ型ＭＯＳトラ
ンジスタ５５ＰとこのＰ型ＭＯＳトランジスタ５５Ｐと
第１の方向に沿って配置されたＮ型ＭＯＳトランジスタ
５５Ｎとによって構成される。Ｐ型ＭＯＳトランジスタ
５５ＰとＮ型ＭＯＳトランジスタ５５Ｎの一方の主電極
（ソース／ドレイン領域）は共通接続されて第１のクロ
ックドライバ１５ａの対応するクロック信号供給線２０
ａの端部に接続される。Ｐ型ＭＯＳトランジスタ２２Ｐ
とＮ型ＭＯＳトランジスタ２２Ｎの他方の主電極（ソー
ス／ドレイン領域）は共通接続されて第２のクロックド
ライバ１５ｂの対応するクロック信号供給線２０ｂの端
部に接続される。Ｐ型ＭＯＳトランジスタ５５Ｐの制御
電極（ゲート電極）は、電源線対に平行に配置された第
２の導電体層にて形成された配線４２Ａを介してインバ
ータ回路２３の出力ノードに接続される。Ｎ型ＭＯＳト
ランジスタ２２Ｎの制御電極（ゲート電極）は電源線対
に平行に配置された第２の導電体層にて形成された制御
信号入力線４１の一部を構成する配線４１Ａを介して制
御信号入力端子１２に接続される。
【０１２０】次に、このように構成された半導体集積回
路装置におけるクロックドライバ回路の動作について説
明する。まず、通常動作時の動作について説明する。こ
の時、制御信号入力端子１２には、通常動作を示す制御
信号、この実施の形態４では第１の状態（Ｌレベルを示
す）を示す制御信号が入力されるため、第１及び第２の
接続手段２２及び２４並びに第３の接続手段５５は非接
続状態とされる。その結果、第１の共通線１８ａと第１
の共通線１８ｂとは電気的に非接続状態にされるととも
に、第２の共通線２１ａと第２の共通線２１ｂとも電気
的に非接続状態にされ、各対応のクロック信号供給線２
０ａ(1)〜２０ａ(m)とクロック信号供給線２０ｂ(1)〜
２０ｂ(m)も電気的に非接続状態とされる。また、第１
の状態を示す制御信号を受けるプリドライバ１７ｂは活
性状態にされる。従って、第１及び第２のクロックドラ
イバ１５ａ及び１５ｂは、入力されるクロック信号が異
なるだけで実質的に同じ動作を行ない、実施の形態１と
同様の動作をする。
路装置におけるクロックドライバ回路の動作について説
明する。まず、通常動作時の動作について説明する。こ
の時、制御信号入力端子１２には、通常動作を示す制御
信号、この実施の形態４では第１の状態（Ｌレベルを示
す）を示す制御信号が入力されるため、第１及び第２の
接続手段２２及び２４並びに第３の接続手段５５は非接
続状態とされる。その結果、第１の共通線１８ａと第１
の共通線１８ｂとは電気的に非接続状態にされるととも
に、第２の共通線２１ａと第２の共通線２１ｂとも電気
的に非接続状態にされ、各対応のクロック信号供給線２
０ａ(1)〜２０ａ(m)とクロック信号供給線２０ｂ(1)〜
２０ｂ(m)も電気的に非接続状態とされる。また、第１
の状態を示す制御信号を受けるプリドライバ１７ｂは活
性状態にされる。従って、第１及び第２のクロックドラ
イバ１５ａ及び１５ｂは、入力されるクロック信号が異
なるだけで実質的に同じ動作を行ない、実施の形態１と
同様の動作をする。
【０１２１】一方、テスト動作、つまりスキャンテスト
時のクロックドライバ回路の動作は次のようになる。こ
の時、制御信号入力端子１２には、テスト動作を示す制
御信号、この実施の形態４では第２の状態（Ｈレベルを
示す）を示す制御信号が入力されるため、第１及び第２
の接続手段２２及び２４並びに第３の接続手段５５は接
続状態とされる。その結果、第１の共通線１８ａと第１
の共通線１８ｂとは電気的に接続状態にされるととも
に、第２の共通線２１ａと第２の共通線２１ｂとも電気
的に接続状態にされ、各対応のクロック信号供給線２０
ａ(1)〜２０ａ(m)とクロック信号供給線２０ｂ(1)〜２
０ｂ(m)も電気的に非接続状態とされる。また、第２の
状態を示す制御信号を受けるプリドライバ１７ｂは非活
性状態にされるため、第２のクロック入力端子１１ｂに
テスト用クロック信号が入力されても、プリドライバ１
７ｂの出力ノードは電気的に浮いた状態、つまり、ハイ
インピーダンス状態であるので、第１の共通線１８ｂに
は何等影響を及ぼさない。
時のクロックドライバ回路の動作は次のようになる。こ
の時、制御信号入力端子１２には、テスト動作を示す制
御信号、この実施の形態４では第２の状態（Ｈレベルを
示す）を示す制御信号が入力されるため、第１及び第２
の接続手段２２及び２４並びに第３の接続手段５５は接
続状態とされる。その結果、第１の共通線１８ａと第１
の共通線１８ｂとは電気的に接続状態にされるととも
に、第２の共通線２１ａと第２の共通線２１ｂとも電気
的に接続状態にされ、各対応のクロック信号供給線２０
ａ(1)〜２０ａ(m)とクロック信号供給線２０ｂ(1)〜２
０ｂ(m)も電気的に非接続状態とされる。また、第２の
状態を示す制御信号を受けるプリドライバ１７ｂは非活
性状態にされるため、第２のクロック入力端子１１ｂに
テスト用クロック信号が入力されても、プリドライバ１
７ｂの出力ノードは電気的に浮いた状態、つまり、ハイ
インピーダンス状態であるので、第１の共通線１８ｂに
は何等影響を及ぼさない。
【０１２２】第１のクロック入力端子１１ａに外部から
テスト用クロック信号が入力されると、クロック信号入
力線３８ａを介してプリドライバ１７ａに入力される。
プリドライバ１７ａは入力されたクロック信号に基づい
たクロック信号を出力する。このクロック信号が第１の
共通線１８ａに与えられ、複数のメインドライバ１９ａ
(1)〜１９ａ(ｎ)に入力される。同時に、第１の接続手
段２２を介して第１の共通線１８ｂにも与えられ、複数
のメインドライバ１９ｂ(1)〜１９ｂ(ｎ)に入力され
る。
テスト用クロック信号が入力されると、クロック信号入
力線３８ａを介してプリドライバ１７ａに入力される。
プリドライバ１７ａは入力されたクロック信号に基づい
たクロック信号を出力する。このクロック信号が第１の
共通線１８ａに与えられ、複数のメインドライバ１９ａ
(1)〜１９ａ(ｎ)に入力される。同時に、第１の接続手
段２２を介して第１の共通線１８ｂにも与えられ、複数
のメインドライバ１９ｂ(1)〜１９ｂ(ｎ)に入力され
る。
【０１２３】第１の共通線１８ａ及び１８ｂは、この実
施の形態４では、通常の配線より太いアルミニウム層で
形成されているため、その抵抗値が低くでき、しかも、
第１の接続手段２２をトランスミッションゲートによっ
て構成しているため、第１の接続手段２２における抵抗
値も低い。また、第１の共通線１８ａ及び１８ｂに対す
る負荷容量値も小さい。その結果、第１の共通線１８ａ
及び１８ｂによって入力ノードが短絡される複数のメイ
ンドライバ１９ａ(1)〜１９ａ(ｎ)及び１９ｂ(1)〜１９
ｂ(ｎ)の入力ノードそれぞれに現れるテスト用クロック
信号の変化（立ち下がり及び立ち上がり）は同じにな
る。
施の形態４では、通常の配線より太いアルミニウム層で
形成されているため、その抵抗値が低くでき、しかも、
第１の接続手段２２をトランスミッションゲートによっ
て構成しているため、第１の接続手段２２における抵抗
値も低い。また、第１の共通線１８ａ及び１８ｂに対す
る負荷容量値も小さい。その結果、第１の共通線１８ａ
及び１８ｂによって入力ノードが短絡される複数のメイ
ンドライバ１９ａ(1)〜１９ａ(ｎ)及び１９ｂ(1)〜１９
ｂ(ｎ)の入力ノードそれぞれに現れるテスト用クロック
信号の変化（立ち下がり及び立ち上がり）は同じにな
る。
【０１２４】複数のメインドライバ１９ａ(1)〜１９ａ
(ｎ)及び１９ｂ(1)〜１９ｂ(ｎ)の出力ノードに現れる
クロック信号の変化は同じである。しかも、第２の共通
線２１ａ、２１ｂそれぞれにはその全長に亙って所定間
隔を有し、分散させて複数のメインドライバ１９ａ(1)
〜１９ａ(ｎ)、１９ｂ(1)〜１９ｂ(ｎ)の出力ノードが
接続されるとともに、第２の接続手段２４によって第２
の共通線２１ａ及び２１ｂが電気的に接続されているた
め、第２の共通線２１ａ及び２１ｂに現れるテスト用ク
ロック信号の変化は第２の共通線２１ａ及び２１ｂの全
長に亙って同じになる。要するに、クロック入力端子１
１に入力されるテスト用クロック信号の変化は、第２の
共通線２１ａ及び２１ｂの全長に亙って同じに現れる。
言い換えれば、クロック入力端子１１に入力されるテス
ト用クロック信号の第２の共通線２１ａ及び２１ｂに到
達時間のずれ、すなわちクロックスキューは第２の共通
線２１ａ及び２１ｂの全長に亙ってほとんどない。
(ｎ)及び１９ｂ(1)〜１９ｂ(ｎ)の出力ノードに現れる
クロック信号の変化は同じである。しかも、第２の共通
線２１ａ、２１ｂそれぞれにはその全長に亙って所定間
隔を有し、分散させて複数のメインドライバ１９ａ(1)
〜１９ａ(ｎ)、１９ｂ(1)〜１９ｂ(ｎ)の出力ノードが
接続されるとともに、第２の接続手段２４によって第２
の共通線２１ａ及び２１ｂが電気的に接続されているた
め、第２の共通線２１ａ及び２１ｂに現れるテスト用ク
ロック信号の変化は第２の共通線２１ａ及び２１ｂの全
長に亙って同じになる。要するに、クロック入力端子１
１に入力されるテスト用クロック信号の変化は、第２の
共通線２１ａ及び２１ｂの全長に亙って同じに現れる。
言い換えれば、クロック入力端子１１に入力されるテス
ト用クロック信号の第２の共通線２１ａ及び２１ｂに到
達時間のずれ、すなわちクロックスキューは第２の共通
線２１ａ及び２１ｂの全長に亙ってほとんどない。
【０１２５】第２の共通線２１ａ及び２１ｂに伝達され
たクロック信号はクロック信号供給線２０ａ(1)〜２０
ａ(m)及び２０ｂ(1)〜２０ｂ(m)を介してクロック信号
を必要とする内部回路（第２のマクロセル１６）のクロ
ック入力ノードに与えられる。この時、クロック信号供
給線２０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜２０ｂ(m)そ
れぞれの第２の共通線２１ａ及び２１ｂとの接続点、つ
まり中央部におけるクロック信号の変化は同じであり、
しかも、第３の接続手段３３によって対応の各クロック
信号供給線２０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜２０
ｂ(m)が電気的に接続されているため、クロック信号供
給線２０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜２０ｂ(m)に
現れるテスト用クロック信号の変化は全長に亙ってほと
んど同じになる。従って、全ての第２のマクロセル１６
に対して、クロック入力端子１１に入力されるテスト用
クロック信号の到達時間のずれ、すなわちクロックスキ
ューはほとんどない。
たクロック信号はクロック信号供給線２０ａ(1)〜２０
ａ(m)及び２０ｂ(1)〜２０ｂ(m)を介してクロック信号
を必要とする内部回路（第２のマクロセル１６）のクロ
ック入力ノードに与えられる。この時、クロック信号供
給線２０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜２０ｂ(m)そ
れぞれの第２の共通線２１ａ及び２１ｂとの接続点、つ
まり中央部におけるクロック信号の変化は同じであり、
しかも、第３の接続手段３３によって対応の各クロック
信号供給線２０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜２０
ｂ(m)が電気的に接続されているため、クロック信号供
給線２０ａ(1)〜２０ａ(m)及び２０ｂ(1)〜２０ｂ(m)に
現れるテスト用クロック信号の変化は全長に亙ってほと
んど同じになる。従って、全ての第２のマクロセル１６
に対して、クロック入力端子１１に入力されるテスト用
クロック信号の到達時間のずれ、すなわちクロックスキ
ューはほとんどない。
【０１２６】従って、スキャンデータ入力端子１３から
スキャンデータ出力端子１４との間に縦続接続されたす
べての第２のマクロセル１６は、ほとんどクロックスキ
ューのないテスト用クロック信号を受けるため、スキャ
ンデータ入力端子１３に入力されるテストデータをテス
ト用クロック信号に同期して順次シフト動作し、スキャ
ンデータ出力端子１４に出力する。
スキャンデータ出力端子１４との間に縦続接続されたす
べての第２のマクロセル１６は、ほとんどクロックスキ
ューのないテスト用クロック信号を受けるため、スキャ
ンデータ入力端子１３に入力されるテストデータをテス
ト用クロック信号に同期して順次シフト動作し、スキャ
ンデータ出力端子１４に出力する。
【０１２７】この実施の形態４は以上に述べたことから
明らかな如く、上記した実施の形態１と同様の効果
（イ）〜（ハ）を奏する他、（ホ）テスト動作時、第１
及び第２のクロックドライバ１５ａ及び１５ｂにおける
対応の各クロック信号供給線２０ａ(1)〜２０ａ(m)及び
２０ｂ(1)〜２０ｂ(m)の全長に亙って、クロック入力端
子１１ａに入力されたテスト用クロック信号の変化がほ
とんど同じに変化し、全ての第２のマクロセル１６に対
してクロックスキューがほとんどないテスト用クロック
信号が与えられる。
明らかな如く、上記した実施の形態１と同様の効果
（イ）〜（ハ）を奏する他、（ホ）テスト動作時、第１
及び第２のクロックドライバ１５ａ及び１５ｂにおける
対応の各クロック信号供給線２０ａ(1)〜２０ａ(m)及び
２０ｂ(1)〜２０ｂ(m)の全長に亙って、クロック入力端
子１１ａに入力されたテスト用クロック信号の変化がほ
とんど同じに変化し、全ての第２のマクロセル１６に対
してクロックスキューがほとんどないテスト用クロック
信号が与えられる。
【０１２８】なお、上記実施の形態４では、半導体基板
１のセル領域２を第２の方向（図示横方向）に２分割さ
れ、各機能ブロック配置領域に対応して第１のクロック
ドライバ１５ａ、第２のクロックドライバ１５ｂを配置
したものを示したが、３分割、４分割され、それぞれの
機能ブロック配置領域にクロックドライバを配置したも
のにおいても、第１ないし第３の接続手段を同様に適用
できる。
１のセル領域２を第２の方向（図示横方向）に２分割さ
れ、各機能ブロック配置領域に対応して第１のクロック
ドライバ１５ａ、第２のクロックドライバ１５ｂを配置
したものを示したが、３分割、４分割され、それぞれの
機能ブロック配置領域にクロックドライバを配置したも
のにおいても、第１ないし第３の接続手段を同様に適用
できる。
【０１２９】また、第１のクロックドライバ１５ａが配
置される機能ブロック配置領域と第２のクロックドライ
バ１５ｂが配置される機能ブロック配置領域との間に、
全てのマクロセルがクロック信号を必要としない機能ブ
ロック、つまり、クロックドライバを必要としない機能
ブロックが配置される場合、第３の接続手段５５は次の
ように構成すれば良い。すなわち、第３の接続手段５５
は、上記実施の形態３に示した第１及び第２の接続手段
２２及び２４と同様に、２つのトランスミッションゲー
トと接続用配線と固定電位供給手段とにより構成される
接続部を、第１及び第２のクロックドライバ１５ａ及び
１５ｂのクロック信号供給線２０ａ(1)〜２０ａ(m)及び
２０ｂ(1)〜２０ｂ(m)それぞれに対応して設ければ良
い。この時、各接続部の一方のトランスミッションゲー
トを、第１のクロックドライバ１５ａの対応のクロック
信号供給線の端部に近接して配置し、他方のトランスミ
ッションゲートを、第２のクロックドライバ１５ｂの対
応のクロック信号供給線の端部に近接して配置し、接続
用配線を、第１のクロックドライバ１５ａが配置される
機能ブロック配置領域と第２のクロックドライバ１５ｂ
が配置される機能ブロック配置領域との間の機能ブロッ
ク上に配置すれば良い。
置される機能ブロック配置領域と第２のクロックドライ
バ１５ｂが配置される機能ブロック配置領域との間に、
全てのマクロセルがクロック信号を必要としない機能ブ
ロック、つまり、クロックドライバを必要としない機能
ブロックが配置される場合、第３の接続手段５５は次の
ように構成すれば良い。すなわち、第３の接続手段５５
は、上記実施の形態３に示した第１及び第２の接続手段
２２及び２４と同様に、２つのトランスミッションゲー
トと接続用配線と固定電位供給手段とにより構成される
接続部を、第１及び第２のクロックドライバ１５ａ及び
１５ｂのクロック信号供給線２０ａ(1)〜２０ａ(m)及び
２０ｂ(1)〜２０ｂ(m)それぞれに対応して設ければ良
い。この時、各接続部の一方のトランスミッションゲー
トを、第１のクロックドライバ１５ａの対応のクロック
信号供給線の端部に近接して配置し、他方のトランスミ
ッションゲートを、第２のクロックドライバ１５ｂの対
応のクロック信号供給線の端部に近接して配置し、接続
用配線を、第１のクロックドライバ１５ａが配置される
機能ブロック配置領域と第２のクロックドライバ１５ｂ
が配置される機能ブロック配置領域との間の機能ブロッ
ク上に配置すれば良い。
【０１３０】実施の形態５．図２２はこの発明の実施の
形態５を示すものであり、上記した実施の形態１に対し
て以下の点が相違するだけであり、その他は同様のもの
である。すなわち、実施の形態５においては、各機能ブ
ロックに対応して設けられるクロック入力端子１１ａ、
１１ｂとは別に、共通のテスト用クロック信号が入力さ
れるテストクロック入力端子５６を有している。
形態５を示すものであり、上記した実施の形態１に対し
て以下の点が相違するだけであり、その他は同様のもの
である。すなわち、実施の形態５においては、各機能ブ
ロックに対応して設けられるクロック入力端子１１ａ、
１１ｂとは別に、共通のテスト用クロック信号が入力さ
れるテストクロック入力端子５６を有している。
【０１３１】更に、第１のセレクタ５７ａが第１のクロ
ックドライバ１５ａに対応して設けられる。この第１の
セレクタ５７ａは、制御信号入力端子１２からの制御信
号の第１の状態を受けて第１のクロック入力端子１１ａ
に入力されるクロック信号をプリドライバ１７ａに出力
し、上記制御信号の第２の状態を受けてテストクロック
入力端子５６に入力されるテスト用クロック信号をプリ
ドライバ１７ａに出力する。第２のセレクタ５７ｂが第
２のクロックドライバ１５ｂに対応して設けられる。こ
の第２のセレクタ５７ｂは、制御信号入力端子１２から
の制御信号の第１の状態を受けて第２のクロック入力端
子１１ｂに入力されるクロック信号をプリドライバ１７
ｂに出力し、上記制御信号の第２の状態を受けてテスト
クロック入力端子５６に入力されるテスト用クロック信
号をプリドライバ１７ｂに出力する。また、第２のクロ
ックドライバ１５ｂのプリドライバ１７ｂは第１のクロ
ックドライバ１５ａのプリドライバ１７ａと同じもので
ある。すなわち、第２のクロックドライバ１５ｂのプリ
ドライバ１７ｂは、通常動作時及びテスト動作時ともに
活性状態である。
ックドライバ１５ａに対応して設けられる。この第１の
セレクタ５７ａは、制御信号入力端子１２からの制御信
号の第１の状態を受けて第１のクロック入力端子１１ａ
に入力されるクロック信号をプリドライバ１７ａに出力
し、上記制御信号の第２の状態を受けてテストクロック
入力端子５６に入力されるテスト用クロック信号をプリ
ドライバ１７ａに出力する。第２のセレクタ５７ｂが第
２のクロックドライバ１５ｂに対応して設けられる。こ
の第２のセレクタ５７ｂは、制御信号入力端子１２から
の制御信号の第１の状態を受けて第２のクロック入力端
子１１ｂに入力されるクロック信号をプリドライバ１７
ｂに出力し、上記制御信号の第２の状態を受けてテスト
クロック入力端子５６に入力されるテスト用クロック信
号をプリドライバ１７ｂに出力する。また、第２のクロ
ックドライバ１５ｂのプリドライバ１７ｂは第１のクロ
ックドライバ１５ａのプリドライバ１７ａと同じもので
ある。すなわち、第２のクロックドライバ１５ｂのプリ
ドライバ１７ｂは、通常動作時及びテスト動作時ともに
活性状態である。
【０１３２】また、第１のセレクタ５７ａはプリドライ
バ１７ａに近接配置され、第２のセレクタ５７ｂはプリ
ドライバ１７ｂに近接配置される。制御信号入力端子１
２から第１のセレクタ５７ａまでの信号線の配線長と制
御信号入力端子１２から第２のセレクタ５７ｂまでの信
号線の配線長とは同じ長さにしてあり、制御信号入力端
子１２に入力されたテスト用信号のプリドライバ１７ａ
及び１７ｂでの時間的ずれをなくしている。なお、第１
のセレクタ５７ａがプリドライバ１７ａに近接配置でき
ず、第２のセレクタ５７ｂがプリドライバ１７ｂに近接
配置できない場合は、制御信号入力端子１２からプリド
ライバ１７ａの入力ノードまでの信号線の配線長と制御
信号入力端子１２からプリドライバ１７ｂの入力ノード
までの信号線の配線長を同じ長さにすれば、制御信号入
力端子１２に入力されたテスト用信号のプリドライバ１
７ａ及び１７ｂでの時間的ずれをなくすことができる。
バ１７ａに近接配置され、第２のセレクタ５７ｂはプリ
ドライバ１７ｂに近接配置される。制御信号入力端子１
２から第１のセレクタ５７ａまでの信号線の配線長と制
御信号入力端子１２から第２のセレクタ５７ｂまでの信
号線の配線長とは同じ長さにしてあり、制御信号入力端
子１２に入力されたテスト用信号のプリドライバ１７ａ
及び１７ｂでの時間的ずれをなくしている。なお、第１
のセレクタ５７ａがプリドライバ１７ａに近接配置でき
ず、第２のセレクタ５７ｂがプリドライバ１７ｂに近接
配置できない場合は、制御信号入力端子１２からプリド
ライバ１７ａの入力ノードまでの信号線の配線長と制御
信号入力端子１２からプリドライバ１７ｂの入力ノード
までの信号線の配線長を同じ長さにすれば、制御信号入
力端子１２に入力されたテスト用信号のプリドライバ１
７ａ及び１７ｂでの時間的ずれをなくすことができる。
【０１３３】次に、このように構成された半導体集積回
路装置におけるクロックドライバ回路の動作について説
明する。まず、通常動作時の動作について説明する。こ
の時、制御信号入力端子１２には、通常動作を示す制御
信号、この実施の形態５では第１の状態（Ｌレベルを示
す）を示す制御信号が入力されるため、第１及び第２の
接続手段２２及び２４は非接続状態とされる。その結
果、第１の共通線１８ａと第１の共通線１８ｂとは電気
的に非接続状態にされるとともに、第２の共通線２１ａ
と第２の共通線２１ｂとも電気的に非接続状態にされ
る。
路装置におけるクロックドライバ回路の動作について説
明する。まず、通常動作時の動作について説明する。こ
の時、制御信号入力端子１２には、通常動作を示す制御
信号、この実施の形態５では第１の状態（Ｌレベルを示
す）を示す制御信号が入力されるため、第１及び第２の
接続手段２２及び２４は非接続状態とされる。その結
果、第１の共通線１８ａと第１の共通線１８ｂとは電気
的に非接続状態にされるとともに、第２の共通線２１ａ
と第２の共通線２１ｂとも電気的に非接続状態にされ
る。
【０１３４】また、第１のセレクタ５７ａは制御信号入
力端子１２からの制御信号の第１の状態を受けて第１の
クロック入力端子１１ａに入力されるクロック信号をプ
リドライバ１７ａに選択出力する。第２のセレクタ５７
ｂは制御信号入力端子１２からの制御信号の第１の状態
を受けて第２のクロック入力端子１１ｂに入力されるク
ロック信号をプリドライバ１７ｂに選択出力する。従っ
て、第１及び第２のクロックドライバ１５ａ及び１５ｂ
は、入力されるクロック信号が異なるだけで実質的に同
じ動作を行ない、実施の形態１と同様の動作をする。
力端子１２からの制御信号の第１の状態を受けて第１の
クロック入力端子１１ａに入力されるクロック信号をプ
リドライバ１７ａに選択出力する。第２のセレクタ５７
ｂは制御信号入力端子１２からの制御信号の第１の状態
を受けて第２のクロック入力端子１１ｂに入力されるク
ロック信号をプリドライバ１７ｂに選択出力する。従っ
て、第１及び第２のクロックドライバ１５ａ及び１５ｂ
は、入力されるクロック信号が異なるだけで実質的に同
じ動作を行ない、実施の形態１と同様の動作をする。
【０１３５】一方、テスト動作、つまりスキャンテスト
時のクロックドライバ回路の動作は次のようになる。こ
の時、制御信号入力端子１２には、テスト動作を示す制
御信号、この実施の形態５では第２の状態（Ｈレベルを
示す）を示す制御信号が入力されるため、第１及び第２
の接続手段２２及び２４は接続状態とされる。その結
果、第１の共通線１８ａと第１の共通線１８ｂとは電気
的に接続状態にされるとともに、第２の共通線２１ａと
第２の共通線２１ｂとも電気的に接続状態にされる。ま
た、第１及び第２のセレクタ５７ａ及び５７ｂはとも
に、制御信号入力端子１２からの制御信号の第２の状態
を受けてテストクロック入力端子５６に入力されるテス
ト用クロック信号をプリドライバ１７ａ及び１７ｂに選
択出力する。
時のクロックドライバ回路の動作は次のようになる。こ
の時、制御信号入力端子１２には、テスト動作を示す制
御信号、この実施の形態５では第２の状態（Ｈレベルを
示す）を示す制御信号が入力されるため、第１及び第２
の接続手段２２及び２４は接続状態とされる。その結
果、第１の共通線１８ａと第１の共通線１８ｂとは電気
的に接続状態にされるとともに、第２の共通線２１ａと
第２の共通線２１ｂとも電気的に接続状態にされる。ま
た、第１及び第２のセレクタ５７ａ及び５７ｂはとも
に、制御信号入力端子１２からの制御信号の第２の状態
を受けてテストクロック入力端子５６に入力されるテス
ト用クロック信号をプリドライバ１７ａ及び１７ｂに選
択出力する。
【０１３６】第１、第２のセレクタ５７ａ、５７ｂを介
してテストクロック入力端子５６に入力されるテスト用
クロック信号を受けたプリドライバ１７ａ及び１７ｂ
は、それぞれ入力されたクロック基づいたクロック信号
を出力する。プリドライバ１７ａからのクロック信号が
第１の共通線１８ａに、プリドライバ１７ｂからのクロ
ック信号が第１の共通線１８ｂにそれぞれ与えられ、複
数のメインドライバ１９ａ(1)〜１９ａ(ｎ)、１９ｂ(1)
〜１９ｂ(ｎ)に入力される。この時、第１の接続手段２
２を介して第１の共通線１８ａ及び第１の共通線１８ｂ
は電気的に短絡されているため、第１の共通線１８ａ及
び第１の共通線１８ｂ全長に亙ってテスト用クロック信
号の変化（立ち下がり及び立ち上がり）は同じになる。
してテストクロック入力端子５６に入力されるテスト用
クロック信号を受けたプリドライバ１７ａ及び１７ｂ
は、それぞれ入力されたクロック基づいたクロック信号
を出力する。プリドライバ１７ａからのクロック信号が
第１の共通線１８ａに、プリドライバ１７ｂからのクロ
ック信号が第１の共通線１８ｂにそれぞれ与えられ、複
数のメインドライバ１９ａ(1)〜１９ａ(ｎ)、１９ｂ(1)
〜１９ｂ(ｎ)に入力される。この時、第１の接続手段２
２を介して第１の共通線１８ａ及び第１の共通線１８ｂ
は電気的に短絡されているため、第１の共通線１８ａ及
び第１の共通線１８ｂ全長に亙ってテスト用クロック信
号の変化（立ち下がり及び立ち上がり）は同じになる。
【０１３７】その結果、複数のメインドライバ１９ａ
(1)〜１９ａ(ｎ)及び１９ｂ(1)〜１９ｂ(ｎ)の出力ノー
ドに現れるクロック信号の変化は同じである。しかも、
第２の共通線２１ａ、２１ｂそれぞれにはその全長に亙
って所定間隔を有し、分散させて複数のメインドライバ
１９ａ(1)〜１９ａ(ｎ)、１９ｂ(1)〜１９ｂ(ｎ)の出力
ノードが接続されるとともに、第２の接続手段２４によ
って第２の共通線２１ａ及び２１ｂが電気的に接続され
ているため、第２の共通線２１ａ及び２１ｂに現れるテ
スト用クロック信号の変化は第２の共通線２１ａ及び２
１ｂの全長に亙って同じになる。要するに、クロック入
力端子１１に入力されるテスト用クロック信号の変化
は、第２の共通線２１ａ及び２１ｂの全長に亙って同じ
に現れる。言い換えれば、クロック入力端子１１に入力
されるテスト用クロック信号の第２の共通線２１ａ及び
２１ｂに到達時間のずれ、すなわちクロックスキューは
第２の共通線２１ａ及び２１ｂの全長に亙ってほとんど
ない。
(1)〜１９ａ(ｎ)及び１９ｂ(1)〜１９ｂ(ｎ)の出力ノー
ドに現れるクロック信号の変化は同じである。しかも、
第２の共通線２１ａ、２１ｂそれぞれにはその全長に亙
って所定間隔を有し、分散させて複数のメインドライバ
１９ａ(1)〜１９ａ(ｎ)、１９ｂ(1)〜１９ｂ(ｎ)の出力
ノードが接続されるとともに、第２の接続手段２４によ
って第２の共通線２１ａ及び２１ｂが電気的に接続され
ているため、第２の共通線２１ａ及び２１ｂに現れるテ
スト用クロック信号の変化は第２の共通線２１ａ及び２
１ｂの全長に亙って同じになる。要するに、クロック入
力端子１１に入力されるテスト用クロック信号の変化
は、第２の共通線２１ａ及び２１ｂの全長に亙って同じ
に現れる。言い換えれば、クロック入力端子１１に入力
されるテスト用クロック信号の第２の共通線２１ａ及び
２１ｂに到達時間のずれ、すなわちクロックスキューは
第２の共通線２１ａ及び２１ｂの全長に亙ってほとんど
ない。
【０１３８】従って、スキャンデータ入力端子１３から
スキャンデータ出力端子１４との間に縦続接続されたす
べての第２のマクロセル１６は、ほとんどクロックスキ
ューのないテスト用クロック信号を受けるため、スキャ
ンデータ入力端子１３に入力されるテストデータをテス
ト用クロック信号に同期して順次シフト動作し、スキャ
ンデータ出力端子１４に出力する。
スキャンデータ出力端子１４との間に縦続接続されたす
べての第２のマクロセル１６は、ほとんどクロックスキ
ューのないテスト用クロック信号を受けるため、スキャ
ンデータ入力端子１３に入力されるテストデータをテス
ト用クロック信号に同期して順次シフト動作し、スキャ
ンデータ出力端子１４に出力する。
【０１３９】この実施の形態５は以上に述べたことから
明らかな如く、上記した実施の形態１と同様の効果
（イ）〜（ハ）を奏する他、（へ）テスト動作時、第１
及び第２のクロックドライバ１５ａ及び１５ｂにおける
プリドライバ１７ａ及び１７ｂを活性状態にして使用し
ているため、テスト動作時におけるドライブ能力が高い
効果を有する。
明らかな如く、上記した実施の形態１と同様の効果
（イ）〜（ハ）を奏する他、（へ）テスト動作時、第１
及び第２のクロックドライバ１５ａ及び１５ｂにおける
プリドライバ１７ａ及び１７ｂを活性状態にして使用し
ているため、テスト動作時におけるドライブ能力が高い
効果を有する。
【図１】 この発明の実施の形態における半導体集積
回路装置に用いられるマスタチップの概略平面図。
回路装置に用いられるマスタチップの概略平面図。
【図２】 図１に示した概略平面図における概略部分
拡大図。
拡大図。
【図３】 この発明の実施の形態１を示す回路図。
【図４】 図３に示した第２のマクロセル１６を示す
ブロック図。
ブロック図。
【図５】 図３に示したプリドライバ１７ａを示す回
路図。
路図。
【図６】 図３に示したプリドライバ１７ｂの一例を
示す回路図。
示す回路図。
【図７】 図３に示したプリドライバ１７ｂの他の例
を示す回路図。
を示す回路図。
【図８】 図３に示したプリドライバ１７ｂのさらに
他の例を示す回路図。
他の例を示す回路図。
【図９】 図３に示したメインドライバ１９(1)〜１
９(n)を示す回路図。
９(n)を示す回路図。
【図１０】 この発明の実施の形態１を示す概略平面パ
ターン図。
ターン図。
【図１１】 図１０に示したプリドライバ１７ａ、１７
ｂ部分の部分拡大平面パターン図。
ｂ部分の部分拡大平面パターン図。
【図１２】 図１０に示したメインドライバ１９ａ(1)
〜１９ａ(n)、１９ｂ(1)〜１９ｂ(n)部分の部分拡大平
面パターン図。
〜１９ａ(n)、１９ｂ(1)〜１９ｂ(n)部分の部分拡大平
面パターン図。
【図１３】 図１０に示した第１の接続手段２２、イン
バータ回路２３、及び第２の接続手段２４部分の部分拡
大平面パターン図。
バータ回路２３、及び第２の接続手段２４部分の部分拡
大平面パターン図。
【図１４】 この発明の実施の形態２を示す概略平面パ
ターン図。
ターン図。
【図１５】 図１４に示した第１の接続手段２２、イン
バータ回路２３、及び第２の接続手段２４部分の部分拡
大平面パターン図。
バータ回路２３、及び第２の接続手段２４部分の部分拡
大平面パターン図。
【図１６】 この発明の実施の形態３を示す回路図。
【図１７】 この発明の実施の形態３を示す概略平面パ
ターン図。
ターン図。
【図１８】 図１７に示した第１の接続手段２２、イン
バータ回路２３、及び第２の接続手段２４部分の部分拡
大平面パターン図。
バータ回路２３、及び第２の接続手段２４部分の部分拡
大平面パターン図。
【図１９】 この発明の実施の形態４を示す回路図。
【図２０】 この発明の実施の形態４を示す概略平面パ
ターン図。
ターン図。
【図２１】 図２０に示した第３の接続手段５５部分の
部分拡大平面パターン図。
部分拡大平面パターン図。
【図２２】 この発明の実施の形態５を示す回路図。
【図２３】 従来のクロックドライバ回路を示す回路
図。
図。
【図２４】 従来のクロックドライバ回路を示す部分平
面パターン図。
面パターン図。
【図２５】 従来のクロック配線方法ヲ示すブロック
図。
図。
１ 半導体基板、２ セル領域、４ 第１の電極、５
第２の電極、６ Ｎ型拡散領域、７ Ｐ型拡散領域、８
基本セル、９ マクロセル配置領域、１０配線領域、
１１ａ、１１ｂ 第１、第２のクロック入力端子、１２
制御信号入力端子、１５ａ、１５ｂ 第１、第２のク
ロックドライバ、１６ 第２のマクロセル、１７ａ、１
７ｂ プリドライバ、１８ａ、１８ｂ 第１の共通線、
１９ａ(1)〜１９ａ(n)、１９ｂ(1)〜１９ｂ(n) メイン
ドライバ、２０ａ(1)〜２０ａ(m)、２０ｂ(1)〜２０ｂ
(m) クロック信号供給線、２１ａ、２２ｂ 第２の共
通線、２２ 第１の接続手段、２４ 第２の接続手段、
２５ 電源線、２６接地線、４７〜５０ 接続用配線、
５５ 第３の接続手段、５６ テストクロック入力端
子、５７ａ、５７ｂ 第１、第２のセレクタ。
第２の電極、６ Ｎ型拡散領域、７ Ｐ型拡散領域、８
基本セル、９ マクロセル配置領域、１０配線領域、
１１ａ、１１ｂ 第１、第２のクロック入力端子、１２
制御信号入力端子、１５ａ、１５ｂ 第１、第２のク
ロックドライバ、１６ 第２のマクロセル、１７ａ、１
７ｂ プリドライバ、１８ａ、１８ｂ 第１の共通線、
１９ａ(1)〜１９ａ(n)、１９ｂ(1)〜１９ｂ(n) メイン
ドライバ、２０ａ(1)〜２０ａ(m)、２０ｂ(1)〜２０ｂ
(m) クロック信号供給線、２１ａ、２２ｂ 第２の共
通線、２２ 第１の接続手段、２４ 第２の接続手段、
２５ 電源線、２６接地線、４７〜５０ 接続用配線、
５５ 第３の接続手段、５６ テストクロック入力端
子、５７ａ、５７ｂ 第１、第２のセレクタ。
【手続補正書】
【提出日】平成９年５月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】第２のプリドライバ１７ｂは、例えば、図
６に示すように、直列接続されたＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタからなる入力側インバー
タ回路と、入力側インバータ回路の出力をゲート電極に
受けるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタ並びに制御信号入力端子１２からの制御信号をイン
バータ回路にて反転した制御信号をゲート電極に受ける
Ｐ型ＭＯＳトランジスタ及び制御信号入力端子１２から
の制御信号をゲート電極に受けるＮ型ＭＯＳトランジス
タが直列接続された出力側インバータ回路とによって構
成されている。
６に示すように、直列接続されたＰ型ＭＯＳトランジス
タ及びＮ型ＭＯＳトランジスタからなる入力側インバー
タ回路と、入力側インバータ回路の出力をゲート電極に
受けるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタ並びに制御信号入力端子１２からの制御信号をイン
バータ回路にて反転した制御信号をゲート電極に受ける
Ｐ型ＭＯＳトランジスタ及び制御信号入力端子１２から
の制御信号をゲート電極に受けるＮ型ＭＯＳトランジス
タが直列接続された出力側インバータ回路とによって構
成されている。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
Claims (22)
- 【請求項１】 それぞれクロック信号が入力される複数
のクロック入力端子、 これら複数のクロック入力端子に対応して設けられる複
数のクロックドライバを備え、 上記各クロックドライバは、 対応する上記クロック入力端子に入力されるクロック信
号を入力ノードに受けるプリドライバと、 複数のメインドライバと、 これら複数のメインドライバの入力ノード及び上記プリ
ドライバの出力ノードに電気的に接続される第１の共通
線と、 上記複数のメインドライバの出力ノードに電気的に接続
される第２の共通線と、 それぞれにクロック信号を必要とする回路のクロック入
力ノードが接続されるとともに、上記第２の共通線に電
気的に接続される複数のクロック信号供給線とを有し、 さらに、上記複数のクロックドライバの第１の共通線の
間に設けられ、第１及び第２の状態を示す制御信号の第
１の状態を受けて上記複数のクロックドライバの第１の
共通線それぞれを電気的に非接続状態にし、上記制御信
号の第２の状態を受けて上記複数のクロックドライバの
第１の共通線の全てを電気的に接続する第１の接続手段
と、 上記複数のクロックドライバの第２の共通線の間に設け
られ、上記制御信号の第１の状態を受けて上記複数のク
ロックドライバの第２の共通線それぞれを電気的に非接
続状態にし、上記制御信号の第２の状態を受けて上記複
数のクロックドライバの第２の共通線の全てを電気的に
接続する第２の接続手段とを備えたクロックドライバ回
路。 - 【請求項２】 上記複数のクロックドライバのうちの１
つを除いたクロックドライバのプリドライバは、上記制
御信号の第１の状態を受けて活性状態とされ、上記制御
信号の第２の状態を受けて非活性状態とされることを特
徴とする請求項１記載のクロックドライバ回路。 - 【請求項３】 上記複数のクロックドライバは半導体基
板の一主面に形成され、 上記各クロックドライバの第１及び第２の共通線は、上
記半導体基板の一主面上に第１の方向に沿って直線上に
配置され、 上記各クロックドライバの各クロック信号供給線は、上
記半導体基板の一主面上に上記第１の方向と直交する第
２の方向に沿って直線上に配置されるとともに、互いに
平行に配置され、 上記各クロックドライバの複数のメインドライバは上記
半導体基板の一主面に第１の方向に沿って互いに所定間
隔を有して配置されていることを特徴とする請求項１又
は請求項２記載のクロックドライバ回路。 - 【請求項４】 上記各クロックドライバのプリドライバ
及び複数のメインドライバは、同一直線上に配置されて
いることを特徴とする請求項３記載のクロックドライバ
回路。 - 【請求項５】 上記各クロックドライバの各クロック信
号供給線は、その中央部にて上記第２の共通線に電気的
に接続されていることを特徴とする請求項３又は請求項
４記載のクロックドライバ回路。 - 【請求項６】 上記複数のクロックドライバは、上記半
導体基板の一主面に上記第１の方向に沿って配置されて
いることを特徴とする請求項３ないし請求項５のいずれ
かに記載のクロックドライバ回路。 - 【請求項７】 上記第１の接続手段は、隣接して配置さ
れた２つのクロックドライバ間に配置され、一端が一方
のクロックドライバの第１の共通線の端部に接続される
とともに、他端が他方のクロックドライバの第１の共通
線の端部に接続され、制御電極に上記制御信号を受け
る、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとが並列接続されたトランスミッションゲ
ートを有し、 上記第２の接続手段は、隣接して配置された２つのクロ
ックドライバ間に配置され、一端が一方のクロックドラ
イバの第２の共通線の端部に接続されるとともに、他端
が他方のクロックドライバの第２の共通線の端部に接続
され、制御電極に上記制御信号を受ける、ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとが
並列接続されたトランスミッションゲートを有している
ことを特徴とする請求項６記載のクロックドライバ回
路。 - 【請求項８】 上記複数のクロックドライバは、上記半
導体基板の一主面に上記第２の方向に沿って配置されて
いることを特徴とする請求項３ないし請求項５のいずれ
かに記載のクロックドライバ回路。 - 【請求項９】 上記第１の接続手段は、 隣接して配置された２つのクロックドライバ間に配置さ
れ、一端が一方のクロックドライバの第１の共通線に接
続され、制御電極に上記制御信号を受ける、Ｐチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
が並列接続された第１のトランスミッションゲートと、 上記隣接して配置された２つのクロックドライバ間に配
置され、一端が他方のクロックドライバの第１の共通線
に接続され、制御電極に上記制御信号を受ける、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タとが並列接続された第２のトランスミッションゲート
と、 上記隣接して配置された２つのクロックドライバ間に配
置され、一端が上記第１のトランスミッションゲートの
他端に接続され、他端が第２のトランスミッションゲー
トの他端に接続される第１の接続用配線とを有し、 上記第２の接続手段は、 隣接して配置された２つのクロックドライバ間に配置さ
れ、一端が一方のクロックドライバの第２の共通線に接
続され、制御電極に上記制御信号を受ける、Ｐチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
が並列接続された第３のトランスミッションゲートと、 上記隣接して配置された２つのクロックドライバ間に配
置され、一端が他方のクロックドライバの第２の共通線
に接続され、制御電極に上記制御信号を受ける、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タとが並列接続された第４のトランスミッションゲート
と、 上記隣接して配置された２つのクロックドライバ間に配
置され、一端が上記第３のトランスミッションゲートの
他端に接続され、他端が第４のトランスミッションゲー
トの他端に接続される第２の接続用配線とを有している
ことを特徴とする請求項８記載のクロックドライバ回
路。 - 【請求項１０】 上記第１の接続手段は、 隣接して配置された２つのクロックドライバにおける一
端側最外側のクロック信号供給線の外側に配置され、一
端が一方のクロックドライバの第１の共通線の一端部に
接続され、制御電極に上記制御信号を受ける、Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とが並列接続された第１のトランスミッションゲート
と、 上記隣接して配置された２つのクロックドライバにおけ
る一端側最外側のクロック信号供給線の外側に配置さ
れ、一端が他方のクロックドライバの第１の共通線の一
端部に接続され、制御電極に上記制御信号を受ける、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが並列接続された第２のトランスミッションゲ
ートと、 上記隣接して配置された２つのクロックドライバにおけ
る一端側最外側のクロック信号供給線の外側にクロック
信号供給線と平行に配置され、一端が上記第１のトラン
スミッションゲートの他端に接続され、他端が第２のト
ランスミッションゲートの他端に接続される第１の接続
用配線と、 上記隣接して配置された２つのクロックドライバにおけ
る他端側最外側のクロック信号供給線の外側に配置さ
れ、一端が一方のクロックドライバの第１の共通線の他
端部に接続され、制御電極に上記制御信号を受ける、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが並列接続された第５のトランスミッションゲ
ートと、 上記隣接して配置された２つのクロックドライバにおけ
る他端側最外側のクロック信号供給線の外側に配置さ
れ、一端が他方のクロックドライバの第１の共通線の他
端部に接続され、制御電極に上記制御信号を受ける、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが並列接続された第６のトランスミッションゲ
ートと、 上記隣接して配置された２つのクロックドライバにおけ
る他端側最外側のクロック信号供給線の外側にクロック
信号供給線と平行に配置され、一端が上記第５のトラン
スミッションゲートの他端に接続され、他端が第６のト
ランスミッションゲートの他端に接続される第３の接続
用配線とを有し、 上記第２の接続手段は、 隣接して配置された２つのクロックドライバにおける一
端側最外側のクロック信号供給線の外側に配置され、一
端が一方のクロックドライバの第２の共通線の一端部に
接続され、制御電極に上記制御信号を受ける、Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とが並列接続された第３のトランスミッションゲート
と、 上記隣接して配置された２つのクロックドライバにおけ
る一端側最外側のクロック信号供給線の外側に配置さ
れ、一端が他方のクロックドライバの第２の共通線の一
端部に接続され、制御電極に上記制御信号を受ける、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが並列接続された第４のトランスミッションゲ
ートと、 上記隣接して配置された２つのクロックドライバにおけ
る一端側最外側のクロック信号供給線の外側にクロック
信号供給線と平行に配置され、一端が上記第３のトラン
スミッションゲートの他端に接続され、他端が第４のト
ランスミッションゲートの他端に接続される第２の接続
用配線と、 上記隣接して配置された２つのクロックドライバにおけ
る他端側最外側のクロック信号供給線の外側に配置さ
れ、一端が一方のクロックドライバの第２の共通線の他
端部に接続され、制御電極に上記制御信号を受ける、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが並列接続された第７のトランスミッションゲ
ートと、 上記隣接して配置された２つのクロックドライバにおけ
る他端側最外側のクロック信号供給線の外側に配置さ
れ、一端が他方のクロックドライバの第２の共通線の他
端部に接続され、制御電極に上記制御信号を受ける、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとが並列接続された第８のトランスミッションゲ
ートと、 上記隣接して配置された２つのクロックドライバにおけ
る他端側最外側のクロック信号供給線の外側にクロック
信号供給線と平行に配置され、一端が上記第７のトラン
スミッションゲートの他端に接続され、他端が第８のト
ランスミッションゲートの他端に接続される第４の接続
用配線とを有していることを特徴とする請求項８記載の
クロックドライバ回路。 - 【請求項１１】 上記複数のクロックドライバの複数の
クロック信号供給線の間にそれぞれ設けられ、それぞれ
が制御信号の第１の状態を受けて上記複数のクロックド
ライバの対応のクロック信号供給線それぞれを電気的に
非接続状態にし、上記制御信号の第２の状態を受けて上
記複数のクロックドライバの対応のクロック信号供給線
の全てを電気的に接続状態にする第３の接続手段を備え
ていることを特徴とする請求項１ないし請求項１０のい
ずれかに記載のクロックドライバ回路。 - 【請求項１２】 上記第３の接続手段は、隣接して配置
された２つのクロックドライバ間に配置され、一端が一
方のクロックドライバの対応するクロック信号供給線の
端部に接続されるとともに、他端が他方のクロックドラ
イバの対応するクロック信号供給線の端部にそれぞれが
接続され、制御電極に上記制御信号を受ける、Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とが並列接続された複数のトランスミッションゲートを
有していることを特徴とする請求項１１記載のクロック
ドライバ回路。 - 【請求項１３】 上記第３の接続手段は、 隣接して配置された２つのクロックドライバ間に配置さ
れ、一端が一方のクロックドライバの対応するクロック
信号供給線にそれぞれが接続され、制御電極に上記制御
信号を受ける、ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとが並列接続された複数の第９
のトランスミッションゲートと、 上記隣接して配置された２つのクロックドライバ間に配
置され、一端が他方のクロックドライバの対応するクロ
ック信号供給線にそれぞれが接続され、制御電極に上記
制御信号を受ける、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとが並列接続された複数の
第１０のトランスミッションゲートと、 上記隣接して配置された２つのクロックドライバ間に配
置され、一端が対応する第９のトランスミッションゲー
トの他端に接続され、他端が対応する第１０のトランス
ミッションゲートの他端にそれぞれが接続される複数の
第５の接続用配線とを有していることを特徴とする請求
項１１記載のクロックドライバ回路。 - 【請求項１４】 それぞれクロック信号が入力される複
数のクロック入力端子、 テストクロック信号が入力されるテストクロック入力端
子、 上記複数のクロック入力端子に対応して設けられ、それ
ぞれが第１及び第２の状態を示す制御信号の第１の状態
を受けて対応する上記クロック入力端子に入力されるク
ロック信号を出力し、上記制御信号の第２の状態を受け
て上記テストクロック入力端子に入力されるテストクロ
ック信号を出力する複数のセレクタ、 これら複数のセレクタに対応して設けられる複数のクロ
ックドライバを備え、 上記各クロックドライバは、 対応する上記セレクタから出力されるクロック信号又は
テストクロック信号を入力ノードに受けるプリドライバ
と、 複数のメインドライバと、 これら複数のメインドライバの入力ノード及び上記プリ
ドライバの出力ノードに電気的に接続される第１の共通
線と、 上記複数のメインドライバの出力ノードに電気的に接続
される第２の共通線と、 それぞれにクロック信号を必要とする回路のクロック入
力ノードが接続されるとともに、上記第２の共通線に電
気的に接続される複数のクロック信号供給線とを有し、 さらに、上記複数のクロックドライバの第１の共通線の
間に設けられ、上記制御信号の第１の状態を受けて上記
複数のクロックドライバの第１の共通線それぞれを電気
的に非接続状態にし、上記制御信号の第２の状態を受け
て上記複数のクロックドライバの第１の共通線の全てを
電気的に接続する第１の接続手段と、 上記複数のクロックドライバの第２の共通線の間に設け
られ、上記制御信号の第１の状態を受けて上記複数のク
ロックドライバの第２の共通線それぞれを電気的に非接
続状態にし、上記制御信号の第２の状態を受けて上記複
数のクロックドライバの第２の共通線の全てを電気的に
接続する第２の接続手段とを備えたクロックドライバ回
路。 - 【請求項１５】 一主面に第１の方向に沿って配置され
る複数のマクロセル配置領域を有する半導体基板と、こ
の半導体基板の各マクロセル配置領域上に上記第１の方
向と直交する第２の方向に沿って配置される複数の電極
対とを備え、 上記半導体基板の各マクロセル配置領域に、上記第２の
方向に沿って配置される複数のＮ型拡散領域と、上記第
２の方向に沿って配置される複数のＰ型拡散領域とが上
記第１の方向に沿って形成され、 上記各電極対は、対応したマクロセル配置領域に形成さ
れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
領域間に絶縁膜を介して形成される第１の電極と、この
第１の電極と上記第１の方向に沿って配置されるととも
に対応したマクロセル配置領域に形成される上記複数の
Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
を介して形成される第２の電極とからなり、 上記各電極対とその両側に位置する上記Ｎ型拡散領域及
び上記Ｐ型拡散領域とによって基本セルを構成し、 上記半導体基板の各マクロセル配置領域に、隣接する所
定数の上記基本セルによって構成される論理回路となる
第１のマクロセルが配置されるとともに、 上記半導体基板の複数のマクロセル配置領域の２以上の
所定数のマクロセル配置領域それぞれに、隣接する所定
数の上記基本セルによって構成され、クロック信号を必
要とする回路となる第２のマクロセルが配置されるもの
において、 上記半導体基板の複数のマクロセル配置領域は複数分割
され、 上記各分割された領域に対応してクロックドライバとク
ロック信号が入力されるクロック入力端子とが配置さ
れ、 上記各クロックドライバは、 対応した分割領域において、上記半導体基板の所定のマ
クロセル配置領域に、隣接する所定数の上記基本セルに
よって構成されるプリドライバと、 対応した分割領域において、上記半導体基板の複数のマ
クロセル配置領域の、上記プリドライバが配置されるマ
クロセル配置領域以外の２以上の所定数のマクロセル配
置領域のそれぞれに、隣接する所定数の上記基本セルに
よって構成され、それぞれが上記プリドライバが配置さ
れる同一直線上に配置される複数のメインドライバと、 対応した分割領域において、対応した分割領域に配置さ
れる上記プリドライバ及び上記複数のメインドライバ上
に位置する上記第１の方向に沿った直線上に配置される
とともに、対応した分割領域に配置される上記プリドラ
イバの出力ノード及び上記複数のメインドライバの入力
ノードに電気的に接続される第１の共通線と、 対応した分割領域において、対応した分割領域に配置さ
れる上記プリドライバ及び上記複数のメインドライバ上
に位置する上記第１の方向に沿った直線上に配置される
とともに、対応した分割領域に配置される上記複数のメ
インドライバの出力ノードに電気的に接続される第２の
共通線と、 対応した分割領域において、対応した分割領域に配置さ
れる上記第２のマクロセルがそれぞれ配置される上記複
数のマクロセル配置領域それぞれに対応して上記第２の
方向に沿った直線上に配置され、上記第２の共通線に電
気的に接続されるとともに対応したマクロセル配置領域
に配置された第２のマクロセルのクロック入力ノードが
電気的に接続される複数のクロック信号供給線とを有
し、 さらに、隣接する分割領域に配置された２つのクロック
ドライバ間に配置され、第１及び第２の状態を示す制御
信号の第１の状態を受けて上記隣接する分割領域に配置
される２つのクロックドライバの第１の共通線のそれぞ
れを電気的に非接続状態にし、上記制御信号の第２の状
態を受けて上記隣接する分割領域に配置される２つのク
ロックドライバの第１の共通線を電気的に接続する第１
の接続手段と、 上記隣接する分割領域に配置された２つのクロックドラ
イバ間に配置され、上記制御信号の第１の状態を受けて
上記隣接する分割領域に配置される２つのクロックドラ
イバの第２の共通線のそれぞれを電気的に非接続状態に
し、上記制御信号の第２の状態を受けて上記隣接する分
割領域に配置される２つのクロックドライバの第２の共
通線を電気的に接続する第２の接続手段とを備えたこと
を特徴とする半導体集積回路装置。 - 【請求項１６】 上記複数のクロックドライバのうちの
１つを除いたクロックドライバのプリドライバは、上記
制御信号の第１の状態を受けて活性状態とされ、上記制
御信号の第２の状態を受けて非活性状態とされることを
特徴とする請求項１５記載の半導体集積回路装置。 - 【請求項１７】 上記各第１及び第２の共通線は、対応
した分割領域における第２の方向の中央部に配置され、 上記各分割領域に配置される複数のクロック信号供給線
は、その中央部にて対応した分割領域に配置される上記
第２の共通線に電気的に接続されていることを特徴とす
る請求項１５又は請求項１６記載の半導体集積回路装
置。 - 【請求項１８】 上記各分割領域それぞれに対応して、
電源電位が印加される電源線と、この電源線に隣接しか
つ平行に配置され、接地電位とされる接地線とからなる
少なくとも一つの電源線対が上記半導体基板の一主面上
に上記第１の方向に沿って直線上に配置され、 上記各分割領域に配置される上記プリドライバ及び上記
複数のメインドライバは、対応した分割領域に配置され
る一つの電源線対の電源線と接地線との間に配置される
ことを特徴とする請求項１５ないし請求項１７のいずれ
かに記載の半導体集積回路装置。 - 【請求項１９】 上記第１のマクロセル内及び上記第２
のマクロセル内の配線並びに上記第１のマクロセル間の
配線及び上記第１のマクロセルと上記第２のマクロセル
間の配線は、上記電極対上に形成される第１の導電体層
にて形成され、上記第２の方向に沿って配置される第１
の配線、又は上記電極対上に形成される上記第１の導電
体層とは異なる層である第２の導電体層にて形成され、
上記第１の方向に沿って配置される第２の配線の少なく
とも一方の配線にて構成され、 上記各第１及び第２の共通線は上記第２の導電体層にて
形成され、 上記各複数のクロック信号供給線は上記第１の導電体層
にて形成されていることを特徴とする請求項１５ないし
請求項１８のいずれかに記載の半導体集積回路装置。 - 【請求項２０】 上記半導体基板の複数のマクロセル配
置領域における複数の分割は第１の方向に沿って分割さ
れ、 上記第１の接続手段は、隣接する分割領域の間に位置
し、隣接する所定数の上記基本セルによって構成され、
一端が一方の分割領域に配置されるクロックドライバの
第１の共通線の端部に接続されるとともに、他端が他方
の分割領域に配置されるクロックドライバの第１の共通
線の端部に接続され、制御電極に上記制御信号を受ける
トランスミッションゲートを有し、 上記第２の接続手段は、隣接する分割領域の間に位置
し、隣接する所定数の上記基本セルによって構成され、
一端が一方の分割領域に配置されるクロックドライバの
第２の共通線の端部に接続されるとともに、他端が他方
の分割領域に配置されるクロックドライバの第２の共通
線の端部に接続され、制御電極に上記制御信号を受ける
トランスミッションゲートを有していることを特徴とす
る請求項１５ないし請求項１９のいずれかに記載の半導
体集積回路装置。 - 【請求項２１】 上記半導体基板の複数のマクロセル配
置領域における複数の分割は第２の方向に沿って分割さ
れ、 上記第１の接続手段は、一端側最外側に位置し、隣接す
る所定数の上記基本セルによって構成され、一端が一方
の分割領域に配置されるクロックドライバの第１の共通
線の一端部に接続され、制御電極に上記制御信号を受け
る第１のトランスミッションゲートと、 上記一端側最外側に位置し、隣接する所定数の上記基本
セルによって構成され、一端が他方の分割領域に配置さ
れるクロックドライバの第１の共通線の一端部に接続さ
れ、制御電極に上記制御信号を受ける第２のトランスミ
ッションゲートと、 上記一端側最外側のクロック信号供給線と平行に配置さ
れ、一端が上記第１のトランスミッションゲートの他端
に接続され、他端が第２のトランスミッションゲートの
他端に接続される第１の接続用配線とを有し、 上記第２の接続手段は、一端側最外側に位置し、隣接す
る所定数の上記基本セルによって構成され、一端が一方
の分割領域に配置されるクロックドライバの第２の共通
線の一端部に接続され、制御電極に上記制御信号を受け
る第３のトランスミッションゲートと、 上記一端側最外側に位置し、隣接する所定数の上記基本
セルによって構成され、一端が他方の分割領域に配置さ
れるクロックドライバの第２の共通線の一端部に接続さ
れ、制御電極に上記制御信号を受ける第４のトランスミ
ッションゲートと、 上記一端側最外側のクロック信号供給線と平行に配置さ
れ、一端が上記第３のトランスミッションゲートの他端
に接続され、他端が第４のトランスミッションゲートの
他端に接続される第２の接続用配線とを有していること
を特徴とする請求項１５ないし請求項１９のいずれかに
記載の半導体集積回路装置。 - 【請求項２２】 上記第１の接続手段は、さらに、他端
側最外側に位置し、隣接する所定数の上記基本セルによ
って構成され、一端が一方の分割領域に配置されるクロ
ックドライバの第１の共通線の他端部に接続され、制御
電極に上記制御信号を受ける第５のトランスミッション
ゲートと、 上記他端側最外側に位置し、隣接する所定数の上記基本
セルによって構成され、一端が他方の分割領域に配置さ
れるクロックドライバの第１の共通線の他端部に接続さ
れ、制御電極に上記制御信号を受ける第６のトランスミ
ッションゲートと、 上記他端側最外側のクロック信号供給線と平行に配置さ
れ、一端が上記第５のトランスミッションゲートの他端
に接続され、他端が第６のトランスミッションゲートの
他端に接続される第３の接続用配線とを有し、 上記第２の接続手段は、さらに、他端側最外側に位置
し、隣接する所定数の上記基本セルによって構成され、
一端が一方の分割領域に配置されるクロックドライバの
第２の共通線の他端部に接続され、制御電極に上記制御
信号を受ける第７のトランスミッションゲートと、 上記他端側最外側に位置し、隣接する所定数の上記基本
セルによって構成され、一端が他方の分割領域に配置さ
れるクロックドライバの第２の共通線の他端部に接続さ
れ、制御電極に上記制御信号を受ける第８のトランスミ
ッションゲートと、 上記他端側最外側のクロック信号供給線と平行に配置さ
れ、一端が上記第７のトランスミッションゲートの他端
に接続され、他端が第８のトランスミッションゲートの
他端に接続される第４の接続用配線とを有していること
を特徴とする請求項２１記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9047912A JPH10246754A (ja) | 1997-03-03 | 1997-03-03 | クロックドライバ回路及び半導体集積回路装置 |
| US08/927,276 US5914625A (en) | 1997-03-03 | 1997-09-11 | Clock driver circuit and semiconductor integrated circuit device |
| DE19749600A DE19749600C2 (de) | 1997-03-03 | 1997-11-10 | Integrierte Halbleiterschaltungseinrichtung mit Makrozellenlayoutbereichen wie ein Gate-Array oder ein eingebettetes Zellen-Array (embedded cell array ECA), und im einzelnen eine in der integrierten Halbleiterschaltungseinrichtung vorgesehene Takttreiberschaltung |
| KR1019970059345A KR100258279B1 (ko) | 1997-03-03 | 1997-11-11 | 클럭 드라이버 회로 및 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9047912A JPH10246754A (ja) | 1997-03-03 | 1997-03-03 | クロックドライバ回路及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10246754A true JPH10246754A (ja) | 1998-09-14 |
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ID=12788589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9047912A Pending JPH10246754A (ja) | 1997-03-03 | 1997-03-03 | クロックドライバ回路及び半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5914625A (ja) |
| JP (1) | JPH10246754A (ja) |
| KR (1) | KR100258279B1 (ja) |
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