JPH0528537B2

JPH0528537B2 -

Info

Publication number: JPH0528537B2
Application number: JP59219124A
Authority: JP
Inventors: Hisashi Naito
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-10-17
Filing date: 1984-10-17
Publication date: 1993-04-26
Also published as: JPS6196846A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は国際電信電話諮問委員会（CCITT）
勧告G.811に規定されるような、共に周波数確度
±１×10^-11以内の正確なクロツク周波数を持つ
２つのデイジタル信号系の間で信号の授受を行な
う場合に、両系の伝送レートの差を補正する目的
で用いられるプレジオクロナス整合回路のプレジ
オクロナススリツプ制御回路に関するものであ
る。

〔従来の技術〕

一般にプレジオクロナス整合回路とは、上記の
ように、予想されるクロツク周波数の差が極めて
小さな２つのデイジタル信号系の間にあつて、両
系の伝送ビツトの差の累計が予め定められた条件
に至つた時、一定時間分に相当するデイジタル信
号を読み捨て、あるいは２度読みすることによ
り、両系の間のデータ伝送速度を整合しようとす
る回路である。

第３図にプレジオクロナス整合回路の概念を示
す。プレジオクロナス整合回路はこの第３図で示
されるような仮想的にリング状の構成をもつメモ
リ回路１にたとえられる、入力信号は書き込みデ
ータとしてこのメモリに書き込まれ、読み出しデ
ータが出力信号として取り出される。このリング
状メモリ１は第３図に示すように、０番地から
（ｎ−１）番地までの合計ｎ番地のアドレスを持
ち、同図は入力信号が書き込みデータとしてｗ番
地に書き込まれ、出力信号は読み出しデータとし
てｒ番地から読み出されている所を示している。
また書き込み、読み出しの順序は共に時計廻り方
向に進んで行くものである。

入力側の系のデータ伝送速度と出力側の系のデ
ータ伝送速度が一致している時は、書き込み番地
と読み出し番地の相対的な位置はこのリング状メ
モリ１のどの位置にあつても一定の距離関係を保
つため、データの読み出しは常に書き込みアドレ
スの（ｗ−ｒ）番地後ろのアドレスで行なわれる
ことになるが、入力側の系のデータ伝送速度と出
力側の系のデータ伝送速度とに差があると、書き
込み番地と読み出し番地の相対的な距離は時間と
共に変わつて行き、前者が後者より速い場合は書
き込み番地が読み出し番地に追いついて行くこと
になり、逆に前者が後者より遅い時は読み出し番
地が書き込み番地に追いついて行くことになる。
この現象を読み出し側番地を基準にして考える
と、入力側の系のデータ伝送速度の方が出力側の
それに比べて速い場合には書き込み番地が進んで
行き、相対的に時計廻りに読み出し番地に近づい
て行くことになり、逆の場合には書き込み番地が
遅れて行き相対的に反時計廻りに読み出し番地に
近づいて行くことになる。

このような場合、両アドレスの距離は時間と共
に減少し、放置しておけばやがて書き込み、読み
出し番地が重なり合い、遂には追い越してしまう
ことになるが、このことは書き込みレートの方が
相対的に高い前者の場合には、リングバツフア一
周分のデータが読み捨てられることになり、逆に
読み出しレートの方が相対的に高い後者の場合に
は、リングバツフア一周分に相当する、既に一度
読み出されたデータが２度読みされることを意味
する。

伝送速度に差がある以上、何等かの形でデータ
の読み捨て、または２度読みが発生するのは止む
を得ないが、読み捨てまたは２度読みが行なわれ
るデータの範囲に何の規則性もなければ、信号処
理上不都合が極めて多い。このデータの読み捨て
または２度読みを行なう単位を予め定められた法
則に従つた切れ目を持つように制御するのが、プ
レジオクロナス整合回路の目的である。この一定
の単位としては、例えばPCM電話回線デイジタ
ル信号におけるサンプル単位、フレーム単位もし
くはマルチフレーム単位のように一定の周期的な
性格を持つた単位を選ぶのが普通である。

第３図において、例えば読み捨てまたは２度読
みのスリツプを行なう単位を１フレームのデータ
に相当するｊ番地分のデータとし、またデータの
スリツプを起こさせるための書き込み、読み出し
アドレス接近検出のスレツシヨルドを２アドレス
差とする。

今、例えば書き込みが読み出しより速く、書き
込みアドレスが時計廻りに読み出しアドレスに近
づいて来たとする。そして読み出しアドレスが、
あるフレームの最後のアドレス（ｒ−１）番地に
ある時、書き込みアドレスが２アドレス隣の（ｒ
−３）番地まで近づいて来たとする。通常であれ
ば、読み出しアドレスはｒ番地へ進む所である
が、この場合はプレジオクロナススリツプ制御に
より、読み出し番地を１フレーム分先の（ｒ＋
ｊ）番地の先へ進めることとなる。

また逆に、書き込みが読み出しより遅く、書き
込みアドレスが反時計廻りに読み出しアドレスに
近づいて来たとする。そして読み出しアドレス
が、あるフレームの最後のアドレス（ｒ＋ｊ−
１）番地に来た時、書き込みアドレスが、まだ２
アドレス前の（ｒ＋ｊ＋１）番地にいたとする。
この時通常であれば、（ｒ＋ｊ）番地へ進む読み
出しアドレスは、プレジオクロナススリツプ制御
により元のフレームの先頭アドレスであるｒ番地
へ戻ることとなる。

このようにして、予め定められた距離以内に書
き込み、読み出しアドレスが近づいて来た時、同
じく予め定められたデータの切れ目で予め定めら
れた分量のデータ分だけ読み捨てまたは２度読み
のスリツプ制御を規則的に行なうことにより、わ
ずかに伝送速度の異なる２つのデータ信号系のデ
ータ伝送速度を整合させようとするのがプレジオ
クロナス整合回路である。

プレジオクロナス整合を行なう２系のクロツク
周波数の確度は許容範囲内で変動しており、ある
スリツプが起こつた瞬間に、それまでの２系のク
ロツク周波数の相対関係が全く逆に変化するとい
う最悪条件を考えた場合、スリツプ発生の最小時
間間隔を一定以上に保つためには、スリツプ実施
後の書き込みアドレスと読み出しアドレスとの差
が時計廻り、反時計廻りのどちらの方向に測つて
も、１フレーム分以上ある必要があり、書き込
み、読み出しアドレスを考えに入れると整合バツ
フアメモリの容量は、（２フレーム相当番地数＋
１）番地以上必要となる。アドレス差検出のスレ
ツシヨルド値を、安全のため隣接アドレスに相当
する１より離れた所に置く場合には、さらにメモ
リ容量が必要であり、またスリツプ制御を行なう
上で、アドレス差を計数して任意のアドレスから
１フレーム分離れた番地へスリツプを行なうよう
にすることは困難である。従つて、通常整合バツ
フアメモリの容量は、２フレームを越え、スリツ
プ単位であるフレーム容量の整数倍となるように
選び、整合バツフアの各アドレスが各フレーム単
位のデータの定まつたビツトを収容するようなア
ドレス固定割り付け方法を用い、整合バツフアメ
モリ上に規制的に配置される決まつた番地にスリ
ツプ単位の切れ目が常にあるように構成して、ス
リツプ制御を容易にする方法がとられる。

第４図にプレジオクロナス整合回路の基本的な
一実施例を示す。図において、送信側のデイジタ
ル系であるＡ系から、受信側のデイジタル系であ
るＢ系へデイジタル信号が伝送されるものとす
る。１０はＡ系からの入力信号、１５はＡ系のク
ロツク抽出回路、１１はＡ系のクロツク信号、１
６はＡ系のフレームタイミング検出回路、１２は
Ａ系信号列のフレームタイミング信号、１３は書
き込みアドレスカウンタ、１４は書き込みアドレ
ス信号、２０はＢ系への出力信号、２１はＢ系の
クロツク信号、２２はＢ系信号列のフレームタイ
ミング信号、２３は読み出しアドレスカウンタ、
２４は読み出しアドレス信号、３０は整合バツフ
アメモリ、３１はバツフア制御回路、３２はメモ
リ制御信号、３３は読み捨て制御信号、３４は２
度読み制御信号である。

次に動作について説明する。

Ａ系のクロツク抽出回路１５はＡ系からの入力
信号１０からＡ系のクロツク信号１１を抽出し、
これをＡ系のフレームタイミング検出回路１６及
び書き込みアドレスカウンタ１３へ供給する。Ａ
系のフレームタイミング検出回路１６はＡ系のク
ロツク信号１１を基にして、Ａ系からの入力信号
１０からフレーム情報を検出し、Ａ系信号列のフ
レームタイミング信号１２を発生する、書き込み
アドレスカウンタ１３はＡ系のクロツク信号１１
を基にして、Ａ系信号列のフレームタイミング信
号１２に同期した計数を行ない、Ａ系からの入力
信号１０を整合バツフアメモリ３０へ書き込むた
めの書き込みアドレス信号１４を発生する。

一方、読み、出しアドレスカウンタ２３はＢ系
のクロツク信号２１を基にして、同じくＢ系信号
列のフレームタイミング信号２２に同期した計数
を行なうと共に、後述のバツフア制御回路３１か
ら与えられる読み捨て制御信号３３及び２度読み
制御信号３４の制御の下に読み出しアドレスのス
リツプを実施し、Ｂ系への出力信号２０を整合バ
ツフアメモリ３０から読み出すための読み出しア
ドレス信号２４を発生する。

整合バツフアメモリ３０はバツフア制御回路３
１から印加されるメモリ制御信号３２の制御の下
に、書き込みアドレス信号に対応したメモリ番地
へのデータの書き込み、及び読み出しアドレス信
号に対応したメモリ番地からのデータの読み出し
を実行する。バツフア制御回路３１は書き込みア
ドレスカウンタ１３から印加される書き込みアド
レス信号１４及び読み出しアドレスカウンタ２３
から印加される読み出しアドレス信号２４を比較
し、整合バツフアメモリ３０へのデータの書き込
み及び同メモリ３０からのデータの読み出しを制
御するメモリ制御信号３２を発生すると共に、書
き込みアドレス、読み出しアドレスの差を検知
し、アドレスの差が予め設定された値より小さく
なつた時には両アドレスの相対関係に対応してデ
ータの読み捨て実行を指示する読み捨て制御信号
３３、もしくはデータの２度読み実行を指示する
２度読み制御信号３４を発生し、これらを読み出
しアドレスカウンタ２３に印加する。

第５図にバツフア制御回路３１の一構成例を示
す。図中、破線で囲まれた部分３１０がプレジオ
クロナススリツプ制御回路であり、１４は書き込
みアドレス信号、２４は読み出しアドレス信号、
３２はメモリ制御信号、３３は読み捨て制御信
号、３４は２度読み制御信号、３１１は第１のデ
イジタル比較回路、３１２は読み出しチエツクア
ドレス設定回路、３１３はアドレスチエツクタイ
ミング信号、３１４はラツチ回路、３１５は書き
込みアドレスチエツク信号、３１６は第２のデイ
ジタル比較回路、３１７は第３のデイジタル比較
回路、３１８は読み捨て閾値設定回路、３１９は
２度読み閾値設定回路、３２１は書き込みアドレ
ス変化検出回路、３２２は読み出しアドレス変化
検出回路、３２３は書き込み、読み出し制御回
路、３２４は書き込みアドレス変化検出信号、３
２５は読み出しアドレス変化検出信号である。

次にこのバツフア制御回路３１の動作をより詳
細に説明する。

書き込みアドレス信号１４及び読み出しアドレ
ス信号２４はそれぞれ書き込みアドレス変化検出
回路３２１及び読み出しアドレス変化検出回路３
２２に印加され、該各回路３２１，３２２から
は、それぞれの値が変化する立上りタイミングで
それぞれ書き込みアドレス変化検出信号３２４及
び読み出しアドレス変化検出信号３２５のパルス
を発生させる。書き込みアドレス変化検出信号３
２４及び読み出しアドレス変化検出信号３２５
は、共に書き込み、読み出し制御回路３２３に印
加される。書き込み、読み出し制御回路３２３
は、書き込みアドレス変化検出信号３２４及び読
み出しアドレス変化検出信号３２５から各々書き
込みサイクル、読み出しサイクルを検知し、各々
のサイクル内の適切なタイミングで整合バツフア
メモリ３０への書き込み及び同メモリ３０からの
読み出しを行なうことを指示するメモリ制御信号
３２を発生する。

ここで、プレジオクロナススリツプ制御回路３
１０においては、入力される書き込みアドレス信
号１４及び読み出しアドレス信号２４から、両ア
ドレスの接近を予め検知し、書き込み、読み出し
アドレス差が所定の値より小さくなることがない
ように、読み出しアドレスをジヤンプさせてアド
レス差を一定値以上に保つわけであるが、許容さ
れる２系のクロツク周波数の差が±２×10^-11以
下と非常に小さいため、通常数フレーム周期に設
定される整合バツフアメモリ１周分に相当する読
み出し又は書き込み時間の間に生ずるアドレス差
の減少は、時間に換算して１アドレスに割り当て
られる書き込み又は読み出し動作の時間、即ち書
き込みサイクル時間又は読み出しサイクル時間に
比べ非常に小さな値である。換言すれば、書き込
みアドレスと読み出しアドレスの差が１アドレス
分減少するのに要する時間は、整合バツフアメモ
リ３０を１周分書き込む又は読み出すのに要する
時間に比べ十分長い時間である。このようにアド
レス差の変化が緩やかに起こるため、書き込みア
ドレスと読み出しアドレスの差を常に監視する必
要はなく、従つてアドレス差が「１」減少するの
に要する最短時間に比べ十分短い周期でアドレス
差を監視し、制御を行なうサンプリング制御方式
で対処でき、そのサンプリング周期としては、整
合バツフアメモリ１周分に相当する時間で十分で
ある。

読み出しチエツクアドレス設定回路３１２に
は、整合バツフアメモリ３０の適当なアドレス値
が読み出しチエツクアドレス値として設定され
る。第１のデイジタル比較回路３１１に入力され
る読み出しアドレス信号２４の値が、読み出しチ
エツクアドレス値に一致する度に、第１のデイジ
タル比較回路３１１はアドレスチエツクタイミン
グ信号３１３を発生する。ラツチ回路３１４に入
力される書き込みアドレス信号１４は、上記アド
レスチエツクタイミング信号３１３パルスの立上
りタイミングで該ラツチ回路３１４にラツチさ
れ、書き込みアドレスチエツク信号３１５として
このラツチ回路３１４から出力される。書き込み
アドレスチエツク信号３１５は、第２のデイジタ
ル比較回路３１６及び第３のデイジタル比較回路
３１７の入力として印加される。読み捨て閾値設
定回路３１８には、前述の読み出しチエツクアド
レス値より時間的に少し戻つたアドレス値が読み
捨て閾値として設定され、一方、２度読み閾値設
定回路３１９には、逆に読み出しチエツクアドレ
ス値より時間的に少し先となるアドレス値が２度
読み閾値として設定される。そして読み出しアド
レス信号２４が読み出しチエツクアドレス値に一
致するタイミングでサンプルされた書き込みアド
レス信号値である書き込みアドレスチエツク信号
３１５の値が、アドレス進行方向に数えて、２度
読み閾値から読み捨て閾値の間にある場合はプレ
ジオクロナススリツプを実行する必要はないが、
書き込み側であるＡ系のクロツク周波数が、読み
出し側であるＢ系のクロツク周波数より高い場合
には、書き込みアドレスチエツク信号３１５の値
が読み捨て閾値側から読み出しチエツクアドレス
値に近づいて来るため、両アドレスが一致する前
に、即ち書き込みアドレスチエツク信号値が読み
捨て閾値に一致した時、第２のデイジタル比較回
路３１６は読み捨て制御信号３３を発生する。そ
してこの信号は第４図の読み出しアドレスカウン
タ２３に印加され、読み出しアドレス値がそのフ
レームの最後のアドレスに至つた後、次フレーム
のデータの先頭アドレスである１つ先のアドレス
へ進む代りに、１フレーム飛ばして次のフレーム
の先頭アドレスへアドレスをジヤンプさせる。こ
れにより、書き込みアドレスが読み出しアドレス
へ過度に接近することを防止する制御が実施され
る。

逆にＡ系のクロツク周波数がＢ系のクロツク周
波数より低い場合には、書き込みアドレスチエツ
ク信号値は２度読み閾値側から読み出しチエツク
アドレス値に近づいてくることとなり、書き込み
アドレスチエツク信号値が２度読み閾値に一致し
た時、第３のデイジタル比較回路３１７は２度読
み制御信号３４を発生し、この信号もまた、第４
図の読み出しアドレスカウンタ２３に印加され、
読み出しアドレス値がそのフレームの最後のアド
レスに至つた後、次のフレームに属するデータの
先頭アドレスである１つ先のアドレスへ進む代り
に、１フレーム戻つてそれまでのフレームに属す
るデータの先頭アドレスへアドレスをジヤンプさ
せる。これにより、読み出しアドレスが書き込み
アドレスに過度に接近することを防止する制御が
実施される。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されており、書
き込みアドレス信号１４は、第１のデイジタル比
較回路３１１からアドレスチエツクタイミング信
号３１３がラツチ回路３１４へ印加されるタイミ
ングでラツチされていたが、書き込み側であるＡ
系クロツク位相と、読み出し側であるＢ系のクロ
ツク位相とは独立に変化しているため、以下に示
すような不具合の生ずる恐れがある。

即ち、Ｂ系のクロツク信号で動作している読み
出しアドレスカウンタ２３から出力された読み出
しアドレス信号２４が読み出しチエツクアドレス
値に一致したときのアドレスチエツクタイミング
信号３１３で入力信号をラツチ回路３１４にラツ
チするように制御を行なつた時、書き込み側であ
るＡ系のクロツク信号で動作している書き込みア
ドレスカウンタ１３が、その出力である書き込み
アドレス信号１４を変化させている瞬間であつた
場合、複数ビツトの並列出力で構成される書き込
みアドレス信号１４の個々のビツトの変化タイミ
ング間に存在するスキユーと呼ばれる時間的なば
らつきに起因して、ラツチ回路３１４が、その入
力信号である書き込みアドレス信号値の一部のビ
ツトは変化前の値、残りのビツトは変化後の値を
ラツチすることがある。これにより、書き込みア
ドレスチエツク信号３１５を誤認し、プレジオク
ロナススリツプ制御を実行する必要がない状態に
あるにもかかわらず、読み捨て制御信号３３、も
しくは２度読み制御信号３４を発生してしまつた
り、また逆に、読み捨て又は２度読みが必要であ
るにもかかわらず、読み捨て制御信号３３、２度
読み制御信号３４が発生されなかつたりして、不
要なデータ信号の乱れが発生する恐れがあるとい
う欠点があつた。

この発明は上記のような従来のものの欠点を除
去するためになされたもので、誤つた書き込みア
ドレス認識をすることがなく、不要なスリツプ制
御を行なうことのないプレジオクロナススリツプ
制御回路を提供するものである。

〔問題点を解決するための手段〕

この発明に係るプレジオクロナススリツプ制御
回路は、書き込みアドレス信号値が変化する際の
信号値不確定時間帯を示すサンプルアパーチヤ信
号を発生するサンプルアパーチヤ信号発生手段
と、該サンプルアパーチヤ信号から得られるサン
プルが許可される時間範囲にのみ書き込みアドレ
ス信号値をサンプリングするサンプリング手段
と、該サンプル値と所定タイミングの読み出しア
ドレス信号値との差を検出し、その差が所定の値
よい小さい場合にスリツプ制御信号を発生するス
リツプ制御信号発生手段とを設けたものである。

〔作用〕

この発明においては、書き込みアドレス信号値
が変化する際の信号値不確定時間帯は書き込みア
ドレス信号値のサンプリングを禁止し、書き込み
アドレス信号が確定している時間帯にのみサンプ
リングを許可し、そのサンプリング値に応じてス
リツプ制御を行なう。

〔実施例〕

以下、この発明の実施例を図について説明す
る。第１図は本発明の一実施例によるプレジオク
ロナススリツプ制御回路を有するバツフア制御回
路を示したものである。図中、一点鎖線で囲まれ
た部分が第４図に示されたバツフア制御回路３１
に該当する。また破線で囲まれた部分がプレジオ
クロナススリツプ制御回路３１０に相当する。

図において、書き込みアドレス信号１４、読み
出しアドレス信号２４、メモリ制御信号３２、読
み捨て制御信号３３、２度読み制御信号３４、第
１のデイジタル比較回路３１１、読み出しチエツ
クアドレス設定回路３１２、ラツチ回路３１４、
書き込みアドレスチエツク信号３１５、第２のデ
イジタル比較回路３１６、第３のデイジタル比較
回路３１７、読み捨て閾値設定回路３１８、２度
読み閾値設定回路３１９、書き込みアドレス変化
検出回路３２１、読み出しアドレス変化検出回路
３２２、書き込み、読み出し制御回路３２３、書
き込みアドレス変化検出信号３２４、読み出しア
ドレス変化検出信号３２５は各々従来回路の相当
部分と同じ機能を持つ。

また３２６は書き込みアドレス変化検出信号３
２４を極性反転させるNOT回路、３２７は遅延
回路であり、上記NOT回路３２６及び遅延回路
３２７により、書き込みアドレス信号値が変化す
る際の信号不確定時間帯を示すサンプルアパーチ
ヤ信号３２８を発生するサンプルアパーチヤ信号
発生手段が構成されている。３２９はAND回路、
３３０はAND回路３２９の出力であるラツチ制
御信号であり、上記第１のデイジタル比較回路３
１１、読み出しチエツクアドレス設定回路３１
２、AND回路３２９、及びラツチ回路３１４に
よりサンプル手段が構成されている。

次に動作について説明する。

書き込みアドレス信号１４、読み出しアドレス
信号２４を入力とし、書き込みアドレス変化検出
回路３２１、読み出しアドレス変化検出回路３２
２を経て書き込み、読み出し制御回路３２３から
メモリ制御信号３２を発生せしめる動作、及び読
み出しアドレス信号２４を入力として、第１のデ
イジタル比較回路３１１において同信号を読み出
しチエツクアドレス設定回路３１２に設定された
デイジタル値と比較し、両者が一致した時、アド
レスチエツクタイミング信号３１３を発生せしめ
る動作は従来の回路と同一である。

本実施例においては、書き込みアドレス変化検
出信号３２４をNOT回路３２６で極性反転した
信号を、遅延回路３２７で書き込みサイクルタイ
ムより少し短い時間遅延させ、サンプリングアパ
ーチヤ信号を得ている。第２図ａ〜ｄに、書き込
みアドレス信号１４からサンプルアパーチヤ信号
３２８を得るまでのタイムチヤートを示す。サン
プルアバーチヤ信号３２８は遅延回路３２７の遅
延時間を調整することにより、その負論理時間帯
が、書き込みアドレス信号１４の不確定時間帯
（第２図ａ斜線部分）を含むように設定する（第
２図ａ，ｄ参照）。第２図ｅ〜ｇ及びｈ〜ｊには、
同図上段のサンプルアパーチヤ信号３２８と同じ
タイムスケールで、読み出しアドレス信号２４か
らアドレスチエツクタイミング信号３１３が発生
させられる様子を、２つの例について示してい
る。なお、図中ｎは読み出しチエツクアドレス設
定値を示している。

まず第２図ｅ〜ｇで示した例は、アドレスチエ
ツクタイミング信号３１３が書き込みアドレスサ
イクルの中央寄りの時間帯、即ち書き込みアドレ
ス信号１４の値が確定している時間帯に発生して
いる場合である。この場合は、同図ｆ，ｄのアド
レスチエツクタイミング信号３１３とサンプルア
パーチヤ信号３２８との論理積がAND回路３２
９でとられ、AND回路３２９の出力信号である
ラツチ制御信号３３０には同図ｇに示されるよう
に正論理パルス部分があり、そのパルス立上りエ
ツジでラツチ回路３１４は書き込みアドレス信号
１４をラツチし、その値を書き込みアドレスチエ
ツク信号３１５として出力する。このアドレスチ
エツク信号３１５を基にして、第２のデイジタル
比較回路３１６又は第３のデイジタル比較回路３
１７において読み捨て制御信号３３又は２度読み
制御信号３４を適宜発生する動作は、従来の回路
の場合と同一である。

また第２図ｈ〜ｊで示した例は、アドレスチエ
ツクタイミング信号３１３が書き込みアドレスサ
イクルの変わり目近く、即ち書き込みアドレス信
号１４の値が不確定である時間帯もしくはその近
傍で発生している場合で（同図ａ，ｉ参照）、
AND回路３２９においてアドレスチエツクタイ
ミング信号３１３とサンプルアパーチヤ信号３２
８との論理積をとつた結果、AND回路３２９の
出力であるラツチ制御信号３３０には正論理パル
スが発生せず（同図ｄ，ｉ，ｊ参照）、従つてラ
ツチ回路３１４は、それ以前に有意なラツチ制御
信号３３０を受けてラツチした書き込みアドレス
値をアドレスチエツク信号３１５として引き継き
出力する。これにより第２のデイジタル比較回路
３１６又は第３のデイジタル比較回路３１７から
読み捨て制御信号３３又は２度読み制御信号３４
が発生されることはない。

ここで、本実施例によれば、第２図ｈ〜ｊに示
されるように、アドレスチエツクタイミング信号
３１３が発生しているにもかかわらず、ラツチ回
路３１４が書き込みアドレス値をラツチしないた
め、プレジオクロナススリツプ制御が実施されな
い場合が生じるが、前にも述べたように、Ａ系、
Ｂ系相互間のクロツク周波数の差は非常に小さ
く、従つてＡ系の書き込みサイクルとＢ系の読み
出しサイクルの位相差も時間が経過するにつれ少
しづつずれて行き、何周期か後のアドレスチエツ
クタイミング信号３１３は第２図ｅ〜ｇに示す例
のように、サンプルアパーチヤ信号の正論理時間
帯に発生されるようになり、プレジオクロナスス
リツプ制御が実施されるようになる。

このように本実施例装置では、書き込みアドレ
ス信号値が変化する際の信号値不確定時間帯は、
ラツチ回路３１４によるサンプリングを禁止する
ようにしたので、誤つてスリツプ制御をしてしま
うことがなく、不要なデータ信号の乱れが発生す
るのを防止できる。

なお、上記実施例ではプレジオクロナススリツ
プ制御を読み出し側で行ない、読み捨て制御又は
２度読み制御で実施したが、プレジオクロナスス
リツプ制御は書き込み側で実施してもよく、その
場合には上記実施例の読み捨て制御に対応して、
１スリツプ単位分の入力データの書き込み停止制
御、また２度読み制御に対応して、連続した２ス
リツプ単位分のメモリに同一入力データを２度書
きする制御でスリツプ制御を行なう。

〔発明の効果〕

以上のように、この発明によれば、プレジオク
ロナススリツプ制御の必要の有無を検出するため
の書き込みアドレス信号のサンプリングを、同信
号値が変化する場合に生じる信号値不確定時間帯
を避けて実施するようにしたので、誤つた書き込
みアドレス認識による不必要なプレジオクロナス
制御をすることのないプレジオクロナススリツプ
制御回路が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるプレジオクロ
ナススリツプ制御回路を含むバツフア制御回路の
構成図、第２図は該プレジオクロナススリツプ制
御回路の動作を説明するためのタイミングチヤー
ト図、第３図はプレジオクロナス整合回路の概念
を示す図、第４図は従来のプレズオクロナス整合
回路の一例を示す図、第５図は従来のプレジオク
ロナススリツプ制御回路を含むバツフア制御回路
の一例を示す図である。１３……書き込みアドレスカウンタ、１４……
書き込みアドレス信号、２３……読み出しアドレ
スカウンタ、２４……読み出しアドレス信号、３
０……整合バツフアメモリ、３１……バツフア制
御回路、３２……メモリ制御信号、３３……読み
捨て制御信号、３４……２度読み制御信号、３１
０……プレジオクロナススリツプ制御回路、３１
１……第１のデイジタル比較回路、３１２……読
み出しチエツクアドレス設定回路、３１３……ア
ドレスチエツクタイミング信号、３１４……ラツ
チ回路、３１５……書き込みアドレスチエツク信
号、３１６……第２のデイジタル比較回路、３１
７……第３のデイジタル比較回路、３１８……読
み捨て閾値設定回路、３１９……２度読み閾値設
定回路、３２１……書き込みアドレス変化検出回
路、３２２……読み出しアドレス変化検出回路、
３２３……書き込み、読み出し制御回路、３２４
……書き込みアドレス変化検出信号、３２５……
読み出しアドレス変化検出信号、３２６……
NOT回路、３２７……遅延回路、３２８……サ
ンプルアパーチヤ信号、３２９……AND回路、
３３０……ラツチ制御信号。なお図中同一符号は
同一又は相当部分を示す。

Claims

【特許請求の範囲】

１読み出しチエツクアドレス値を設定する読み
出しチエツクアドレス設定回路と、上記設定され
た読み出しチエツクアドレス値と実際の読み出し
アドレス値との比較を行ない、この比較結果に基
づいてタイミング信号を出力するデイジタル比較
回路と、このデイジタル比較回路のタイミング信
号に基づき、伝送信号の書き込みアドレス値を保
持するラツチ回路と、上記ラツチ回路に保持され
た上記書き込みアドレス値と読み出しチエツクア
ドレス値との差を検出し、この検出結果と予め定
められた設定値との比較演算に基づいてスリツプ
制御信号を発生するスリツプ制御手段とを備え、
独立したデイジタル信号糸の間で伝送信号の授受
を行なう場合に両者の伝送レートの差を補正する
プレジオクロナススリツプ制御回路において、上
記伝送信号の書き込みアドレス値の変化を検出
し、この検出結果に基づいて、書き込みアドレス
値の信号値不確定時間帯信号を出力する検出回路
と、この検出回路から出力された信号値不確定時
間帯信号を遅延し出力する遅延手段と、この遅延
手段から出力された信号に基づいて、上記ラツチ
回路の書き込みアドレス値を保持するタイミング
を制御する論理回路とを備えたことを特徴とする
プレジオクロナススリツプ制御回路。