JPH0559506B2

JPH0559506B2 -

Info

Publication number: JPH0559506B2
Application number: JP29243787A
Authority: JP
Inventors: Takafumi Nagasawa; Hiroyuki Arai
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-11-19
Filing date: 1987-11-19
Publication date: 1993-08-31
Also published as: JPH01134757A

Description

【発明の詳細な説明】 (イ) 産業上の利用分野本発明は、CD（コンパクトデイスク）再生用集
積回路に関し、特に、デイスクから読み出された
サブコードＱの処理に関するものである。

(ロ) 従来の技術 CDに於いては、24個の情報シンボル（８ビツ
ト）と８個のパリテイシンボル（８ビツト）の合
計32個のシンボルに８ビツトのサブコードが付さ
れ、これらがEFM（８−14）変調されて24ビツト
のフレーム同期信号と共に588チヤンネルビツト
の１フレームとしてデイスクに記録されている。
サブコードは、Ｐ、Ｑ、Ｒ、Ｓ、Ｔ、Ｕ、Ｖ、Ｗ
のチヤンネルが割り当てられており、曲の頭出し
や予め設定された順序に従つて再生するプログラ
ム機能のためにＰ及びＱのチヤンネルが使用され
る。これらサブコードの各チヤンネルは、98フレ
ーム、即ち、98ビツトで構成されており、特に、
サブコードＱのフオーマツトは、サブコードの同
期信号S₀，S₁の２ビツトと、４ビツトのコントロ
ールデータと、４ビツトのアドレスデータと、72
ビツトのデータと、16ビツトのCRC（Cyclic
Redundancy Code）とから構成されている。

第２図は、そのサブコードＱのデータフオーマ
ツトを示すものである。第２図に示される如く、
サブコードＱは、コントロールデータ、アドレス
データの他に、８ビツトのBCDコードで表され
るＡ〜Ｉの領域に、トラツクナンバー、インデツ
クス、曲中の時間（秒）（分）、曲中のフレーム、
累積時間（秒）（分）、累積フレーム数が割り当て
られている。通常、このサブコードＱは、再生中
の曲番や演奏時間の表示等に使用されるが、曲の
頭出しやプログラム機能のために、CDの内周に
設けられたリードインエリアに記録されたサブコ
ードＱは、そのCDに収録されている曲のデータ
及びCDの外周に設けられたリードアウトエリア
のデータが割り当てられている。即ち、リードイ
ンエリアのサブコードＱの場合には第３図に示さ
れている如く領域Ａは「00」であり、領域Ｂには
収録された曲のトラツクナンバー、領域Ｇ及びＨ
にはそのトラツクナツバーの曲のスタート時間、
領域Ｉには、そのトラツクのスタートから曲が始
まるまでのフレーム数が割り当てられている。更
に、領域Ｂには「A0」、「A1」、「A2」というイン
デツクスがあり、「A0」に於いては領域Ｇに初め
の曲のトラツクナンバー、「A1」に於ける領域Ｇ
には最終曲のトラツクナンバーが記録され、
「A2」に於ける領域Ｇ及びＨにはリードアウトエ
リアのスタート時間と領域Ｉにはリードアウトエ
リアのスタートまでのフレーム数が記録されてい
る。また、CDの場合、収録できる曲数は最大99、
即ちｎ＝99であるため、リードインエリアのサブ
コードＱは最大102種類となる。このようなサブ
コードＱを取り出すための回路は、通常CD再生
用集積回路に内蔵される。従来のCD再生用集積
回路のサブコード出力回路は、デイスクから読み
出されたEFM信号からフレーム同期信号を検出
し、そのフレーム同期信号の後に続くEFM信号
を復調して８ビツトのサブコードを得、そのサブ
コード中のＱチヤンネルのデータをシフトレジス
タに印加し、各フレーム毎にサブコードＱを蓄積
することによつて、サブコードＱのデータを完成
させた後、シフトレジスタからシリアルに外部、
例えばマイクロコンピユータに出力していた。マ
イクロコンピユータではシリアルに転送されて来
るサブコードＱを使用して、曲番表示や時間表示
等を行うと共に光ピツクアツプの目標値への移動
のデータとしている。

上述と同様の技術は、特開昭60−83261号公報
に詳細に記載されている。

(ハ) 発明が解決しようとする問題点斯上のCD再生用集積回路を使用した場合、外
部に接続される制御用のマイクロコンピユータ
は、曲数の表示、時間の表示あるいはプログラム
選曲を行うために、リードインエリアのサブコー
ドＱを予め受け取つて記憶回路に記憶しなければ
ならない。ところが、リードインエリアのサブコ
ードＱは、前述した如く、最大で102となり、そ
のデータのビツト数は８×３×102＝2448ビツト
である。一方マイクロコンピユータ内の記憶回路
（RAM）は、たかだか1Kビツト程度であり、更
に、RAM内にはその他の処理に必要なデータも
記憶しなければならないので、サブコードＱをす
べて記憶することはできず、外付のRAMを使用
しなければならなかつた。また、リードインエリ
アのサブコードＱを使用して曲の演奏時間等を知
る場合には、その曲の始まりの時間と次の曲の始
まりの時間を得る必要があり、そのためサブコー
ドＱの記憶されたRAMのアクセスを２回行わな
ければならないので、マイクロコンピユータのプ
ログラム負担が大きくなつていた。

(ニ) 問題点を解決するための手段本発明は、上述した点に鑑みて創作されたもの
であり、EFM信号から変換されたサブコードＱ
を取り込む第１のシフトレジスタと、前記サブコ
ードＱの第１領域に記録されたデータを記憶する
ためにデータバスを介して前記第１のシフトレジ
スタに接続された記憶回路と、前記サブコードＱ
の第２の領域に記録されたデータと外部から印加
された信号に基いて前記記憶回路の書き込み及び
読み出しを制御するＲ／Ｗ制御回路と、前記サブ
コードＱの第３の領域に記録されたデータを書き
込みアドレスとし、外部から印加されたアドレス
データを読み出しアドレスとして前記記憶回路に
印加するアドレス制御回路と、外部から印加され
たアドレスデータをインクリメントする加算手段
と、前記外部から印加されたアドレスデータで読
み出されたデータをラツチする第１のラツチ回路
と、前記インクリメントされたアドレスデータで
読み出されたデータをラツチする第２のラツチ回
路と、前記第１のシフトレジスタの出力と前記第
１のラツチ回路及び第２のラツチ回路の出力とを
切換え出力するセレクタと、該セレクタの出力が
印加され外部から印加されるクロツクで入力され
たデータを外部に送出する第２のシフトレジスタ
と、前記第１のシフトレジスタに取り込まれたサ
ブコードの第３の領域のデータが特定データであ
るとき第１の領域の所定データを保持する第３の
ラツチ回路と、前記外部から印加されたアドレス
データと前記第３のラツチ回路にラツチされたデ
ータが一致することを検出する一致検出回路と、
該一致検出回路の検出出力に基いて、前記インク
リメントされたアドレスデータに替えて所定のア
ドレスデータを前記アドレス制御回路に出力する
アドレス切換回路とを備え、CDのリードインエ
リアに記録されたサブコードＱを予め前記記憶回
路に記憶し、外部からのアドレスで２種類のデー
タを同時に出力するCD再生用集積回路を提供す
るものである。

(ホ) 作用上述の手段によれば、第１のシフトレジスタに
取り込まれたサブコードＱの第２の領域に記録さ
れたトラツクナンバーが「00」（８ビツトBCD）
であることをＲ／Ｗ制御回路が検出すると、その
検出出力により記憶回路が書き込み状態になり、
また、サブコードＱの第３の領域に記憶されたト
ラツクナンバーデータをアドレス制御回路が受け
取つて記憶回路に印加することにより、サブコー
ドＱの第１の領域に記録されたデータがトラツク
ナンバーをアドレスとした記憶回路の領域に記憶
される。従つて、光ピツクアツプがCDのリード
インエリアを読み出すことにより、そのCDに収
録された曲のデータがすべて記憶回路に記憶され
る。一方、外部からデータ要求信号とアドレスデ
ータが印加されると、Ｒ／Ｗ制御回路は記憶回路
を読み出し状態としアドレス制御回路が印加され
たアドレスデータを記憶回路に印加するため、そ
のアドレスに記憶されたデータが読み出され、第
１のラツチ回路に転送保持される。更に、外部か
ら印加されたアドレスデータは加算手段により＋
１され、次のアドレスを指定するアドレスデータ
が作られる。このアドレスデータはアドレス制御
回路から記憶回路に印加されるため、記憶回路か
らは次のアドレスに記憶されたデータが読み出さ
れ、第２のラツチ回路に転送保持される。そし
て、第１のラツチ回路と第２のラツチ回路に保持
された２つのデータはセレクタを介して第２のシ
フトレジスタに印加され、第２のシフトレジスタ
から外部にシリアルに出力される。一方、第１の
シフトレジスタに取り込まれたサブコードＱの領
域Ｂが「A1」であるときに、そのサブコードＱ
の領域Ｇに記録された最終曲のトラツクナンバー
が第３のラツチ回路に保持されているため、外部
から印加されたアドレスが最終曲を示すものであ
る場合、一致検出回路から検出出力が出力され、
アドレス切換回路は、インクリメントされたデー
タの代りに「A2」のトラツクナンバーをアドレ
スとしてRAMに送出する。「A2」のアドレスに
記憶されたデータは、リードアウトエリアの時間
とフレーム数であり、このデータが第２のラツチ
回路に保持される。従つて、第２のシフトレジス
タから取り出されるデータは最終曲とリードアウ
トエリアのデータとなる。

(ヘ) 実施例第１図は本発明の実施例を示すブロツク図であ
る。22ビツトのシフトレジスタ１は、デイスクか
ら読み出されたEFM信号を、PLL回路（図示せ
ず）で作成された4.3218MHzのEFM同期パルス
PLCKによつて入力するものである。フレーム同
期信号検出回路２は、シフトレジスタ１に入力さ
れたEFM信号がフレーム同期信号、即ち、前後
の11ビツトが各々連続した値であることを検出す
るものであり、フレーム同期信号を検出したとき
には検出出力FSDを発生する。14ビツトラツチ
回路３は、シフトレジスタ１の第９ビツトから第
22ビツトの各出力が印加され、フレーム同期信号
の後に続く１シンボルの14ビツトを保持するもの
であり、14ビツトラツチ回路３の出力は、14ビツ
トのEFM信号を８ビツトのシンボルに変換する
EFMデコーダ４に印加されると共に、14ビツト
のシンボルがサブコード同期信号を示すか否かを
検出するサブコード同期信号検出回路５に印加さ
れる。サブコード同期信号検出回路５は、同期信
号S₀（14ビツトのパターンでは00100000000001）
と同期信号S₁（14ビツトのパターンでは
00000000010010）を検出し、検出出力SSDを発生
する。

一方、EFMデコーダ４の８ビツト出力はバツ
フア６を介してデータバス７に印加され、オーデ
イオの情報シンボル及びバリテイシンボルはデー
タバス７を介してRAM（図示せず）に記憶され
る。また、EFMデコーダ４の出力はサブコード
レジスタ８にも接続されており、出力されたデー
タがサブコードの場合には、このサブコードレジ
スタ８に保持される。更に、サブコードのＱチヤ
ンネルを示すビツトは、第１のシフトレジスタ９
のデータ入力に印加される。

第１のシフトレジスタ９は、80ビツトから構成
され、シフト制御回路１０から印加されるシフト
クロツクSUBCLKにより、印加されたデータを
順次シフト蓄積する。シフト制御回路１０は、検
出出力SSD及び検出出力FSDに基いてシフトク
ロツクSUBCLKを発生するものであり、サブコ
ード同期信号S₀とS₁が検出された後、検出出力
FSDが出力される毎に、そのフレーム同期信号
に続くEFM信号の14ビツトシンボルの入力完了
に同期してシフトクロツクSUBCLKを80個発生
する。従つて、第１のシフトレジスタ９には、サ
ブコード同期信号S₀，S₁に続く80フレーム期間の
サブコードＱのデータ、即ち、４ビツトのコント
ロールデータと、４ビツトのアドレスデータと、
72ビツトの情報データが蓄積されるのである。

ラツチ回路１１は、第２図に示されたサブコー
ドＱの第１の領域である領域Ｇ、Ｈ、Ｉを一時保
持する24ビツトのラツチであり、第１のシフトレ
ジスタ９の下位24ビツト出力、即ち、サブコード
Ｑの領域Ｇ、Ｈ、Ｉに相当するビツト出力に接続
され、ラツチ回路１１の出力はデータバス１２に
接続される。記憶回路（RAM）１３は、容量が
3Kビツトのスタテツクメモリであり、リードイ
ンエリアから取り出されたサブコードＱを記憶す
るために、トラツクナンバーを示す８ビツトの
BCDデータでアドレスされ、そのアドレスされ
た領域が25ビツト（24ビツト＋チエツクビツト
１）で構成されている。従つて、第３図に示され
たようなリードインエリアから読み出された曲情
報が、トラツクナンバーをアドレスとしてすべて
記憶可能である。このRAM１３のデータ入出力
D₀〜D₂₄は25ビツトのデータバス１２に接続さ
れ、アドレス入力A₀〜A₇はアドレス制御回路１
４の出力に接続され、書き込み制御入力、及
び、読み出し制御入力は、Ｒ／Ｗ制御回路１
５に接続される。

Ｒ／Ｗ制御回路１５は、ラツチ回路１６、トラ
ツクナンバーゼロ検出回路１７、データ要求受付
回路１８及びNANDゲート１９、ORゲート２０
で構成され、アドレス制御回路１４は、ラツチ回
路２１、アドレス切換回路２２、及び、読み出し
アドレス入力回路２３から構成されている。ラツ
チ回路１６は、サブコードＱのトラツクナンバー
を記憶する第２の領域である領域Ａ（第２図に示
される）に対応する第１のシフトレジスタ９の８
ビツト出力に接続され、その出力は、トラツクナ
ンバーゼロ検出回路１７に印加される。即ち、第
１のシフトレジスタ９に取り込まれたサブコード
Ｑのトラツクナンバーが「00」（BCD）であるか
否かを検出し、「00」である場合には今読み出し
ているトラツクがリードインエリアであると認識
してRAM１３に書き込み制御信号TNOを出力
する。また、ラツチ回路２１は、サブコードＱの
インデツクスを記録する第３の領域である領域Ｂ
（第２図）に対応する第１のシフトレジスタ９の
８ビツト出力に接続され、領域Ｂに記録されたト
ラツクナンバーを示すデータをRAM１３のアド
レスとして取り込む。一方、データ要求受付回路
１８は、外部、例えばマイクロコンピユータから
のデータ要求信号REQに基いて、RAM１３に読
み出しタイミング信号WD１，WD３３の印加さ
れたORゲート２０で制御されるNANDゲート１
９を介して読み出し制御信号MEを印加すると共
にアドレス切換回路２２を制御する。また、読み
出しアドレス入力回路２３は、データ要求信号
REQに引き続いてマイクロコンピユータから送
られて来るトラツクナンバーを示すデータを受け
取つて保持し、RAM１３のアドレスとしてアド
レス切換回路２４に印加する。更に、読み出しア
ドレス入力回路２３は、入力されたアドレスデー
タに＋１を加算する手段を内蔵しており、具体的
には、インクリメント機能を有するプリセツタブ
ルレジスタで構成され、最初の読み出しタイミン
グ信号WD１と次の読み出しタイミング信号WD
３３の中間で発生するタイミング信号WD１６で
インクリメントが行われる。この読み出しアドレ
ス入力回路２３の出力は、アドレス切換回路２４
に印加される。アドレス切換回路２２は、データ
要求受付回路１８から読み出し制御信号MEが出
力されていない場合にラツチ回路２１の出力を
RAM１３のアドレス入力A₀〜A₇に印加し、読み
出し制御信号MEが出力されている場合にアドレ
ス切換回路２４から出力される読み出しアドレス
入力回路２３に保持されたデータをアドレス入力
A₀〜A₇に印加する。

一方、データバス１２には、各々24ビツトで構
成された第１のラツチ回路２５と第２のラツチ回
路２６が接続され、第１のラツチ回路２５のラツ
チ動作は読み出しタイミング信号WD１で制御さ
れ、第２のラツチ回路２６のラツチ動作は読み出
しタイミング信号WD３３で制御されるようにな
つている。第１のラツチ回路２５及び第２のラツ
チ回路２６の出力は、セレクタ２７に印加され
る。

また、第３のラツチ回路２８は、８ビツトで構
成され、入力にはサブコードＱの領域Ｇを取り込
む第１のシフトレジスタ９の８ビツト出力が接続
され、出力は読み出しアドレス入力回路２３の出
力と共に一致検出回路２９に印加される。第３の
ラツチ回路２８のラツチ動作は、ラツチ回路２１
にラツチされたデータがインデツクス「A1」で
あることを検出する「A1」検出回路３０の出力
で制御され、「A1」の記録されたサブコードＱ内
の領域Ｇに記録された最終曲を示すトラツクナン
バーｎ（第３図）が第３のラツチ回路２８にラツ
チされる。一致検出回路２９は、読み出しアドレ
ス入力回路２３のデータと第３のラツチ回路２８
のデータが一致するか否かを検出する一致回路３
１と一致出力を取り込むＤ−FF３２で構成され、
Ｄ−FF３２のクロツクが読み出しアドレス入力
回路２３のインクリメントを行うタイミング信号
WD１６となつている。従つて、読み出しアドレ
ス入力回路２３でインクリメントが行われる前の
データ、即ち、外部から印加されたアドレスデー
タと第３のラツチ回路２８のデータとの一致検出
結果がタイミング信号WD１６発生後Ｄ−FF３
２の出力Ｑから出力され、アドレス切換回路２４
に印加される。アドレス切換回路２４は、読み出
しアドレス入力回路２３の出力とアドレス「A2」
を示すデータとを切換出力するものであり、Ｄ−
FF３２からの一致出力が印加されたときアドレ
ス「A2」を出力する。

セレクタ２７は、データ要求受付回路１８から
の読み出し制御信号MEによつて制御され、読み
出し制御信号MEが出力されていないとき、即
ち、外部からデータ要求が無いとき、第１のシフ
トレジエスタ９に取り込まれたサブコードＱを第
２のシフトレジスタ３３に出力し、外部からのデ
ータ要求により読み出し制御信号MEが出力され
ているときは、第１のラツチ回路２５の出力を、
サブコードＱの領域Ｇ、Ｈ、Ｉを取り込む第１の
シフトレジスタ９のビツト出力に代えて出力する
と共に、第２のラツチ回路２６の出力を、サブコ
ードＱの領域Ｃ、Ｄ、Ｅを取り込む第１のシフト
レジスタ９のビツト出力に代えて第２のシフトレ
ジスタ３３に出力する。第２のシフトレジスタ３
３は、80ビツトから成り、セレクタ２７から出力
されたデータを保持し、外部のマイクロコンピユ
ータ等から印加されるシフトクロツクSCKによ
り、保持したデータをデータ出力端子Doutから
シリアルに出力する。

第１図に於いて、光ピツクアツプがCDのリー
ドインエリアのEFM信号を読み取ることにより、
98フレーム毎にサブコードＱが第１のシフトレジ
スタ９に蓄積される。このリードインエリアのサ
ブコードＱの領域Ａに記録されたトラツクナンバ
ーは「00」であるため、これがトラツクナンバー
ゼロ検出回路１７によつて検出され、書き込み制
御信号TNOが出力され、RAM１３が書き込み
状態となる。同時に、第３図に示された如く、サ
ブコードＱの領域Ｂに記録されたトラツクナンバ
ーがアドレスデータとしてラツチ回路２１及びア
ドレス切換回路２２を介してRAM１３に印加さ
れるため、そのアドレスデータで示されるアドレ
スに、第３図に示されたサブコードＱの領域Ｇ、
Ｈ、Ｉに記録された曲の時間（秒）（分）データ
とフレームデータが記憶される。この記憶動作を
繰り返えすことにより、第３図に示されたすべて
のデータが、トラツクナンバーとインデツクス
A0、A1、A2をアドレスとしてRAM１３に記憶
される。

一方、マイクロコンピユータがデータ要求信号
REQとトラツクナンバーを印加すると、データ
要求受付回路１８が読み出し制御信号MEを出力
するため、タイミング信号WD１に於いて、
RAM１３が読み出し状態となり、読み出しアド
レス入力回路２３からアドレス切換回路２４及び
２２を介して印加されるマイクロコンピユータか
らのトラツクナンバーでRAM１３がアクセスさ
れ、そのアドレスのデータが読み出される。この
読み出されたデータはデータバス１２を介してタ
イミング信号WD１で制御される第１のラツチ回
路２５に保持される。更に、タイミング信号WD
１６が発生すると読み出しアドレス入力回路２３
に於いて、先にマイクロコンピユータから入力さ
れたトラツクナンバーに＋１が加算され、次のト
ラツクナンバーのデータが作成される。そして、
タイミング信号WD３３の発生により、RAM１
３は再び読み出し状態となり、次のトラツクナン
バーのデータでアクセスされたデータが読み出さ
れる。この読み出されたデータはデータバス１２
を介してタイミング信号WD３３で制御される第
２のラツチ回路２６に保持される。一方、外部か
ら読み出しアドレス入力回路２３に印加されたト
ラツクナンバーが第３のラツチ回路２８に保持さ
れた最終曲のトラツクナンバーと一致した場合、
タイミング信号WD１では、最終曲のトラツクナ
ンバーをアドレスとして、RAM１３から最終曲
のデータが読み出され第１のラツチ回路２５にラ
ツチされ、タイミング信号WD３３では、Ｄ−
FF３２から出力される一致出力により、インク
リメントされたアドレスの代りに「A2」のアド
レスがアクセスされ、RAM１３から「A2」のア
ドレスに記憶されたリードアウトエリアの開始時
間及びフレーム数が第２のラツチ回路２６に転送
される。第１のラツチ回路２５及び第２のラツチ
回路２６に保持された２種類のデータは、セレク
タ２７を介して第２のシフトレジスタ３３に印加
され、第２のシフトレジスタ３３からシリアルに
外部に出力される。

従つて、マイクロコンピユータから一つのトラ
ツクナンバーを与えることによりそのトラツクナ
ンバーに対応するデータのみならず、次のトラツ
クナンバーに対応するデータも取り出すことがで
きる。更に、最終曲のトラツクナンバーを指定し
た場合には、最終曲のデータと共にリードアウト
エリアの開始時間及びフレーム数が取り出せるの
で、最終曲の演奏時間が単純な引き算で得ること
ができる。

(ト) 発明の効果上述の如く本発明によれば、リードインエリア
に記録されたサブコードＱからそのCDに収録さ
れている曲のデータがCD再生用集積回路内に予
め記憶されるため、外付の記憶回路を使用する必
要もなく、また、記憶容量の小さいマイクロコン
ピユータも使用できる利点がある。また、マイク
ロコンピユータが一つのトラツクナンバーを指定
するだけで次のトラツクナンバーのデータも取り
出すことができるので、プログラム選曲、頭出
し、演奏時間表示、あるいは、サーチ等のプログ
ラムが短くなり、マイクロコンピユータのプログ
ラム負担が軽減する利点がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図は、サブコードＱのデータ割り付け図、第３
図は、リードインエリアのサブコードＱに記録さ
れるデータを示す図である。１……シフトレジスタ、２……フレーム同期信
号検出回路、３……ラツチ回路、４……EFMデ
コーダ、５……サブコード同期信号検出回路、６
……バツフア、７……データバス、８……サブコ
ードレジスタ、９……第１のシフトレジスタ、１
０……シフト制御回路、１１……ラツチ回路、１
２……データバス、１３……RAM、１４……ア
ドレス制御回路、１５……Ｒ／Ｗ制御回路、１６
……ラツチ回路、１７……トラツクナンバーゼロ
検出回路、１８……データ要求受付回路、２１…
…ラツチ回路、２２……アドレス切換回路、２３
……読み出しアドレス入力回路、２５……第１の
ラツチ回路、２６……第２のラツチ回路、２７…
…セレクタ、２８……第３のラツチ回路、２９…
…一致検出回路、３０……「A1」検出回路、２
４……アドレス切換回路、３３……第２のシフト
レジスタ。

Claims

【特許請求の範囲】

１デイスクから読み出されたEFM信号を８ビ
ツトのシンボルに変換するEFMデコーダと、該
EFMデコーダから出力されるサブコードを取り
込む第１のシフトレジスタとを内蔵するCD再生
用集積回路において、データバスを介して前記第
１のシフトレジスタに接続され、前記サブコード
の第１の領域に記録されたデータを記憶する記憶
回路と、前記サブコードの第２の領域に記録され
たデータと外部から印加された信号に基づいて前
記記憶回路の書き込み及び読み出しを制御する
Ｒ／Ｗ制御回路と、前記サブコードの第３の領域
に記録されたデータを書き込みアドレスとし、外
部から印加されたアドレスデータを読み出しアド
レスとして前記記憶回路に印加するアドレス制御
回路と、外部から印加されたアドレスデータをイ
ンクリメントする加算手段と、前記外部から印加
されたアドレスデータで読み出されたデータをラ
ツチする第１のラツチ回路と、前記インクリメン
トされたアドレスデータで読み出されたデータを
ラツチする第２のラツチ回路と、前記第１のシフ
トレジスタの出力と前記第１のラツチ回路及び第
２のラツチ回路の出力とを切換え出力するセレク
タと、セレクタの出力が印加され外部から印加さ
れるクロツクで入力されたデータを外部に送出す
る第２のシフトレジスタと、前記第１のシフトレ
ジスタに取り込まれたサブコードの第３の領域の
データが特定データであるとき第１の領域の所定
データを保持する第３のラツチ回路と、前記外部
から印加されたアドレスデータと前記第３のラツ
チ回路にラツチされたデータが一致することを検
出する一致検出回路と、該一致検出回路の検出出
力に基づいて前記インクリメントされたアドレス
データに替えて所定のアドレスデータを前記アド
レス制御回路に出力するアドレス切換回路とを、
前記CD再生用集積回路内に配置したことを特徴
とするCD再生用集積回路。