JPH0528754A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0528754A JPH0528754A JP3182245A JP18224591A JPH0528754A JP H0528754 A JPH0528754 A JP H0528754A JP 3182245 A JP3182245 A JP 3182245A JP 18224591 A JP18224591 A JP 18224591A JP H0528754 A JPH0528754 A JP H0528754A
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Abstract
(57)【要約】 （修正有）
【目的】 消費電力を低減させ、ビット単位での位置指
定でメモリセルアレイ内の任意位置のワードデータがア
クセス可能なピクセルアライン機能のメモリを実現す
る。 【構成】 ブロック６‐１〜６‐４のロウデコーダ（Ｒ
Ｄ）２によりワードラインが駆動されブロック選択回路
（ＢＳ）１により信号ＢＳ１〜ＢＳ４が出力される。Ｏ
Ｒゲート８〜１１はブロック選択信号ＢＳ１〜ＢＳ４を
受け、選択された１ブロックと上位の１ブロックを活性
化する信号ＢＡ１〜ＢＡ４を発生する。ブロック選択回
路１とＯＲゲート８〜１１により、選択されるブロック
とこれに連続するブロックを同時に活性化する。カラム
デコーダ３はワード単位でのデータの位置を示す信号を
発生し、カラム選択ゲート制御回路７はワードデータを
選択する信号を発生し、カラム選択ゲート４はメモリセ
ルアレイ６とデータバス５との間でワードデータのアク
セスを行わせる。
定でメモリセルアレイ内の任意位置のワードデータがア
クセス可能なピクセルアライン機能のメモリを実現す
る。 【構成】 ブロック６‐１〜６‐４のロウデコーダ（Ｒ
Ｄ）２によりワードラインが駆動されブロック選択回路
（ＢＳ）１により信号ＢＳ１〜ＢＳ４が出力される。Ｏ
Ｒゲート８〜１１はブロック選択信号ＢＳ１〜ＢＳ４を
受け、選択された１ブロックと上位の１ブロックを活性
化する信号ＢＡ１〜ＢＡ４を発生する。ブロック選択回
路１とＯＲゲート８〜１１により、選択されるブロック
とこれに連続するブロックを同時に活性化する。カラム
デコーダ３はワード単位でのデータの位置を示す信号を
発生し、カラム選択ゲート制御回路７はワードデータを
選択する信号を発生し、カラム選択ゲート４はメモリセ
ルアレイ６とデータバス５との間でワードデータのアク
セスを行わせる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特にパソコンやワークステーションなど
の情報機器で、画像用のフレームメモリとして用いられ
るビデオメモリに利用すると有効であるブロック活性化
回路に関するものである。
るものであり、特にパソコンやワークステーションなど
の情報機器で、画像用のフレームメモリとして用いられ
るビデオメモリに利用すると有効であるブロック活性化
回路に関するものである。
【０００２】
【従来の技術】文字や図形を表示する図形表示装置にお
ける表示データを記憶するフレームバッファには一般に
ビデオメモリが用いられている。半導体技術の進歩によ
り、ビデオメモリにおいても１チップに集積されるメモ
リ容量が増大してきている。１チップでのメモリ容量の
増大はボード上での実装面積の縮小には効果があるが、
チップの消費電力も同様に増加しており、所望のパッケ
ージを使用できないという問題点が生じてくる。
ける表示データを記憶するフレームバッファには一般に
ビデオメモリが用いられている。半導体技術の進歩によ
り、ビデオメモリにおいても１チップに集積されるメモ
リ容量が増大してきている。１チップでのメモリ容量の
増大はボード上での実装面積の縮小には効果があるが、
チップの消費電力も同様に増加しており、所望のパッケ
ージを使用できないという問題点が生じてくる。
【０００３】大容量のビデオメモリにおける低消費電力
化の手段としては、複数ブロックに分割されたメモリセ
ルアレイのうち、アクセスされるブロックのみを活性化
する方法がとられている。図２は、上記のように複数ブ
ロックに分割されたメモリの構成図であり、図において
はメモリセルアレイを４分割した例を示し、複数ビット
幅のデータ（以下ワードデータと記す）でアクセスさ
れ、このワードデータが４ビットの場合を示している。
６はメモリセルアレイでこれを４ブロックに分割し、各
ブロックを６-１,６-２,６-３,６-４とする。１はアク
セスすべきブロックを示すアドレスを受けブロック選択
信号を発生するブロック選択回路（ＢＳ）、２はロウデ
コーダＲＤ、３はコラムアドレスをデコードするコラム
デコーダ、４はコラムデコーダ３の出力により駆動され
るコラム選択ゲート、５は内部データバスである。
化の手段としては、複数ブロックに分割されたメモリセ
ルアレイのうち、アクセスされるブロックのみを活性化
する方法がとられている。図２は、上記のように複数ブ
ロックに分割されたメモリの構成図であり、図において
はメモリセルアレイを４分割した例を示し、複数ビット
幅のデータ（以下ワードデータと記す）でアクセスさ
れ、このワードデータが４ビットの場合を示している。
６はメモリセルアレイでこれを４ブロックに分割し、各
ブロックを６-１,６-２,６-３,６-４とする。１はアク
セスすべきブロックを示すアドレスを受けブロック選択
信号を発生するブロック選択回路（ＢＳ）、２はロウデ
コーダＲＤ、３はコラムアドレスをデコードするコラム
デコーダ、４はコラムデコーダ３の出力により駆動され
るコラム選択ゲート、５は内部データバスである。
【０００４】上記構成において、ロウアドレスが入力さ
れると各ブロック６‐１、６‐２、６‐３、６‐４にお
いてロウデコーダ（ＲＤ）２により任意のワードライン
が駆動されると同時に、ブロック選択回路（ＢＳ）１の
出力ＢＳ１〜ＢＳ４により特定の１ブロックのみが活性
化される。次にカラムアドレスが入力されると、カラム
デコーダ３により任意のワードデータの位置を示す信号
が発生され、この信号を受けてコラム選択ゲート４によ
りアクセスされたワードデータを選択することによりメ
モリセルアレイ６とデータバス５との間でワードデータ
のアクセスが行われる。
れると各ブロック６‐１、６‐２、６‐３、６‐４にお
いてロウデコーダ（ＲＤ）２により任意のワードライン
が駆動されると同時に、ブロック選択回路（ＢＳ）１の
出力ＢＳ１〜ＢＳ４により特定の１ブロックのみが活性
化される。次にカラムアドレスが入力されると、カラム
デコーダ３により任意のワードデータの位置を示す信号
が発生され、この信号を受けてコラム選択ゲート４によ
りアクセスされたワードデータを選択することによりメ
モリセルアレイ６とデータバス５との間でワードデータ
のアクセスが行われる。
【０００５】図２に示す構成のメモリを図形表示装置の
フレームバッファとして用いた場合の図形表示装置にお
ける表示画面を図３に示す。図３において、８は表示画
面を示し、この表示画面８は図２に示すメモリのビット
マップに対応しており、領域１〜４はメモリセルアレイ
のブロック６-１〜６-４に対応している。表示画面８上
での９-１に示す位置のワードデータをアクセスする場
合には、与えられるアドレスによりブロック選択回路１
の出力ＢＳ２がアクティブとなり、メモリでのブロック
６-２が活性化される。９-２に示す位置のワードデータ
をアクセスする場合には、同様にブロック６-３が活性
化される。このように、従来のメモリにおいては、メモ
リを複数ブロックに分割し、アクセスされるべきブロッ
クのみを活性化し、消費電力の低減を図っている。
フレームバッファとして用いた場合の図形表示装置にお
ける表示画面を図３に示す。図３において、８は表示画
面を示し、この表示画面８は図２に示すメモリのビット
マップに対応しており、領域１〜４はメモリセルアレイ
のブロック６-１〜６-４に対応している。表示画面８上
での９-１に示す位置のワードデータをアクセスする場
合には、与えられるアドレスによりブロック選択回路１
の出力ＢＳ２がアクティブとなり、メモリでのブロック
６-２が活性化される。９-２に示す位置のワードデータ
をアクセスする場合には、同様にブロック６-３が活性
化される。このように、従来のメモリにおいては、メモ
リを複数ブロックに分割し、アクセスされるべきブロッ
クのみを活性化し、消費電力の低減を図っている。
【０００６】
【発明が解決しようとする課題】１チップに集積可能な
素子数が増大した場合に、ビデオメモリにおいては、記
憶容量の増加だけでなく、画像表示装置の性能向上の見
地から新たな機能の追加が望まれている。新たな機能と
は、書き込みデータに対する論理演算機能や、ビット単
位での位置指定でメモリセルアレイ内の任意位置のワー
ドデータがアクセス可能なピクセルアライン機能であ
り、特に画像表示装置における画像処理は表示画面の表
示データを画素（ビット）単位で処理し表示するもので
あり、ピクセルアライン機能は画像表示装置の性能向上
に有効である。このピクセルアライン機能を実現する場
合、低消費電力化のためにアクセスするブロックのみ活
性化する従来のメモリにおいては、アクセスするワード
データが、分割されたメモリセルアレイの２つのブロッ
クにまたがって存在する場合に、ワードデータが分割さ
れ一部のビットにしかアクセスできない。したがって、
１ワードのデータにアクセスするためには２サイクルに
わたって２ブロックをアクセスし、メモリ外部で合成す
るという複雑な処理を必要とする。
素子数が増大した場合に、ビデオメモリにおいては、記
憶容量の増加だけでなく、画像表示装置の性能向上の見
地から新たな機能の追加が望まれている。新たな機能と
は、書き込みデータに対する論理演算機能や、ビット単
位での位置指定でメモリセルアレイ内の任意位置のワー
ドデータがアクセス可能なピクセルアライン機能であ
り、特に画像表示装置における画像処理は表示画面の表
示データを画素（ビット）単位で処理し表示するもので
あり、ピクセルアライン機能は画像表示装置の性能向上
に有効である。このピクセルアライン機能を実現する場
合、低消費電力化のためにアクセスするブロックのみ活
性化する従来のメモリにおいては、アクセスするワード
データが、分割されたメモリセルアレイの２つのブロッ
クにまたがって存在する場合に、ワードデータが分割さ
れ一部のビットにしかアクセスできない。したがって、
１ワードのデータにアクセスするためには２サイクルに
わたって２ブロックをアクセスし、メモリ外部で合成す
るという複雑な処理を必要とする。
【０００７】また、ピクセルアライン機能を実現するた
の別の方法としては、指定されたブロックのみ活性化す
る従来の低消費電力化のための構成は用いずに、全ての
ブロックを同時に活性化する手法を取らなくてはならな
い。このように、ピクセルアライン機能と低消費電力化
は合い反するものである。
の別の方法としては、指定されたブロックのみ活性化す
る従来の低消費電力化のための構成は用いずに、全ての
ブロックを同時に活性化する手法を取らなくてはならな
い。このように、ピクセルアライン機能と低消費電力化
は合い反するものである。
【０００８】本発明は、上記問題点に鑑みてなされたも
ので、消費電力を低減させかつ、ビット単位での位置指
定でメモリセルアレイ内の任意位置のワードデータがア
クセス可能なピクセルアライン機能を備えた半導体記憶
装置を実現するものである。
ので、消費電力を低減させかつ、ビット単位での位置指
定でメモリセルアレイ内の任意位置のワードデータがア
クセス可能なピクセルアライン機能を備えた半導体記憶
装置を実現するものである。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、複数ブロックに分割されたメモリセルアレ
イと、前記複数ブロックのうち指定アドレスにより選択
されるブロックとこれに連続するブロックを同時に活性
化する手段と、ワードをビット単位の位置指定で選択す
るためのカラム選択ゲート制御回路と、前記カラム選択
ゲート制御回路の出力により前記メモリセルアレイから
ワードデータを選択するためのカラム選択ゲートを備え
た構成とするものである。
するために、複数ブロックに分割されたメモリセルアレ
イと、前記複数ブロックのうち指定アドレスにより選択
されるブロックとこれに連続するブロックを同時に活性
化する手段と、ワードをビット単位の位置指定で選択す
るためのカラム選択ゲート制御回路と、前記カラム選択
ゲート制御回路の出力により前記メモリセルアレイから
ワードデータを選択するためのカラム選択ゲートを備え
た構成とするものである。
【００１０】
【作用】本発明は、上記構成により、分割されたブロッ
クの内アドレスに対応するブロックとこれに連続するブ
ロックを同時に活性化するので、分割されたブロック間
にまたがるワードデータをアクセスすることが可能とな
る。また、アクセスされるワードデータと無関係なブロ
ックは非活性にできるので消費電流低減が可能となる。
クの内アドレスに対応するブロックとこれに連続するブ
ロックを同時に活性化するので、分割されたブロック間
にまたがるワードデータをアクセスすることが可能とな
る。また、アクセスされるワードデータと無関係なブロ
ックは非活性にできるので消費電流低減が可能となる。
【００１１】
【実施例】図１は本発明の一実施例における半導体記憶
装置の構成図である。以下、図１の構成を図３を参照し
ながら説明する。図１において、６はメモリセルアレイ
でこれを４ブロックに分割して、各ブロックを６-１,６
-２,６-３,６-４としている。１はアクセスすべきブロ
ックを示すアドレスを受けブロック選択信号を発生する
ブロック選択回路（ＢＳ）、８〜１１はＯＲゲート、２
はロウデコーダ（ＲＤ）、３はコラムアドレスをデコー
ドするコラムデコーダ、７はピクセルアラインを制御す
るコラム選択ゲート制御回路、４はコラムデコーダ３の
出力により駆動されるコラム選択ゲート、５は内部デー
タバスである。
装置の構成図である。以下、図１の構成を図３を参照し
ながら説明する。図１において、６はメモリセルアレイ
でこれを４ブロックに分割して、各ブロックを６-１,６
-２,６-３,６-４としている。１はアクセスすべきブロ
ックを示すアドレスを受けブロック選択信号を発生する
ブロック選択回路（ＢＳ）、８〜１１はＯＲゲート、２
はロウデコーダ（ＲＤ）、３はコラムアドレスをデコー
ドするコラムデコーダ、７はピクセルアラインを制御す
るコラム選択ゲート制御回路、４はコラムデコーダ３の
出力により駆動されるコラム選択ゲート、５は内部デー
タバスである。
【００１２】上記構成において、ロウアドレスが入力さ
れると各ブロック６‐１、６‐２、６‐３、６‐４にお
いてロウデコーダ（ＲＤ）２により任意のワードライン
が駆動されると同時に、ブロック選択回路（ＢＳ）１の
出力によりアドレスに対応した特定の１ブロックを選択
する信号ＢＳ１〜ＢＳ４が出力される。ＯＲゲート８〜
１１はブロック選択信号ＢＳ１〜ＢＳ４を受け、ＢＳ１
〜ＢＳ４により選択された１ブロックと上位の１ブロッ
クを活性化する信号ＢＡ１〜ＢＡ４を発生する。各ブロ
ック６‐１、６‐２、６‐３、６‐４は活性化信号ＢＡ
１〜ＢＡ４により活性化される。例えば、ブロック６‐
２を選択するアドレスが入力された場合にはＢＳ２が選
択され、この信号によりＢＡ２とＢＡ３がアクティブと
なりブロック６‐２とブロック６‐３が活性化される。
このように、ブロック選択回路１とＯＲゲート８〜１１
により、指定アドレスにより選択されるブロックとこれ
に連続するブロックを同時に活性化する手段を実現して
いる。
れると各ブロック６‐１、６‐２、６‐３、６‐４にお
いてロウデコーダ（ＲＤ）２により任意のワードライン
が駆動されると同時に、ブロック選択回路（ＢＳ）１の
出力によりアドレスに対応した特定の１ブロックを選択
する信号ＢＳ１〜ＢＳ４が出力される。ＯＲゲート８〜
１１はブロック選択信号ＢＳ１〜ＢＳ４を受け、ＢＳ１
〜ＢＳ４により選択された１ブロックと上位の１ブロッ
クを活性化する信号ＢＡ１〜ＢＡ４を発生する。各ブロ
ック６‐１、６‐２、６‐３、６‐４は活性化信号ＢＡ
１〜ＢＡ４により活性化される。例えば、ブロック６‐
２を選択するアドレスが入力された場合にはＢＳ２が選
択され、この信号によりＢＡ２とＢＡ３がアクティブと
なりブロック６‐２とブロック６‐３が活性化される。
このように、ブロック選択回路１とＯＲゲート８〜１１
により、指定アドレスにより選択されるブロックとこれ
に連続するブロックを同時に活性化する手段を実現して
いる。
【００１３】次にカラムアドレスが入力されるが、この
カラムアドレスは任意のビット位置でのワードデータア
クセスを行うためのものであり、ワードデータの先頭ビ
ット位置がアドレスとして与えられる。カラムデコーダ
３は図２に示す従来例と同様の動作をするものであり、
ワード単位でのデータの位置を示すカラムアドレスによ
りワード単位でのデータの位置を示す信号を発生する。
このワードデータの位置を示す信号とワード内でのビッ
ト位置を示すアドレスを受けてカラム選択ゲート制御回
路７は任意のビット位置でのワードデータを選択する信
号を発生する。カラム選択ゲート４はカラム選択ゲート
制御回路７からの信号によりメモリセルアレイ６内の任
意のワードデータを選択しデータバス５へ出力すること
によりメモリセルアレイ６とデータバス５との間で任意
のビット位置でのワードデータのアクセスが行われる。
カラムアドレスは任意のビット位置でのワードデータア
クセスを行うためのものであり、ワードデータの先頭ビ
ット位置がアドレスとして与えられる。カラムデコーダ
３は図２に示す従来例と同様の動作をするものであり、
ワード単位でのデータの位置を示すカラムアドレスによ
りワード単位でのデータの位置を示す信号を発生する。
このワードデータの位置を示す信号とワード内でのビッ
ト位置を示すアドレスを受けてカラム選択ゲート制御回
路７は任意のビット位置でのワードデータを選択する信
号を発生する。カラム選択ゲート４はカラム選択ゲート
制御回路７からの信号によりメモリセルアレイ６内の任
意のワードデータを選択しデータバス５へ出力すること
によりメモリセルアレイ６とデータバス５との間で任意
のビット位置でのワードデータのアクセスが行われる。
【００１４】図１に示す構成のメモリを図形表示装置の
フレームバッファとして用いた場合の図形表示装置にお
ける表示画面を図３に示す。図３において、８は表示画
面を示し、この表示画面８は図２に示すメモリのビット
マップに対応しており、領域１〜４はメモリセルアレイ
のブロック６-１〜６-４に対応している。
フレームバッファとして用いた場合の図形表示装置にお
ける表示画面を図３に示す。図３において、８は表示画
面を示し、この表示画面８は図２に示すメモリのビット
マップに対応しており、領域１〜４はメモリセルアレイ
のブロック６-１〜６-４に対応している。
【００１５】図３に示す表示画面での任意のビット位置
でのワードデータアクセスにおいて、画面の水平方向位
置に対応するカラムアドレス（ワードデータの先頭ビッ
トの位置）が、９-１や９-３のように領域２にある場
合、図１におけるメモリの動作は以下のようになる。ま
ず、ロウアドレスが入力されると各ブロック６‐１、６
‐２、６‐３、６‐４においてロウデコーダ（ＲＤ）２
により任意のワードラインが駆動されると同時にブロッ
ク選択回路（ＢＳ）１の出力により、アドレスに対応し
た特定の１ブロックを選択する信号ＢＳ２がアクティブ
となる。この信号を受けてＯＲゲート８〜１１はブロッ
ク活性化信号ＢＡ２とＢＡ３をアクティブとすることに
よりブロック６‐２と６‐３が活性化される。
でのワードデータアクセスにおいて、画面の水平方向位
置に対応するカラムアドレス（ワードデータの先頭ビッ
トの位置）が、９-１や９-３のように領域２にある場
合、図１におけるメモリの動作は以下のようになる。ま
ず、ロウアドレスが入力されると各ブロック６‐１、６
‐２、６‐３、６‐４においてロウデコーダ（ＲＤ）２
により任意のワードラインが駆動されると同時にブロッ
ク選択回路（ＢＳ）１の出力により、アドレスに対応し
た特定の１ブロックを選択する信号ＢＳ２がアクティブ
となる。この信号を受けてＯＲゲート８〜１１はブロッ
ク活性化信号ＢＡ２とＢＡ３をアクティブとすることに
よりブロック６‐２と６‐３が活性化される。
【００１６】次に、カラムアドレスが入力されるとカラ
ムデコーダ３よりワード単位での位置がコラム選択ゲー
ト制御回路７に出力される。カラム選択ゲート制御回路
７はカラムデコーダ３からの信号とビット位置を示すア
ドレスによって任意のビット位置でのワードデータを指
定し、カラム選択ゲート４を駆動する。カラム選択ゲー
ト４により任意のビット位置でのワードデータがデータ
バス５に出力される。図３に示す表示画面でのワードデ
ータ９‐１へのアクセスの場合には、カラム選択ゲート
４により内部データバス５はブロック６‐２内のワード
データに接続され、ワードデータ９‐２へのアクセスの
場合には、内部データバス５はブロック６‐２とブロッ
ク６‐３内のワードデータに接続される。
ムデコーダ３よりワード単位での位置がコラム選択ゲー
ト制御回路７に出力される。カラム選択ゲート制御回路
７はカラムデコーダ３からの信号とビット位置を示すア
ドレスによって任意のビット位置でのワードデータを指
定し、カラム選択ゲート４を駆動する。カラム選択ゲー
ト４により任意のビット位置でのワードデータがデータ
バス５に出力される。図３に示す表示画面でのワードデ
ータ９‐１へのアクセスの場合には、カラム選択ゲート
４により内部データバス５はブロック６‐２内のワード
データに接続され、ワードデータ９‐２へのアクセスの
場合には、内部データバス５はブロック６‐２とブロッ
ク６‐３内のワードデータに接続される。
【００１７】以上のように本実施例によれば、指定した
ワードデータの先頭ビットの位置指定により、指定され
たブロックと連続するブロックを同時に活性化するの
で、任意のビット位置でワードデータをアクセスするピ
クセルアライン機能を実現できる。
ワードデータの先頭ビットの位置指定により、指定され
たブロックと連続するブロックを同時に活性化するの
で、任意のビット位置でワードデータをアクセスするピ
クセルアライン機能を実現できる。
【００１８】なお本実施例においては、メモリセルアレ
イを４ブロックに分割した場合について説明したが、本
発明はブロック分割数に制限されるものではない。
イを４ブロックに分割した場合について説明したが、本
発明はブロック分割数に制限されるものではない。
【００１９】
【発明の効果】実施例の説明からも明らかなように、本
発明によればアクセスされるワードデータと無関係なブ
ロックは非活性とする消費電流を低減したメモリにおい
て、ビット単位での位置指定でワードデータをアクセス
するピクセルアライン機能を実現できるとともに、すべ
てのブロックを同時に活性化する方法に比べ一度に活性
化するブロックの数を減らすことができるので、ピーク
電流を抑えることができ、電流によるノイズを軽減でき
るので設計が容易となる。また、本発明の半導体記憶装
置を用いることにより、高性能な図形表示装置を実現す
ることが可能となる。
発明によればアクセスされるワードデータと無関係なブ
ロックは非活性とする消費電流を低減したメモリにおい
て、ビット単位での位置指定でワードデータをアクセス
するピクセルアライン機能を実現できるとともに、すべ
てのブロックを同時に活性化する方法に比べ一度に活性
化するブロックの数を減らすことができるので、ピーク
電流を抑えることができ、電流によるノイズを軽減でき
るので設計が容易となる。また、本発明の半導体記憶装
置を用いることにより、高性能な図形表示装置を実現す
ることが可能となる。
【図１】本発明の一実施例の低消費電流かつピクセルア
ライン可能なメモリ構成図
ライン可能なメモリ構成図
【図２】従来のメモリ構成図
【図３】画面上におけるピクセルアライン機能のワード
ライン状態及び、メモリ内との対応を説明する図
ライン状態及び、メモリ内との対応を説明する図
１ ブロック選択回路（BS）
２ ロウデコーダ（RD）
３ コラムデコーダ
４ コラム選択ゲート
５ 内部データバス
６ メモリセルアレイ
７ コラム選択ゲート制御回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 松本 昭浩
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Claims (2)
- 【請求項１】複数ビット幅のワード単位でデータアクセ
スを行う半導体記憶装置であって、複数ブロックに分割
されたメモリセルアレイと、前記複数ブロックのうち指
定アドレスにより選択されるブロックとこれに連続する
ブロックを同時に活性化する手段と、ワードをビット単
位の位置指定で選択するためのカラム選択ゲート制御回
路と、前記カラム選択ゲート制御回路の出力により前記
メモリセルアレイからワードデータを選択するためのカ
ラム選択ゲートとを備えた半導体記憶装置。 - 【請求項２】請求項１における複数ブロックのうち指定
アドレスにより選択されるブロックとこれに連続するブ
ロックを同時に活性化する手段が、指定アドレスにより
ブロックを選択するブロック選択回路と、前記ブロック
選択回路の出力のうち連続するブロックに対応する信号
を足し合わせるためのゲート回路よりなることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182245A JPH0528754A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182245A JPH0528754A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528754A true JPH0528754A (ja) | 1993-02-05 |
Family
ID=16114888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182245A Pending JPH0528754A (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528754A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6620510B1 (en) | 1998-12-25 | 2003-09-16 | Mitsubishi Rayon Co., Ltd. | Epoxy resin composition, prepreg, and roll made of resin reinforced with reinforcing fibers |
| KR100854451B1 (ko) * | 2001-12-29 | 2008-08-27 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
-
1991
- 1991-07-23 JP JP3182245A patent/JPH0528754A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6620510B1 (en) | 1998-12-25 | 2003-09-16 | Mitsubishi Rayon Co., Ltd. | Epoxy resin composition, prepreg, and roll made of resin reinforced with reinforcing fibers |
| KR100854451B1 (ko) * | 2001-12-29 | 2008-08-27 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
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