JPS6076790A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6076790A JPS6076790A JP58184720A JP18472083A JPS6076790A JP S6076790 A JPS6076790 A JP S6076790A JP 58184720 A JP58184720 A JP 58184720A JP 18472083 A JP18472083 A JP 18472083A JP S6076790 A JPS6076790 A JP S6076790A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- chips
- write
- depth direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は１画像メモリなどの２次元メモリを深ぎ方向
に複数個設けたメモリ装置に関する。
に複数個設けたメモリ装置に関する。
［背景技術とその間顆点］
グラフインク機能イ」きのコンピユータや、ビデオテッ
クスシステムの端末装置のようしこ、グラフィック機能
を持つ装置において、コマンドによっテ種々の描画方法
がとられる。従来のメモリ装置のように、特定の書込み
機能しか有しないメモリ装置によってそれらの描画方法
に対応しようとすると、複数回の書込みで１回分を実現
しなければならず、処理が複雑になる。
クスシステムの端末装置のようしこ、グラフィック機能
を持つ装置において、コマンドによっテ種々の描画方法
がとられる。従来のメモリ装置のように、特定の書込み
機能しか有しないメモリ装置によってそれらの描画方法
に対応しようとすると、複数回の書込みで１回分を実現
しなければならず、処理が複雑になる。
第１図に示すように、水平方向Ｘ、垂直方向Ｙ及び深さ
方向Ｚを有する形状の画像メモリに対して次の２種類の
データの書込みを行なうものとする。
方向Ｚを有する形状の画像メモリに対して次の２種類の
データの書込みを行なうものとする。
■ある座標（Ｘ、ｙ）の１画素の深ぎ方向ｚｙこあるデ
ータを書込む。
ータを書込む。
■ある座標（χｏ、ｙｏ）から水平方向χＧこ１６６画
素１ｖＩＳＢ（最上位ビット）に０企書込む。
素１ｖＩＳＢ（最上位ビット）に０企書込む。
もし メモリ装置が■の書込み方法にしか有しない時に
は、■の書込み分実現するために、■の方法を１６回く
り返して行なわなければならない０つまり、深−さ方向
Ｚに１画素分のデータを読出して、そのＭＳＢだけを０
に書き変えて深さ方向２の元のアドレスに書込む処理２
１６回くり返す必要がある。
は、■の書込み分実現するために、■の方法を１６回く
り返して行なわなければならない０つまり、深−さ方向
Ｚに１画素分のデータを読出して、そのＭＳＢだけを０
に書き変えて深さ方向２の元のアドレスに書込む処理２
１６回くり返す必要がある。
「発明の目的」
この発明は１種々の描画方法のうちで特に必要度が高い
深ぎ方向と水平方向又は垂直方向の一方との２方向の書
込み方法に対応することができるメモリ装置の実現企目
的とするものである０この発明は、２つの書込み方法に
対応できるため、従来のようにｍ−の書込み方法しか持
たないメモリ装置と比べて、メモリのアクセス回数を減
少させることができ、処理の単純化及び高速化を図るこ
とができる。
深ぎ方向と水平方向又は垂直方向の一方との２方向の書
込み方法に対応することができるメモリ装置の実現企目
的とするものである０この発明は、２つの書込み方法に
対応できるため、従来のようにｍ−の書込み方法しか持
たないメモリ装置と比べて、メモリのアクセス回数を減
少させることができ、処理の単純化及び高速化を図るこ
とができる。
「発明の概要」
この発明は、２次元メモリが深ぎ方向に複数のチップと
して配されたメモリを有するメモリ装置において。
して配されたメモリを有するメモリ装置において。
」上記深さ方向と上記２次元メモリの水平又は垂直方向
のうちの一方向とを夫々第１及び第２の方向とし、上記
第１の方向の＝Ｉ−記複数のチップに対して共通のデー
タラインを設け、上記第２の方向の上記複数のチップＧ
こ対して共通のライトネーブルパルスの供給ラインを設
け、」−記第１の方向ノ書込みデータを上記データライ
ンＧこ供給し、 −Ｊ上記第２の方向の書込みデータに
より上記ライトイネーブルパルスの供給ラインを制御す
るようになし。
のうちの一方向とを夫々第１及び第２の方向とし、上記
第１の方向の＝Ｉ−記複数のチップに対して共通のデー
タラインを設け、上記第２の方向の上記複数のチップＧ
こ対して共通のライトネーブルパルスの供給ラインを設
け、」−記第１の方向ノ書込みデータを上記データライ
ンＧこ供給し、 −Ｊ上記第２の方向の書込みデータに
より上記ライトイネーブルパルスの供給ラインを制御す
るようになし。
上記第１及び第２の方向の何れＧこも複数ビットの書込
みを一度Ｏこ行なうようにしたメモリ装置である。
みを一度Ｏこ行なうようにしたメモリ装置である。
「実施例」
この発明の一実施例について図面を参照して説明する。
この一実施例は、深さ方向及び水平方向の何れの方向の
書込みにも対応できるようにしたものである。第２図に
おいて、１が演算処理部を示し、２がメモリを示す。演
算処理部１は、マイクロプロセッサ２含み、描画コマン
ドを解読し。
書込みにも対応できるようにしたものである。第２図に
おいて、１が演算処理部を示し、２がメモリを示す。演
算処理部１は、マイクロプロセッサ２含み、描画コマン
ドを解読し。
実行する装置である。描画コマンドは、どの画素に、ど
の方向Ｏこ、どのよう、なデータを書込むかを指示する
データである。メモリ２は、後述する構成２有する画像
メモリである。
の方向Ｏこ、どのよう、なデータを書込むかを指示する
データである。メモリ２は、後述する構成２有する画像
メモリである。
演算処理部１からのデータバス３がチップセレクトコン
トローラ４１データセレクトコントローラ５及びマルチ
プレクサ６に導かれている。また。
トローラ４１データセレクトコントローラ５及びマルチ
プレクサ６に導かれている。また。
演算処理部１からのアドレスバス７がメモリ２及びデコ
ーダ８に導かれている。このデコーダ８の出力がマルチ
プレクサ６に供給され、マルチプレクサ６の出力がマス
ク回路９に供給される。演算処理部１は、チップセレク
トコントローラ４に対するコントロール信号ｓ１．デー
タセレクトフン）ｏ−５５に対するコントロール信号Ｓ
２ 、マルチプレクサ６＆こ対するコントロール信号
ｓ３゜マスク回路９に供給ぎれるライトパルスｗＰを発
生する。
ーダ８に導かれている。このデコーダ８の出力がマルチ
プレクサ６に供給され、マルチプレクサ６の出力がマス
ク回路９に供給される。演算処理部１は、チップセレク
トコントローラ４に対するコントロール信号ｓ１．デー
タセレクトフン）ｏ−５５に対するコントロール信号Ｓ
２ 、マルチプレクサ６＆こ対するコントロール信号
ｓ３゜マスク回路９に供給ぎれるライトパルスｗＰを発
生する。
チップセレクトコントローラ４は、メモリ２のうちで書
込みたいチップを選択するためのもので。
込みたいチップを選択するためのもので。
チップセレクト信号Ｃ８，〜Ｃ８ｎを発生する。データ
セレクトコントローラ５は、メモリ２に書込む７−タり
、〜Ｄｎとして何を選択するかをコントロールする。デ
コーダ８は、アドレスデータの下位の例えば２ビツトを
デコードして書込みたいメモリチン１２選択する信号を
発生する。マルチプレクサ６は、深さ方向の書込みを行
なう時にデコーダ８の出力を選Ｊｊ〜１してマスク回路
６に供給し、水平方向の書込みを行なう時にデータバス
３のデータを選択してマスク回路９に供給するものであ
る。
セレクトコントローラ５は、メモリ２に書込む７−タり
、〜Ｄｎとして何を選択するかをコントロールする。デ
コーダ８は、アドレスデータの下位の例えば２ビツトを
デコードして書込みたいメモリチン１２選択する信号を
発生する。マルチプレクサ６は、深さ方向の書込みを行
なう時にデコーダ８の出力を選Ｊｊ〜１してマスク回路
６に供給し、水平方向の書込みを行なう時にデータバス
３のデータを選択してマスク回路９に供給するものであ
る。
フントロール信号Ｓ、は、この書込み方向の違いに対応
してマルチプレクサ６を切替える。
してマルチプレクサ６を切替える。
演算処理部１は、データバス３０こ対してチップセレク
ト信号Ｃ８１〜Ｃ８ｎを送出し１次に、０又は１のデー
タＤ１〜Ｄｎを送出し、更に、その次にマスク用のデー
タを送出する。コントロール信号８１ 、Ｓ２及びＳ３
は、順次発生する−に連のデータの所定のものをチップ
セレクトコントローラ４、データセレクトコントローラ
５及びマルチプレクサ６から出力させる。マスク回路９
には、ライトパルスＷＰが供給ぎれ、マルチプレクサ６
から出力されるマスク用のデータによって所定のライト
イネーブル信号ＷＥＡＮＷＥＤが形成ざｎる。
ト信号Ｃ８１〜Ｃ８ｎを送出し１次に、０又は１のデー
タＤ１〜Ｄｎを送出し、更に、その次にマスク用のデー
タを送出する。コントロール信号８１ 、Ｓ２及びＳ３
は、順次発生する−に連のデータの所定のものをチップ
セレクトコントローラ４、データセレクトコントローラ
５及びマルチプレクサ６から出力させる。マスク回路９
には、ライトパルスＷＰが供給ぎれ、マルチプレクサ６
から出力されるマスク用のデータによって所定のライト
イネーブル信号ＷＥＡＮＷＥＤが形成ざｎる。
第３図は、この発明の一実施例Ｇこおけるメモリチップ
の構成を示す。Ａ、−Ａｎ、Ｂ、〜Ｂ ｎ＋Ｃ１〜Ｃ１
１＋Ｄ１〜Ｄｎは、夫々メモリチップ分示し、各メモリ
チップの大きさは１等しい。−例として１各メモリチツ
プは、（χ＝６４ビット）（Ｙ＝２５６ビツＩＩ’（Ｚ
＝１ビット）の大きさとぎれており、水平方向χに４個
のメモリチップＡ□、Ｂｉ、Ｃｉ＋ Ｄｉが配２ ：ｌ
Ｌ 、深さ方向にｎ個のメモリチップＡ１〜ＡＨ＋Ｂ１
〜Ｂｎ、Ｃ１〜Ｃｎ＋Ｄ、〜Ｄｎが配されている。
の構成を示す。Ａ、−Ａｎ、Ｂ、〜Ｂ ｎ＋Ｃ１〜Ｃ１
１＋Ｄ１〜Ｄｎは、夫々メモリチップ分示し、各メモリ
チップの大きさは１等しい。−例として１各メモリチツ
プは、（χ＝６４ビット）（Ｙ＝２５６ビツＩＩ’（Ｚ
＝１ビット）の大きさとぎれており、水平方向χに４個
のメモリチップＡ□、Ｂｉ、Ｃｉ＋ Ｄｉが配２ ：ｌ
Ｌ 、深さ方向にｎ個のメモリチップＡ１〜ＡＨ＋Ｂ１
〜Ｂｎ、Ｃ１〜Ｃｎ＋Ｄ、〜Ｄｎが配されている。
これらのメモリチップと描画領域との対応は。
第４図に示すものとさ才１ている。描画領域は７例えば
（２５６Ｘ２５６）画素であり、この各画素の深さ方向
にｎ個のメモリ領域が存在する。この１１個のメモリ領
域の各々が４個ずつのメモリチップの組Ａ１〜Ｄ、 、
Ａ２〜Ｄ２．−−−Ａｎ−Ｄｎによって形成される。
（２５６Ｘ２５６）画素であり、この各画素の深さ方向
にｎ個のメモリ領域が存在する。この１１個のメモリ領
域の各々が４個ずつのメモリチップの組Ａ１〜Ｄ、 、
Ａ２〜Ｄ２．−−−Ａｎ−Ｄｎによって形成される。
各メモリチップが前述のように（６４Ｘ２５６．＝２
）アドレスを有している時には。
）アドレスを有している時には。
同じ組の４個のメモリチップの同一のアドレスのものが
水平方向に並べられ、全体として（２５６Ｘ２５６）の
メモリ領域とされる。深さ方向のｎビット例えば１４ビ
ツトが１画素のデータである０第４図においてＡ試Ｂ才
、Ｃ÷＋Ｉ）’：の夫々は。
水平方向に並べられ、全体として（２５６Ｘ２５６）の
メモリ領域とされる。深さ方向のｎビット例えば１４ビ
ツトが１画素のデータである０第４図においてＡ試Ｂ才
、Ｃ÷＋Ｉ）’：の夫々は。
メモリチップＡ１＋１３□、Ｃｉ、Ｉ）ｉのＪ番地の１
ビツトを表わ丁。
ビツトを表わ丁。
第５図に示すように、複数のメモリチップのうちで水平
方向の４個のメモリチップの組Ａ１〜■〕しＡ２〜Ｄ２
．・・・・・・１〜。〜Ｄｎの各々に対して共通にデー
タバス及びチツブセレク） 信号供給７ （ンが設けら
れ 各組に対してデータＤ、、Ｄ２．・・・・・Ｄｎと
チップセレクト信号ｃｓ、 、 ａｓ、、 、・・・・
・・Ｃ３ｒ１とが夫々供給される。ライトイネーブル信
号ｗＥＡ、ＷＥＢ、ＷＥＣ，ＷＥＤの夫々は、深さ方向
Ｇこ並ぶメモリチップＡ１〜Ａｏ、＋３１〜ｒｔｎ、ｃ
。
方向の４個のメモリチップの組Ａ１〜■〕しＡ２〜Ｄ２
．・・・・・・１〜。〜Ｄｎの各々に対して共通にデー
タバス及びチツブセレク） 信号供給７ （ンが設けら
れ 各組に対してデータＤ、、Ｄ２．・・・・・Ｄｎと
チップセレクト信号ｃｓ、 、 ａｓ、、 、・・・・
・・Ｃ３ｒ１とが夫々供給される。ライトイネーブル信
号ｗＥＡ、ＷＥＢ、ＷＥＣ，ＷＥＤの夫々は、深さ方向
Ｇこ並ぶメモリチップＡ１〜Ａｏ、＋３１〜ｒｔｎ、ｃ
。
〜Ｃ，，Ｄ、〜Ｄｎの夫々の組に対して共通に設けられ
たライトイネーブル信号供給路に与えられる。
たライトイネーブル信号供給路に与えられる。
図示せずも、アドレスバスは、４ｎ個の全てのメモリチ
ップに対して共通に設けられている。
ップに対して共通に設けられている。
」二連のこの発明の一実施例の深ぎ方向Ｚにデータを書
込む場合の動作２説明する。この書込み方法の時では、
マルチプレクサ６がデコーダ８の出力を選択してマスク
回路９（口供給する。
込む場合の動作２説明する。この書込み方法の時では、
マルチプレクサ６がデコーダ８の出力を選択してマスク
回路９（口供給する。
演算処理部１からデータバス３に送出されたチップセレ
クト信号がチップセレクトコントローラ４に供給され、
水平方向χに並ぶ４個のメモリチップ企１絹とするｎ個
の組のうぢで書込みたいチップを選択するチップセレク
ト信号Ｃ８１〜Ｃ８ｎが発生する。次に、演算処理部１
から出力される書込みデータがデータセレクトコントロ
ーラ５に供給さｌする。この書込みデータがそのままメ
モリ２に出力されるようにコントロール信号Ｓ２によっ
て制御される。
クト信号がチップセレクトコントローラ４に供給され、
水平方向χに並ぶ４個のメモリチップ企１絹とするｎ個
の組のうぢで書込みたいチップを選択するチップセレク
ト信号Ｃ８１〜Ｃ８ｎが発生する。次に、演算処理部１
から出力される書込みデータがデータセレクトコントロ
ーラ５に供給さｌする。この書込みデータがそのままメ
モリ２に出力されるようにコントロール信号Ｓ２によっ
て制御される。
アドレスバス７に例えば１６ビツトのアドレスが演算処
理部１から出力され、そのうちの」二位１４ビットがメ
モリ２の全てのチップＧこ供給されると共に、１・位２
ビットがデコーダ８に供給される。このアドレスのＦ’
位の２ビツトは、１組に含まれる４個のメモリチップＡ
工〜Ｄ１のうちで書込むべきメモリチップを指定する。
理部１から出力され、そのうちの」二位１４ビットがメ
モリ２の全てのチップＧこ供給されると共に、１・位２
ビットがデコーダ８に供給される。このアドレスのＦ’
位の２ビツトは、１組に含まれる４個のメモリチップＡ
工〜Ｄ１のうちで書込むべきメモリチップを指定する。
デコーダ８の出Ｌ＋ （ＩＩぐ＋＋＋、 ｚ ７’ ｌ
＋ ｈ丑Ｃル△１アマス々Ｈ欧Ｑ ｃ、−（１ヒ給され
９選ば第１たメモリチップにのみライトイネーブル信号
Ｖ／ Ｅ Ａ〜ＷＥＤが出るように、ライトパルスＷＰ
がマスキングされる。この選択されたライトイネーブル
信号の発生によって深ぎ方向の再込みが完了する。
＋ ｈ丑Ｃル△１アマス々Ｈ欧Ｑ ｃ、−（１ヒ給され
９選ば第１たメモリチップにのみライトイネーブル信号
Ｖ／ Ｅ Ａ〜ＷＥＤが出るように、ライトパルスＷＰ
がマスキングされる。この選択されたライトイネーブル
信号の発生によって深ぎ方向の再込みが完了する。
次に、水平方向χにデータを書込む場合の動作を説明す
る。例えばＡ１＋Ｂ１＋Ｃ１，Ｉつ１の４個のメモリチ
ップのうちであるチップにのみデータＯを書込む場合企
説明する。この水平方向Ｘの書込みの場合には、マルチ
プレクサ６がデータバス３を介されたデータを選択する
ように、コントロール信号Ｓ３によって制御される。
る。例えばＡ１＋Ｂ１＋Ｃ１，Ｉつ１の４個のメモリチ
ップのうちであるチップにのみデータＯを書込む場合企
説明する。この水平方向Ｘの書込みの場合には、マルチ
プレクサ６がデータバス３を介されたデータを選択する
ように、コントロール信号Ｓ３によって制御される。
まず、チップセレクト信号Ｃ８，〜Ｃ８ｎによってメモ
リチップＡ１〜Ｄ、が選択ぎ第１るように。
リチップＡ１〜Ｄ、が選択ぎ第１るように。
チップセレクトコントローラ４ヘデータを出力する。デ
ータセレクトコントローラ５からＯがメモリ２に出力さ
れるように、コントロール信号Ｓ２を出力する。つまり
、Ｄ、〜Ｄ工〕の全てのデータが０とされる。
ータセレクトコントローラ５からＯがメモリ２に出力さ
れるように、コントロール信号Ｓ２を出力する。つまり
、Ｄ、〜Ｄ工〕の全てのデータが０とされる。
データバス３０こ対して、演算処理部１からマスり用の
データが発生し、これがマルチプレクサ６を介してマス
ク回路９に供給されることＧこより。
データが発生し、これがマルチプレクサ６を介してマス
ク回路９に供給されることＧこより。
Ａ１〜Ｄ、のうちて所定のメモリチップが書込み動作を
行なうライトイネーブル信号ＷＥＡ−７ＷＥＤが発ｌＪ
：、Ｔる。
行なうライトイネーブル信号ＷＥＡ−７ＷＥＤが発ｌＪ
：、Ｔる。
「応用例」
第５図におけるデータＤ１〜Ｄｎの供給ラインの代わり
に、ライトイネーブル信号ＷＥ１〜ＷＥｎの供給ライン
を殴り、一方、ライトイネーブル信−タンＷＥＡ ＮＷ
ＥＤの供給ラインの代わりζこ、データＩ）Ａ−ＤＤの
供給ライン′？ｉ：設ける構成としても良い。この時は
、データＤＡ〜ＤＤが水平方向のデータとなり、ライト
イネーブル信号ＷＥ１〜ＷＥｎとして、深さ方向のデー
タでマスクさ第１たもの２用いら才する。
に、ライトイネーブル信号ＷＥ１〜ＷＥｎの供給ライン
を殴り、一方、ライトイネーブル信−タンＷＥＡ ＮＷ
ＥＤの供給ラインの代わりζこ、データＩ）Ａ−ＤＤの
供給ライン′？ｉ：設ける構成としても良い。この時は
、データＤＡ〜ＤＤが水平方向のデータとなり、ライト
イネーブル信号ＷＥ１〜ＷＥｎとして、深さ方向のデー
タでマスクさ第１たもの２用いら才する。
また、この発明は、深さ方向Ｚと垂直方向Ｙとの何れの
方向の書込みＧこも対応できるメモリ装置を゛構成する
場合Ｇこも同様に適用することができる。
方向の書込みＧこも対応できるメモリ装置を゛構成する
場合Ｇこも同様に適用することができる。
更に、この発明において、水平方向又は垂直方向に、４
個以外の任意の数のメモリチップを設けるようにしても
良い。
個以外の任意の数のメモリチップを設けるようにしても
良い。
「発明の効果」
この発明に依れば、書込み方向が深ぎ方向と水平又は垂
直の何れ力）の方向との２方向Ｇこ対／ｉｉ５ Ｔるメ
モリ装置を実現することができる。したがって。
直の何れ力）の方向との２方向Ｇこ対／ｉｉ５ Ｔるメ
モリ装置を実現することができる。したがって。
画像メモリ上に異なる方法によって画像を描くことが要
求される場合に、この発明を適用すれば。
求される場合に、この発明を適用すれば。
単一の書込み方向しか有しないメモリ装置と比較して、
データ処理をより単純及びより高速とすることができる
。
データ処理をより単純及びより高速とすることができる
。
第１図はこの発明を適用する口とができるメモリ装置の
構成を示す路線図、第２図はこの発明の一実施例のブロ
ック図、第３図及び第４図はこの発明の一実施例Ｇ、Ｘ
用いたメモリの構成を示ＴＫｉＪ線図、第５図はこの発
明の一実施例のメモリチップ相互の接続関係を示すブロ
ック図である。 １・・ ・演算処理部、２・・・・・メモリ、３・・・
・・データバス、７・・ アドレスバス、ＡＨ＋ Ｂ＋
・・・・−Ｃｎ、Ｄｎ・・・・・・メモリチップ。
構成を示す路線図、第２図はこの発明の一実施例のブロ
ック図、第３図及び第４図はこの発明の一実施例Ｇ、Ｘ
用いたメモリの構成を示ＴＫｉＪ線図、第５図はこの発
明の一実施例のメモリチップ相互の接続関係を示すブロ
ック図である。 １・・ ・演算処理部、２・・・・・メモリ、３・・・
・・データバス、７・・ アドレスバス、ＡＨ＋ Ｂ＋
・・・・−Ｃｎ、Ｄｎ・・・・・・メモリチップ。
Claims (1)
- 【特許請求の範囲】 ２次元メモリが深さ方向に複数のチップとして配された
メモリを有するメモリ装置において。 上記深さ方向と上記２次元メモリの水平又は垂直方向の
うちの一方向と２夫々第１及び第２の方向とし、上記第
１の方向の上記複数のチップに対して共通のデータライ
ンを設け、上記第２の方向の上記複数のチップＧこ対し
て共通のライトイネーブルパルスの供給ラインを設け、
上記第１の方向の書込みデータを上記データラインＧこ
供給し、上記第２の方向の書込みデータＧこより上記ラ
イトイネーブルパルスの供給ラインを制御するようにな
し、上記第１及び第２の方向の何れにも複数ビットの書
込みを一度に行なうようＧこしたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184720A JPS6076790A (ja) | 1983-10-03 | 1983-10-03 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184720A JPS6076790A (ja) | 1983-10-03 | 1983-10-03 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076790A true JPS6076790A (ja) | 1985-05-01 |
| JPH0549991B2 JPH0549991B2 (ja) | 1993-07-27 |
Family
ID=16158181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58184720A Granted JPS6076790A (ja) | 1983-10-03 | 1983-10-03 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076790A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215593A (ja) * | 1985-07-15 | 1987-01-23 | 株式会社 アスキ− | 記憶装置 |
| JPS6465596A (en) * | 1987-08-05 | 1989-03-10 | Texas Instruments Inc | Memory |
| JPH01166268A (ja) * | 1987-12-23 | 1989-06-30 | Matsushita Electric Ind Co Ltd | データ構造変換装置 |
| JPH032896A (ja) * | 1989-05-31 | 1991-01-09 | Fujitsu Ltd | Ｖ―ｒａｍ表示装置 |
| JPH0737378A (ja) * | 1993-07-19 | 1995-02-07 | Nec Corp | メモリ素子 |
| US5590083A (en) * | 1987-05-21 | 1996-12-31 | Texas Instruments Incorporated | Process of writing data from a data processor to a memory device register that is separate from the array |
| JP2003535304A (ja) * | 2000-05-29 | 2003-11-25 | ヴァレオ テルミーク モツール | ろう付け熱交換器用のマニホルドブロック |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS59192285A (ja) * | 1983-04-15 | 1984-10-31 | 株式会社日立製作所 | 画像メモリ回路 |
-
1983
- 1983-10-03 JP JP58184720A patent/JPS6076790A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS59192285A (ja) * | 1983-04-15 | 1984-10-31 | 株式会社日立製作所 | 画像メモリ回路 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215593A (ja) * | 1985-07-15 | 1987-01-23 | 株式会社 アスキ− | 記憶装置 |
| US5590083A (en) * | 1987-05-21 | 1996-12-31 | Texas Instruments Incorporated | Process of writing data from a data processor to a memory device register that is separate from the array |
| US5661692A (en) * | 1987-05-21 | 1997-08-26 | Texas Instruments Incorporated | Read/write dual port memory having an on-chip input data register |
| JPS6465596A (en) * | 1987-08-05 | 1989-03-10 | Texas Instruments Inc | Memory |
| JPH01166268A (ja) * | 1987-12-23 | 1989-06-30 | Matsushita Electric Ind Co Ltd | データ構造変換装置 |
| JPH032896A (ja) * | 1989-05-31 | 1991-01-09 | Fujitsu Ltd | Ｖ―ｒａｍ表示装置 |
| JPH0737378A (ja) * | 1993-07-19 | 1995-02-07 | Nec Corp | メモリ素子 |
| JP2003535304A (ja) * | 2000-05-29 | 2003-11-25 | ヴァレオ テルミーク モツール | ろう付け熱交換器用のマニホルドブロック |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0549991B2 (ja) | 1993-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3309253B2 (ja) | マルチバンクフレームバッファランダムアクセスポートへ書込み、およびそれから読出すための装置および画素をマルチバンクフレームバッファへ書込む速度を向上させる方法 | |
| US4561072A (en) | Memory system handling a plurality of bits as a unit to be processed | |
| US4670752A (en) | Hard-wired circuit for handling screen windows | |
| US4570222A (en) | Information processor having information correcting function | |
| EP0134968B1 (en) | Memory access system in a computer accommodating an add-on memory | |
| US4677427A (en) | Display control circuit | |
| JPS6076790A (ja) | メモリ装置 | |
| CN86105738A (zh) | 电视显示器控制电路布线 | |
| JPH0687189B2 (ja) | 表示装置 | |
| JPH0731489B2 (ja) | メモリ・アレイのアクセス方法 | |
| JPH09508745A (ja) | 連続ページランダムアクセスメモリと、連続ページランダムアクセスメモリを使用するシステムおよび方法 | |
| JPS5835592A (ja) | 表示画面分割装置 | |
| JPS58136093A (ja) | 表示制御装置 | |
| JPH0754544B2 (ja) | イメ−ジメモリのアクセス回路 | |
| JPS60198655A (ja) | 画像記憶装置 | |
| JPS6333348B2 (ja) | ||
| JPH05224646A (ja) | 表示装置 | |
| JPH0528754A (ja) | 半導体記憶装置 | |
| JPH0344304B2 (ja) | ||
| JPH0668243A (ja) | 画像入力装置 | |
| JPH03183097A (ja) | 半導体記憶装置 | |
| JPS61259348A (ja) | メモリ構成方式 | |
| JPH0232478A (ja) | 並列アクセスのための画像メモリ | |
| JPH04128890A (ja) | ビットマップディスプレイ装置のフレームメモリ制御方法 | |
| JPS61221841A (ja) | 記憶装置 |