JPH0528762A

JPH0528762A - 半導体記憶装置

Info

Publication number: JPH0528762A
Application number: JP3186442A
Authority: JP
Inventors: Masao Kuriyama; 正男栗山; Shigeru Atsumi; 滋渥美; Sumio Tanaka; 寿実夫田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-07-25
Filing date: 1991-07-25
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】複数のローカルＡＴＤ回路それぞれにおけるパ
ルス発生回路出力ノードの寄生容量や次段側配線容量の
ばらつきを抑制し、アドレス信号入力Ａ１〜Ａｎのうち
のどの遷移に対してもＡＴＤパルス信号のパルス幅や出
力タイミングをほぼ一定化し、ビット線電位などのイコ
ライズ期間をほぼ一定化し、メモリアクセスの遅延や劣
化などを抑制し得る半導体記憶装置を提供する。【構成】複数のローカルＡＴＤ回路の各出力の論理和を
とってＡＴＤパルス信号を生成してタイミング制御に利
用する半導体記憶装置において、複数のローカルＡＴＤ
回路の少なくとも一部におけるローカルＡＴＤパルス信
号生成用回路の出力側あるいはローカルＡＴＤパルス信
号波形整形用回路の出力側に接続されたダミー容量を具
備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にアドレス信号入力の遷移を検知してビット線電
位などを一定時間イコライズするためのパルス信号を生
成するアドレス遷移検知回路を有する高速型の半導体記
憶装置に関する。

【０００２】

【従来の技術】図５は、高速型の半導体記憶装置で用い
られている従来のアドレス遷移検知（Address Transiti
on Detector;ＡＴＤ）回路を示しており、それぞれアド
レス信号入力Ａ１〜Ａｎの相異なる一部にそれぞれ対応
して設けられた複数（ｍ個）のローカルＡＴＤ回路１１
〜１ｍと、このｍ個のローカルＡＴＤ回路１１〜１ｍの
各出力（ローカルＡＴＤ信号）の論理和をとる論理和回
路２（ここでは、ノアゲート２１とインバータ回路２
２）とからなる。ここでは、３ビットのアドレス信号入
力Ａ１〜Ａ３がローカルＡＴＤ回路１１に入力し、２ビ
ットのアドレス信号入力Ａ４、Ａ５がローカルＡＴＤ回
路１２に入力し、２ビットのアドレス信号入力Ａ（ｎ−
１）、ＡｎがローカルＡＴＤ回路１ｍに入力している例
を示している。

【０００３】図６は、上記ローカルＡＴＤ回路１１〜１
ｍのうちの１個（例えば１２）を代表的に取り出して具
体例を示しており、２ビットのアドレス信号入力Ａ４、
Ａ５が対応して入力し、各出力ノードが一括接続された
２個の遅延パルス発生回路３１、３２と、電源電位（Ｖ
cc）ノードと上記２個の遅延パルス発生回路３１、３２
の一括接続出力ノードＢとの間にソース・ドレイン間が
接続され、ゲートが接地電位（Ｖss）ノードに接続され
た負荷用のＰ（チャネル）ＭＯＳトランジスタＴＰと、
上記一括接続出力ノードＢに入力ノードが接続された波
形整形回路（例えばインバータ回路）４とからなる。な
お、Ｃ１は上記一括接続出力ノードＢの寄生容量、Ｃ２
は上記インバータ回路４の出力側の寄生容量（配線容
量）である。

【０００４】図５のＡＴＤ回路の各ローカルＡＴＤ回路
１１〜１ｍでは上記遅延パルス発生回路３１、３２と同
様の構成の遅延パルス発生回路３ｉが用いられており、
その具体例を図７に示している。この遅延パルス発生回
路３ｉは、アドレス信号入力Ａｉ（ｉ＝１〜ｎ）が入力
する奇数段のインバータ回路ＩＶ１〜ＩＶ３からなる第
１の遅延回路ＤＬ１と、前記アドレス信号入力Ａｉが入
力するインバータ回路ＩＶ４と、このインバータ回路Ｉ
Ｖ４の出力が入力する奇数段のインバータ回路ＩＶ５〜
ＩＶ７からなる第２の遅延回路ＤＬ２と、遅延パルス出
力ノードＤとＶssノードとの間で互いに直列に接続され
た２個の第１のＮ（チャネル）ＭＯＳトランジスタＮ１
１およびＮ１２と、同じく上記遅延パルス出力ノードＤ
とＶssノードとの間で互いに直列に接続された２個の第
２のＮＭＯＳトランジスタＮ２１およびＮ２２とからな
り、上記２個の第１のＮＭＯＳトランジスタＮ１１およ
びＮ１２の各ゲートに対応して前記第１の遅延回路ＤＬ
１の出力信号およびアドレス信号入力Ａｉが入力し、上
記２個の第２のＮＭＯＳトランジスタＮ２１およびＮ２
２の各ゲートに対応して前記第２の遅延回路ＤＬ２の出
力信号およびインバータ回路ＩＶ４の出力信号が入力し
ている。

【０００５】次に、図５乃至図７の回路の動作について
図８を参照して説明する。アドレス信号入力Ａ１〜Ａｎ
が静止状態の時には、図６のＰＭＯＳトランジスタＴＰ
により一括接続出力ノードＢはＶccレベルに充電されて
おり、インバータ回路４の出力ノードは“Ｌ”レベルで
あり、図５のｍ個のローカルＡＴＤ回路１１〜１ｍの各
出力はそれぞれ“Ｌ”レベル、論理和回路２の出力は
“Ｌ”レベルである。アドレス信号入力Ａ１〜Ａｎのい
ずれか１つ（例えばＡ４）が例えば“Ｌ”レベルから
“Ｈ”レベルへ遷移すると、このアドレス信号入力Ａ４
が入力する遅延パルス発生回路３１では、一定時間（第
１の遅延回路ＤＬ１の遅延時間）だけ２個の第１のＮＭ
ＯＳトランジスタＮ１１およびＮ１２がそれぞれオン状
態になる。これにより、遅延パルス出力ノードＤが
“Ｌ”レベル、インバータ回路４の出力（つまり、この
遅延パルス発生回路３１を有するローカルＡＴＤ回路１
２の出力）が“Ｈ”レベル（ローカルＡＴＤパルス信
号）になり、図５の論理和回路２の出力は一定時間だけ
“Ｈ”レベル（ＡＴＤパルス信号）になる。また、上記
とは逆に、アドレス信号入力Ａ４が“Ｈ”レベルから
“Ｌ”レベルへ遷移すると、このアドレス信号入力Ａ４
が入力する遅延パルス発生回路３１では、一定時間（第
２の遅延回路ＤＬ２の遅延時間）だけ２個の第２のＮＭ
ＯＳトランジスタＮ２１およびＮ２２がそれぞれオン状
態になる。これにより、前記と同様に、遅延パルス出力
ノードＤが“Ｌ”レベルになり、ローカルＡＴＤ回路１
２から“Ｈ”レベルのローカルＡＴＤパルス信号が発生
し、“Ｈ”レベルのＡＴＤパルス信号が一定時間発生す
る。

【０００６】上記したＡＴＤパルス信号のパルス幅は、
ローカルＡＴＤ回路１１〜１ｍの一括接続出力ノードＢ
を遅延パルス発生回路３ｉ群のうちの少なくとも１個に
より“Ｌ”レベルにプルダウンしている時間ｔ1 と、こ
の遅延パルス発生回路３ｉがプルダウンしなくなってか
らＰＭＯＳトランジスタＴＰにより一括接続出力ノード
Ｂを論理和回路２の“Ｈ”レベル入力に回復するのに要
する時間ｔ2 との和で決まる。

【０００７】ところで、前記ＡＴＤパルス信号は、ビッ
ト線電位などを一定時間イコライズしてメモリ動作を高
速化するために用いられるものであり、アドレス信号入
力Ａ１〜Ａｎのどれが遷移しても同じタイミングで出力
し、同じパルス幅で出力することが望まれる。

【０００８】しかし、従来のＡＴＤ回路は、メモリチッ
プ上のパターンレイアウトの関係上、ローカルＡＴＤ回
路１１〜１ｍのアドレス信号入力ビット数が不揃いにな
っており、アドレス信号入力Ａ１〜Ａｎのどれが遷移す
るかによってＡＴＤパルス信号のパルス幅や出力タイミ
ングが不揃いになる。

【０００９】次に、上記したようにＡＴＤパルス信号の
出力タイミングやパルス幅が不揃いになる理由について
詳述する。ローカルＡＴＤ回路１１〜１ｍのアドレス信
号入力ビット数が不揃いになると、ローカルＡＴＤ回路
１１〜１ｍにおける遅延パルス発生回路３ｉの数が不揃
いになる。この場合、個々の遅延パルス発生回路３ｉの
遅延パルス発生ノードＤの寄生容量は同じであるので、
ローカルＡＴＤ回路１１〜１ｍのそれぞれにおける一括
接続出力ノードＢの寄生容量Ｃ１は、主に、遅延パルス
発生回路３ｉの数に比例する。ここで、個々の遅延パル
ス発生回路３ｉの遅延パルス発生ノードＤの寄生容量
は、遅延パルス発生ノードＤとＶssノードとの間に接続
されているＮＭＯＳトランジスタＮ１１およびＮ１２、
Ｎ２１およびＮ２２の寄生容量である。いま、アドレス
信号入力Ａｉが“Ｌ”レベルで静止している時には、図
９に示すように、２個の第１のＮＭＯＳトランジスタＮ
１１およびＮ１２の各ゲートに対応して“Ｈ”／“Ｌ”
レベルが入力し、２個の第２のＮＭＯＳトランジスタＮ
２１およびＮ２２の各ゲートに対応して“Ｌ”／“Ｈ”
レベルが入力し、個々のＮＭＯＳトランジスタのドレイ
ンの寄生容量をＣｄ、ソースの寄生容量をＣｓで表す
と、遅延パルス発生ノードＤの寄生容量は、３・Ｃｄ＋
Ｃｓとなる。また、上記とは逆に、アドレス信号入力Ａ
ｉが“Ｈ”レベルで静止している時には、２個の第１の
ＮＭＯＳトランジスタＮ１１およびＮ１２の各ゲートに
対応して“Ｌ”／“Ｈ”レベルが入力し、２個の第２の
ＮＭＯＳトランジスタＮ２１およびＮ２２の各ゲートに
対応して“Ｈ”／“Ｌ”レベルが入力し、やはり、遅延
パルス発生ノードＤの寄生容量は、３・Ｃｄ＋Ｃｓとな
る。上記ドレインの寄生容量Ｃｄ、ソースの寄生容量Ｃ
ｓは、それぞれドレインと基板との接合容量、ソースと
基板との接合容量であり、かなり大きな値を有する。

【００１０】従って、ローカルＡＴＤ回路１１〜１ｍに
おける遅延パルス発生回路３ｉの数が不揃いであると、
ローカルＡＴＤ回路１１〜１ｍそれぞれにおける一括接
続出力ノードＢの寄生容量Ｃ１は、１個当りの遅延パル
ス発生回路３ｉの寄生容量（３・Ｃｄ＋Ｃｓ）と遅延パ
ルス発生回路数との積で決まり、ローカルＡＴＤ回路１
１〜１ｍそれぞれにおける寄生容量Ｃ１の値は遅延パル
ス発生回路数の差と（３・Ｃｄ＋Ｃｓ）との積に依存し
て大きくばらつく。

【００１１】次に、ローカルＡＴＤ回路１１〜１ｍにお
ける波形整形用のインバータ回路４の出力側（次段側）
の寄生容量Ｃ２について考える。ローカルＡＴＤ回路１
１〜１ｍの各出力は図５に示すように論理和回路２によ
り１つに纏められるので、ローカルＡＴＤ回路１１〜１
ｍの出力ノードと論理和回路２の入力ノードとの間の配
線長は非常に長くなり易く、非常に大きな寄生容量Ｃ２
が発生し易い。また、上記配線長は、ローカルＡＴＤ回
路１１〜１ｍそれぞれのレイアウト位置によって大きく
異なるので、ローカルＡＴＤ回路１１〜１ｍそれぞれの
配線容量Ｃ２の値は大きくばらつく。

【００１２】即ち、上記したようにローカルＡＴＤ回路
１１〜１ｍそれぞれにおける遅延パルス発生回路出力ノ
ードＢの寄生容量Ｃ１の大きなばらつきにより、前記し
たようにローカルＡＴＤ回路１１〜１ｍにおいてＰＭＯ
ＳトランジスタＴＰにより遅延パルス発生回路出力ノー
ドＢを“Ｈ”レベルに回復するのに要する時間ｔ2 が大
きくばらつき、ＡＴＤパルス信号のパルス幅に大きなば
らつきが発生することになる。また、上記したようにロ
ーカルＡＴＤ回路１１〜１ｍそれぞれの次段側寄生容量
Ｃ２の大きなばらつきにより、ローカルＡＴＤ回路１１
〜１ｍそれぞれの出力の立上り、立下りのタイミング、
ひいては、ＡＴＤパルス信号の出力タイミングに大きな
ばらつきが発生する。

【００１３】

【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、ローカルＡＴＤ回路それぞれにおけ
る遅延パルス発生回路出力ノードの寄生容量Ｃ１や次段
側寄生容量Ｃ２に大きなばらつきがあり、アドレス信号
入力Ａ１〜Ａｎのどれが遷移するかによって、ＡＴＤパ
ルス信号のパルス幅や出力タイミングに大きなばらつき
が発生し、これにより、ビット線電位などのイコライズ
動作にばらつきが生じることになり、イコライズ動作が
長すぎることによるメモリアクセスの遅延や、イコライ
ズ動作の不足によるメモリアクセスの劣化などが起こる
という問題が発生する。

【００１４】本発明は上記の問題点を解決すべくなされ
たもので、複数のローカルＡＴＤ回路それぞれにおける
遅延パルス発生回路出力側の寄生容量Ｃ１や次段側の寄
生容量Ｃ２のばらつきを抑制し、アドレス信号入力Ａ１
〜Ａｎのうちのどの遷移に対してもＡＴＤパルス信号の
パルス幅や出力タイミングをほぼ一定化し、ビット線電
位などのイコライズ期間をほぼ一定化し、メモリアクセ
スの遅延や劣化などを抑制し得る半導体記憶装置を提供
することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、複数のローカ
ルＡＴＤ回路の各出力の論理和をとってＡＴＤパルス信
号を生成し、内部回路のタイミング制御に利用する半導
体記憶装置において、前記複数のローカルＡＴＤ回路
は、それぞれ対応するアドレス信号入力の遷移時にロー
カルＡＴＤパルス信号を生成するパルス発生回路と、こ
のパルス発生回路の出力ノードの信号が入力する波形整
形回路とを具備し、さらに、上記複数のローカルＡＴＤ
回路の少なくとも一部における前記パルス発生回路の出
力側および／または波形整形回路の出力側に接続された
ダミー容量とを具備することを特徴とする。

【００１６】

【作用】複数のローカルＡＴＤ回路の少なくとも一部に
おけるパルス発生回路の出力側および／または波形整形
回路の出力側に接続されたダミー容量を具備することに
より、それぞれにおけるパルス発生回路出力側の寄生容
量Ｃ１のばらつきを小さくすることができ、アドレス信
号入力Ａ１〜Ａｎのうちのどの遷移に対してもＡＴＤパ
ルス信号のパルス幅がほぼ一定化される。同様に、複数
のローカルＡＴＤ回路のそれぞれにおける波形整形回路
出力側の寄生容量Ｃ２のばらつきを小さくすることがで
きるので、アドレス信号入力Ａ１〜Ａｎのうちのどの遷
移に対してもＡＴＤパルス信号の出力タイミングがほぼ
一定化される。従って、ビット線電位などのイコライズ
期間をほぼ一定化し、メモリアクセスの遅延や劣化など
を抑制することが可能になる。

【００１７】

【実施例】以下、図面を参照して一本発明の実施例を説
明する。

【００１８】本発明の一実施例に係る高速型の半導体記
憶装置は、図５に示したように、アドレス信号入力Ａ１
〜Ａｎの相異なる一部にそれぞれ対応して設けられたｍ
個のローカルＡＴＤ回路１１〜１ｍおよびこれらのロー
カルＡＴＤ回路１１〜１ｍの各出力の論理和をとる論理
和回路２を有するＡＴＤ回路を具備し、このＡＴＤ回路
の出力信号によりビット線電位などのイコライズ期間が
制御されるようになっている。

【００１９】そして、ｍ個のローカルＡＴＤ回路１１〜
１ｍのうちの少なくとも一部のローカルＡＴＤ回路にお
ける遅延パルス発生回路出力側あるいはインバータ回路
４の出力側にダミー容量が接続されている。この場合、
上記遅延パルス発生回路出力側に接続されるダミー容量
は、ｍ個のローカルＡＴＤ回路１１〜１ｍのそれぞれに
おける前記寄生容量Ｃ１がほぼ同じになるように付加さ
れている。同様に、前記インバータ回路４の出力側に接
続されるダミー容量は、ｍ個のローカルＡＴＤ回路１１
〜１ｍのそれぞれにおける次段側寄生容量Ｃ２がほぼ同
じになるように付加されている。

【００２０】図１は、ＡＴＤ回路におけるローカルＡＴ
Ｄ回路の１個、例えばアドレス信号入力Ａ４、Ａ５が入
力するローカルＡＴＤ回路１２を代表的に取り出して示
している。本例では、遅延パルス発生回路出力側に接続
されるダミー容量として、ｍ個のＡＴＤ回路１１〜１ｍ
におけるそれぞれの遅延パルス発生回路数が同じになる
ように、ダミー用の遅延パルス発生回路３ｄが付加され
ている。この場合、アドレス信号入力数が最も多いロー
カルＡＴＤ回路にはダミー用の遅延パルス発生回路を付
加しなくてもよいが、付加する場合には、その数だけ余
分に他のローカルＡＴＤ回路（アドレス信号入力数が少
ないローカルＡＴＤ回路）にもダミー用の遅延パルス発
生回路を付加すればよい。

【００２１】図１に示すローカルＡＴＤ回路１２は、図
６に示した従来のローカルＡＴＤ回路１２と比べて、ｍ
個のローカルＡＴＤ回路１１〜１ｍのうちでアドレス信
号入力数が最も多いローカルＡＴＤ回路のアドレス信号
入力数（例えば４）と自己のアドレス信号入力数の差
（本例では４−２＝２個）に応じた数のダミー用の遅延
パルス発生回路３ｄ…が付加され、その出力ノードが前
記アドレス信号入力Ａ４、Ａ５が入力する遅延パルス発
生回路３１、３２の出力ノードと一括接続されている点
が異なり、その他は同じであるので図６中と同一符号を
付している。これにより、図１のローカルＡＴＤ回路１
２における遅延パルス発生回路の合計数４は、アドレス
信号入力数が最も多いローカルＡＴＤ回路の遅延パルス
発生回路数４と同じになっている。

【００２２】また、図１に示すローカルＡＴＤ回路１２
におけるインバータ回路４の出力ノードには、ｍ個のロ
ーカルＡＴＤ回路１１〜１ｍのそれぞれにおける次段側
寄生容量Ｃ２のうちの最も大きな値と自己の次段側寄生
容量Ｃ２との差にほぼ相当するダミー容量として、上記
インバータ回路４の出力ノードにゲートが接続され、そ
のソース・ドレインがＶcc電位に接続されたＰＭＯＳト
ランジスタＰ２、および／または、ドレイン・ソースが
Ｖss電位に接続されたＮＭＯＳトランジスタＮ２のゲー
ト容量が用いられている。

【００２３】なお、上記Ａ４、Ａ５が入力するアドレス
信号入力用の遅延パルス発生回路３１、３２は、図７を
参照して前述したように構成されており、上記ダミー用
の遅延パルス発生回路３ｄ…はそれぞれ例えば図２に示
すように構成されている。即ち、図２において、前記出
力ノードＤとＶss電位との間に同一サイズの２個の第１
のＮＭＯＳトランジスタＮ１１およびＮ１２が直列に接
続され、同じく、上記出力ノードＤとＶss電位との間に
同一サイズの２個の第２のＮＭＯＳトランジスタＮ２１
およびＮ２２が直列に接続され、第１のＮＭＯＳトラン
ジスタＮ１１およびＮ１２の各ゲートが対応して“Ｈ”
／“Ｌ”レベルに固定され、第２のＮＭＯＳトランジス
タＮ２１およびＮ２２の各ゲートが対応して“Ｌ”／
“Ｈ”レベルに固定されている。これにより、上記ダミ
ー用の遅延パルス発生回路３ｄ…は、前記アドレス信号
入力用の遅延パルス発生回路３ｉの入力レベルの静止状
態における等価回路（例えば図９に示した回路）と同様
に、上記出力ノードＤに前記したような３・Ｃｄ＋Ｃｓ
の寄生容量をそれぞれ有している。

【００２４】上記実施例のＡＴＤ回路におけるローカル
ＡＴＤ回路１１〜１ｍによれば、それぞれにおける遅延
パルス発生回路の合計数が同じにされ、それぞれにおけ
る一括接続出力ノードＢの寄生容量Ｃ１がほぼ同じにな
っているので、アドレス信号入力Ａ１〜Ａｎのうちのど
の遷移に対してもＡＴＤパルス信号のパルス幅がほぼ一
定化される。また、ローカルＡＴＤ回路１１〜１ｍのそ
れぞれにおけるインバータ回路４の出力側寄生容量Ｃ２
がほぼ同じになっているので、アドレス信号入力Ａ１〜
Ａｎのうちのどの遷移に対してもＡＴＤパルス信号の出
力タイミングがほぼ一定化される。従って、ビット線電
位などのイコライズ期間をほぼ一定化し、メモリアクセ
スの遅延や劣化などを抑制することが可能になり、

【００２５】なお、上記実施例では、ローカルＡＴＤ回
路１１〜１ｍのそれぞれにおける寄生容量Ｃ１が同じに
されているが、必ずしも同じでなくても、そのばらつき
が小さくなるように（メモリのアクセスタイムの仕様か
ら決まる許容範囲内、例えば１０％に収まるように）形
成すればよい。同様に、それぞれにおける次段側寄生容
量Ｃ２も、必ずしも同じでなくても、そのばらつきが小
さくなるように（メモリのアクセスタイムの仕様から決
まる許容範囲内、例えば１０％に収まるように）形成す
ればよい。

【００２６】また、上記実施例では、ｍ個のローカルＡ
ＴＤ知回路１１〜１ｍの少なくとも一部における一括接
続出力ノードＢに接続されるダミー容量として、図２に
示したように、直列接続された２個の第１のＮＭＯＳト
ランジスタと直列接続された２個の第２のＮＭＯＳトラ
ンジスタとからなるダミー用の遅延パルス発生回路３ｄ
を用いたが、これに限らず、図３に示すように、前記ア
ドレス信号入力用の遅延パルス発生回路３ｉと同じ構成
（図７参照。）を有すると共にアドレス信号入力として
“Ｌ”レベルあるいは“Ｈ”レベルに固定されたダミー
アドレス信号が与えられるダミー用の遅延パルス発生回
路３ｄ…を用いるようにしてもよい。

【００２７】また、前記一括接続出力ノードＢに接続さ
れるダミー容量として、前記ダミー用の遅延パルス発生
回路３ｄに代えて、図４に示すように、図１中に示した
ＭＯＳトランジスタＰ２あるいはＮ２のゲート容量と同
様の構成を有するＭＯＳトランジスタＰ１あるいはＮ１
のゲート容量を用いるようにしてもよい。

【００２８】また、上記実施例では、ｍ個のローカルＡ
ＴＤ回路１１〜１ｍにおけるそれぞれの遅延パルス発生
回路３ｉの数が同じでない場合を示したが、パターン・
レイアウトを工夫してｍ個ののローカルＡＴＤ回路１１
〜１ｍにおけるそれぞれの遅延パルス発生回路３ｉの数
を同じにすれば、前記したようなダミー用の遅延パルス
発生回路３ｄを接続しなくても、それぞれの寄生容量Ｃ
１が同じになる。

【００２９】また、上記実施例では、ｍ個のローカルＡ
ＴＤ回路１１〜１ｍの次段側寄生容量Ｃ２を同じにする
（あるいは、そのばらつきを小さくする）手段として、
一部のローカルＡＴＤ回路におけるインバータ回路４の
出力ノードにＭＯＳトランジスタＰ２あるいはＮ２のゲ
ート容量によるダミー容量を接続したが、図３に示した
ように、ダミー配線ＤＬによるダミー容量を接続するよ
うにしてもよい。この場合、上記ダミー配線ＤＬの一例
としては、前記ｍ個のローカルＡＴＤ回路１１〜１ｍそ
れぞれの出力ノードと前記論理和回路２の入力ノードと
の間の配線の長さのうちの最も大きい値Ｌｍと、上記ダ
ミー用配線ＤＬが接続される一部のローカルＡＴＤ回路
の出力ノードとＡＴＤ回路の論理和回路２の入力ノード
との間の配線長Ｌｉとの差（Ｌｍ−Ｌｉ）との差にほぼ
相当する長さを有し、上記配線と同じ材質（例えばアル
ミニウム配線）を有する配線で形成すればよい。

【００３０】

【発明の効果】上述したように本発明によれば、複数の
ローカルＡＴＤ回路それぞれにおけるパルス発生回路出
力ノードの寄生容量や次段側寄生容量のばらつきを抑制
し、アドレス信号入力Ａ１〜Ａｎのうちのどの遷移に対
してもＡＴＤパルス信号のパルス幅や出力タイミングを
ほぼ一定化し、ビット線電位などのイコライズ期間をほ
ぼ一定化し、メモリアクセスの遅延や劣化などを抑制し
得る半導体記憶装置を実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体記憶装置にお
けるＡＴＤ回路のうちのローカルＡＴＤパルス発生回路
の１個を代表的に示す回路図。

【図２】図２中のダミー用の遅延パルス発生回路の１個
を代表的に示す回路図。

【図３】本発明の第２実施例に係る半導体記憶装置にお
けるＡＴＤ回路のうちのローカルＡＴＤパルス発生回路
の１個を代表的に示す回路図。

【図４】本発明の第３実施例に係る半導体記憶装置にお
けるＡＴＤ回路のうちのローカルＡＴＤパルス発生回路
の１個を代表的に示す回路図。

【図５】ＡＴＤ回路の一般的な構成を示す論理回路図。

【図６】図５中のローカルＡＴＤパルス発生回路の１個
を代表的に示す回路図。

【図７】図６中の遅延パルス発生回路の１個を代表的に
示す回路図。

【図８】図５乃至図７の回路の動作を示すタイミング波
形図。

【図９】図７の遅延パルス発生回路の入力レベルの静止
状態における等価回路図。

【符号の説明】

１１〜１ｍ…ローカルＡＴＤ回路、２…論理和回路、３
１、３２、３ｉ…アドレス信号入力用の遅延パルス発生
回路、３ｄ…ダミー用の遅延パルス発生回路、４…波形
整形回路、Ｃ１、Ｃ２…寄生容量、ＤＬ…ダミー配線、
ＴＰ…負荷用のＰＭＯＳトランジスタ、Ｐ１、Ｐ２、Ｎ
１、Ｎ２、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２…ＭＯＳト
ランジスタ。

Claims

【特許請求の範囲】

【請求項１】アドレス信号入力Ａ１〜Ａｎの相異なる
一部にそれぞれ対応して設けられた複数のローカルアド
レス遷移検知回路およびこれらのローカルアドレス遷移
検知回路の各出力の論理和をとる論理和回路を有するア
ドレス遷移検知回路を具備する半導体記憶装置におい
て、前記複数のローカルアドレス遷移検知回路は、それぞれ
対応するアドレス信号入力の遷移時にローカルアドレス
遷移検知パルス信号を生成するパルス発生回路と、この
パルス発生回路の出力ノードの信号が入力する波形整形
回路とを具備し、さらに、上記複数のローカルアドレス
遷移検知回路の少なくとも一部における前記パルス発生
回路の出力側および／または波形整形回路の出力側に接
続されたダミー容量とを具備することを特徴とする半導
体記憶装置。
【請求項２】請求項１記載の半導体記憶装置におい
て、前記複数のローカルアドレス遷移検知回路における
それぞれのパルス発生回路の数が同じであることを特徴
とする半導体記憶装置。
【請求項３】請求項１記載の半導体記憶装置におい
て、前記パルス発生回路の出力側に接続されたダミー容量
は、前記パルス発生回路の出力ノードと接地電位との間
に同一サイズの２個の第１のＮＭＯＳトランジスタが直
列に接続され、同じく、上記出力ノードと接地電位との
間に同一サイズの２個の第２のＮＭＯＳトランジスタが
直列に接続され、上記２個の第１のＮＭＯＳトランジス
タの各ゲートが対応して“Ｈ”／“Ｌ”レベルに固定さ
れ、上記２個の第２のＮＭＯＳトランジスタの各ゲート
が対応して“Ｌ”／“Ｈ”レベルに固定されていること
を特徴とする半導体記憶装置。
【請求項４】請求項１記載の半導体記憶装置におい
て、前記パルス発生回路の出力側に接続されたダミー容量
は、前記アドレス信号入力用のパルス発生回路と同じ構
成を有すると共にアドレス信号入力として“Ｌ”レベル
あるいは“Ｈ”レベルに固定されたダミーアドレス信号
が与えられていることを特徴とする半導体記憶装置。
【請求項５】請求項３または４記載の半導体記憶装置
において、前記ダミー用のパルス発生回路は、前記複数のローカル
アドレス遷移検知回路それぞれにおけるパルス発生回路
の合計数が同じになるように付加されていることを特徴
とする半導体記憶装置。
【請求項６】請求項１乃至５のいずれか１項に記載の
半導体記憶装置において、前記パルス発生回路の出力側
に接続されたダミー容量は、上記パルス発生回路の出力
側にゲートが接続され、そのソース・ドレインが電源電
位に接続されたＰＭＯＳトランジスタ、および／また
は、そのドレイン・ソースが接地電位に接続されたＮＭ
ＯＳトランジスタのゲート容量が用いられていることを
特徴とする半導体記憶装置。
【請求項７】請求項１乃至６のいずれか１項に記載の
半導体記憶装置において、前記波形整形回路の出力側に
接続されたダミー容量は、上記波形整形回路の出力側に
ゲートが接続され、そのソース・ドレインが電源電位に
接続されたＰＭＯＳトランジスタ、および／または、そ
のドレイン・ソースが接地電位に接続されたＮＭＯＳト
ランジスタのゲート容量が用いられていることを特徴と
する半導体記憶装置。
【請求項８】請求項１乃至６のいずれか１項に記載の
半導体記憶装置において、前記波形整形回路の出力側に
接続されているダミー容量は、ダミー配線が用いられて
いることを特徴とする半導体記憶装置。
【請求項９】請求項８記載の半導体記憶装置におい
て、前記ダミー配線は、前記複数のローカルアドレス遷
移検知回路それぞれの出力ノードと前記論理和回路の入
力ノードとの間の配線長のうちの最も長い値と、上記ダ
ミー用配線が接続される一部のローカルアドレス遷移検
知回路の出力ノードと前記論理和回路の入力ノードとの
間の配線長との差に相当する長さを有することを特徴と
する半導体記憶装置。