JPH0528768A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0528768A JPH0528768A JP3184580A JP18458091A JPH0528768A JP H0528768 A JPH0528768 A JP H0528768A JP 3184580 A JP3184580 A JP 3184580A JP 18458091 A JP18458091 A JP 18458091A JP H0528768 A JPH0528768 A JP H0528768A
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Abstract
(57)【要約】
【目的】 外部周辺装置へ与える電源電圧のレベルはそ
のままにし、内部回路に与える電圧だけを低くする。
【構成】 外部信号Ａが“Ｈ”レベルのときＰＭＯＳト
ランジスタＱ１はオンし内部回路に電源電圧Ｖccが与え
られる。外部信号Ａが“Ｌ”レベルになるとＰＭＯＳト
ランジスタＱ１がオフし、電源電圧降圧回路３０から電
源電圧より低い電圧が内部回路に与えられる。そのた
め、外部周辺装置の電源電圧を変更することなく内部回
路に与える電圧のみを低くできる。
【効果】 外部周辺装置を大幅に改造することなく容易
に電源電圧より小さい電圧を内部回路に与えることがで
きる。
(57) [Summary] [Purpose] The level of the power supply voltage applied to external peripheral devices remains unchanged, and only the voltage applied to internal circuits is reduced. [Composition] When the external signal A is at "H" level, the PMOS transistor Q1 is turned on and the power supply voltage Vcc is applied to the internal circuit. When the external signal A becomes "L" level, the PMOS transistor Q1 is turned off, and the power supply voltage step-down circuit 30 supplies a voltage lower than the power supply voltage to the internal circuit. Therefore, only the voltage applied to the internal circuit can be lowered without changing the power supply voltage of the external peripheral device. [Effect] It is possible to easily apply a voltage smaller than the power supply voltage to the internal circuit without significantly modifying the external peripheral device.
Description
【０００１】[0001]
【産業上の利用分野】この発明は、電源電圧より低い電
圧を内部回路に供給する必要がある半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device which needs to supply a voltage lower than a power supply voltage to an internal circuit.
【０００２】[0002]
【従来の技術】従来の半導体装置、例えばＳＲＡＭなど
ではバッテリーバックアップ時、消費電力を極力おさえ
るために内部回路に供給する電源電圧のレベルを通常の
規格より低くする場合（パワーダウン）が多い。このパ
ワーダウンモードは、まだ内部回路が動作状態になって
いないいわゆるスタンバイ状態で使用されるのがほとん
どである。2. Description of the Related Art In a conventional semiconductor device such as an SRAM, a power supply voltage level supplied to an internal circuit is often lower than a normal standard (power down) in order to minimize power consumption during battery backup. This power down mode is mostly used in a so-called standby state in which the internal circuit is not in the operating state yet.
【０００３】「９０年度 三菱半導体データブック メ
モリＲＡＭ」には２５６ＫのＳＲＡＭにおいてパワーダ
ウンさせて使用する方法が掲載されている。In "1990 Mitsubishi Semiconductor Data Book Memory RAM", a method of using a 256K SRAM in a power-down state is described.
【０００４】[0004]
【発明が解決しようとする課題】従来、半導体装置をパ
ワーダウンモードで使用する場合、内部回路に供給する
電源電圧のレベルを下げる必要がある。しかし、電源電
圧は外部から与えられており、この電源電圧は外部周辺
装置にも共通に供給されているため、パワーダウンモー
ドにおいては、内部回路に供給する電源電圧のレベルだ
けを下げることができず、外部周辺装置に供給する電源
電圧レベルも下がってしまう。この場合、周辺装置が動
作するための電源電圧を変更するための大幅な改造を外
部周辺装置に施されなければならないという問題点があ
った。Conventionally, when the semiconductor device is used in the power down mode, it is necessary to lower the level of the power supply voltage supplied to the internal circuit. However, since the power supply voltage is supplied from the outside and this power supply voltage is also supplied to external peripheral devices in common, only the level of the power supply voltage supplied to the internal circuit can be lowered in the power down mode. As a result, the power supply voltage level supplied to the external peripheral device also drops. In this case, there has been a problem that the external peripheral device has to be remodeled to change the power supply voltage for operating the peripheral device.
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、外部周辺装置の大幅な改造なし
で内部回路に与える電圧だけを容易に低くすることがで
きる半導体装置を得ることを目的とする。The present invention has been made in order to solve the above problems, and provides a semiconductor device in which only a voltage applied to an internal circuit can be easily lowered without major modification of external peripheral devices. With the goal.
【０００６】[0006]
【課題を解決するための手段】この発明に係る半導体装
置は、内部回路と、電源電圧が入力される電源電圧入力
端子と、前記電源電圧入力端子に接続され、前記電源電
圧を降圧させ、降圧電圧として出力する電源電圧降圧回
路と、制御信号が入力される制御信号入力端子と、前記
電源電圧降圧回路，前記電源電圧入力端子，前記制御信
号入力端子および前記内部回路に各々接続され、前記制
御信号に応じて前記電源電圧あるいは前記降圧電圧を前
記内部回路に選択的に与えるスイッチング手段とを備え
ている。A semiconductor device according to the present invention is connected to an internal circuit, a power supply voltage input terminal to which a power supply voltage is input, and the power supply voltage input terminal, and lowers and lowers the power supply voltage. A power supply voltage step-down circuit that outputs a voltage, a control signal input terminal to which a control signal is input, a power supply voltage step-down circuit, the power supply voltage input terminal, the control signal input terminal, and the internal circuit, And a switching means for selectively applying the power supply voltage or the step-down voltage to the internal circuit according to a signal.
【０００７】[0007]
【作用】この発明における電源電圧降圧回路は電源電圧
を降圧させ、降圧電圧として出力する。スイッチング手
段は制御信号に応じて電源電圧あるいは降圧電圧を選択
的に内部回路に与える。そのため、内部回路への供給電
圧のみを電源電圧より小さくすることができる。The power supply voltage step-down circuit according to the present invention steps down the power supply voltage and outputs it as a step-down voltage. The switching means selectively supplies the power supply voltage or the step-down voltage to the internal circuit according to the control signal. Therefore, only the supply voltage to the internal circuit can be made lower than the power supply voltage.
【０００８】[0008]
【実施例】図１はこの発明に係る半導体装置の一実施例
を示す回路図である。Ｐチャネルトランジスタ（以下Ｐ
ＭＯＳトランジスタという）Ｑ１は、ゲートがインバー
タ１を介して外部信号入力端子２０に、ソースが電源電
圧Ｖccが入力される電源電圧入力端子Ｖccに、ドレイン
が内部回路に各々接続されている。電源電圧降圧回路３
０は、電源電圧入力端子Ｖccと内部回路の間に接続さ
れ、インバータ１からの出力Ｎ１に応じた降圧電圧を出
力する。外部信号入力端子２０には通常動作モード／パ
ワーダウンモードに応じた外部信号Ａが入力される。1 is a circuit diagram showing an embodiment of a semiconductor device according to the present invention. P-channel transistor (hereinafter P
The gate of the MOS transistor Q1) is connected to the external signal input terminal 20 via the inverter 1, the source is connected to the power supply voltage input terminal V cc to which the power supply voltage V cc is input, and the drain is connected to the internal circuit. Power supply voltage step-down circuit 3
0 is connected between the power supply voltage input terminal V cc and the internal circuit, and outputs a step-down voltage according to the output N1 from the inverter 1. An external signal A corresponding to the normal operation mode / power down mode is input to the external signal input terminal 20.
【０００９】図２は電源電圧降圧回路３０の一構成例を
示す回路図である。電源電圧降圧回路３０はＮチャネル
ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタとい
う）Ｑ２，Ｑ３、抵抗Ｒ１，Ｒ２よりなる。ＮＭＯＳト
ランジスタＱ２は、ドレインが抵抗Ｒ１，Ｒ２の直列回
路体を介して電源電圧入力端子Ｖccに、ソースが接地に
各々接続され、ゲートにはインバータ１の出力Ｎ１がに
入力されている。ＮＭＯＳトランジスタＱ３は、ソース
が電源電圧入力端子Ｖccに、ドレインが内部回路に、ゲ
ートが抵抗Ｒ１，Ｒ２の共通接続点に接続されている。FIG. 2 is a circuit diagram showing an example of the configuration of the power supply voltage step-down circuit 30. The power supply voltage step-down circuit 30 includes N channel MOS transistors (hereinafter referred to as NMOS transistors) Q2 and Q3 and resistors R1 and R2. NMOS transistor Q2, the power supply voltage input terminal V cc drain via the series circuit of resistors R1, R2, the source is respectively connected to ground, the gate is inputted the output N1 of the inverter 1 is in. The NMOS transistor Q3 has a source connected to the power supply voltage input terminal Vcc , a drain connected to an internal circuit, and a gate connected to a common connection point of the resistors R1 and R2.
【００１０】図３に示したタイミングチャートを用いな
がら動作について説明する。通常動作モードでは外部信
号入力端子２０には“Ｈ”レベルを入力する。インバー
タ１の出力Ｎ１は“Ｌ”レベルとなる。この“Ｌ”レベ
ルに応答してＰＭＯＳトランジスタＱ１はオンし、内部
回路へは電源電圧Ｖccが与えられる。The operation will be described with reference to the timing chart shown in FIG. In the normal operation mode, the "H" level is input to the external signal input terminal 20. The output N1 of the inverter 1 becomes "L" level. In response to this "L" level, the PMOS transistor Q1 is turned on and the power supply voltage Vcc is applied to the internal circuit.
【００１１】一方、電源電圧降圧回路３０の動作は以下
のようである。ＮＭＯＳトランジスタＱ２はインバータ
１からの“Ｌ”レベルに応答してオフする。このため、
ＮＭＯＳトランジスタＱ３のゲートには電源電圧Ｖccが
与えられる。一方、ＰＭＯＳトランジスタＱ１がオンし
ているので、ＮＭＯＳトランジスタＱ３のソース電位は
Ｖccとなる。そのため、ＮＭＯＳトランジスタＱ３はオ
フする。On the other hand, the operation of the power supply voltage down converter 30 is as follows. The NMOS transistor Q2 turns off in response to the "L" level from the inverter 1. For this reason,
The power supply voltage Vcc is applied to the gate of the NMOS transistor Q3. On the other hand, since the PMOS transistor Q1 is on, the source potential of the NMOS transistor Q3 becomes V cc . Therefore, the NMOS transistor Q3 is turned off.
【００１２】次に、消費電力をおさえるパワーダウンモ
ードについて説明する。パワーダウンモードにおいては
外部信号入力端子２０には“Ｌ”レベルを入力する。イ
ンバータ１の出力Ｎ１は“Ｈ”レベルとなる。この
“Ｈ”レベルに応答してＰＭＯＳトランジスタＱ１はオ
フする。そのため、ＰＭＯＳトランジスタＱ１を介して
内部回路に電源電圧Ｖccは与えられない。Next, a power down mode for suppressing power consumption will be described. In the power down mode, the "L" level is input to the external signal input terminal 20. The output N1 of the inverter 1 becomes "H" level. In response to this "H" level, the PMOS transistor Q1 turns off. Therefore, the power supply voltage V cc is not applied to the internal circuit via the PMOS transistor Q1.
【００１３】一方、電源電圧降圧回路３０の動作は以下
のようである。ＮＭＯＳトランジスタＱ２はインバータ
１からの“Ｈ”レベルに応答してオンする。するとＮＭ
ＯＳトランジスタＱ３のゲートの電位は、抵抗Ｒ１，Ｒ
２の抵抗値およびＮＭＯＳトランジスタＱ２のオン抵抗
（ここではＮＭＯＳトランジスタＱ２のサイズを大きく
するのでオン抵抗は無視できる値になる）の抵抗分圧比
により（Ｒ１×Ｖcc）／（Ｒ１＋Ｒ２）となる。ここ
で、Ｒ１は抵抗Ｒ１の抵抗値、Ｒ２は抵抗Ｒ２の抵抗
値、Ｖccは電源電圧Ｖccの電圧値である。このとき内部
回路に与えられる電圧は（Ｒ１×Ｖcc）／（Ｒ１＋Ｒ
２）−Ｖth3 となり、電源電圧Ｖccより小さい値になっ
ている。この電圧レベルは、抵抗Ｒ１の抵抗値と抵抗Ｒ
２の抵抗値との比を変えることで自由に設定することが
できる。On the other hand, the operation of the power supply voltage down converter 30 is as follows. The NMOS transistor Q2 turns on in response to the "H" level from the inverter 1. Then NM
The potential of the gate of the OS transistor Q3 is the resistance R1, R
(R1 × V cc ) / (R1 + R2) according to the resistance division ratio of the resistance value of 2 and the ON resistance of the NMOS transistor Q2 (here, the size of the NMOS transistor Q2 is increased so that the ON resistance becomes a negligible value). Here, R1 is the resistance value of the resistor R1, R2 is the resistance value of the resistor R2, and Vcc is the voltage value of the power supply voltage Vcc . At this time, the voltage applied to the internal circuit is (R1 × V cc ) / (R1 + R
2) -Vth3 , which is smaller than the power supply voltage Vcc . This voltage level is the same as the resistance value of the resistor R1 and the resistor R1.
It can be set freely by changing the ratio with the resistance value of 2.
【００１４】以上のようにパワーダウンモードにおいて
内部回路に供給する電圧を、外部から与えられる電源電
圧Ｖccを降圧させた降圧電圧にしたので、従来のように
外部から与えられる電源電圧Ｖcc自体のレベルを下げる
必要がない。そのため、外部周辺装置の動作電源電圧を
変更する必要がなくなり、外部周辺装置の大幅な改造を
する必要がなくなる。[0014] The above as the voltage supplied to the internal circuit in the power down mode, since the step-down voltage obtained by stepping down the power supply voltage V cc supplied from outside, the power supply voltage V cc itself supplied from the outside as in the conventional There is no need to lower the level of. Therefore, it is not necessary to change the operating power supply voltage of the external peripheral device, and it is not necessary to remodel the external peripheral device significantly.
【００１５】[0015]
【発明の効果】以上のようにこの発明によれば、電源電
圧入力端子に接続され、電源電圧を降圧させ、降圧電圧
として出力する電源電圧降圧回路と、制御信号が入力さ
れる制御信号入力端子と、電源電圧降圧回路，電源電圧
入力端子，制御信号入力端子および内部回路に各々接続
され、制御信号に応じて電源電圧あるいは降圧電圧を内
部回路に選択的に与えるスイッチング手段とを設けたの
で、内部回路への供給電圧のみを電源電圧より小さくす
ることができる。その結果、外部周辺装置の電源電圧を
変更する必要がなくなり、外部周辺装置の大幅な改造を
する必要がなくなるという効果がある。As described above, according to the present invention, the power supply voltage step-down circuit connected to the power supply voltage input terminal to step down the power supply voltage and output the stepped down voltage, and the control signal input terminal to which the control signal is input. And a switching means which is respectively connected to the power supply voltage step-down circuit, the power supply voltage input terminal, the control signal input terminal, and the internal circuit, and selectively supplies the power supply voltage or the stepped-down voltage to the internal circuit according to the control signal. Only the supply voltage to the internal circuit can be made lower than the power supply voltage. As a result, there is no need to change the power supply voltage of the external peripheral device, and there is an effect that it is not necessary to remodel the external peripheral device significantly.
【図１】この発明に係る半導体装置の一実施例を示す回
路図である。FIG. 1 is a circuit diagram showing an embodiment of a semiconductor device according to the present invention.
【図２】図１に示した電源電圧降圧回路の一構成例を示
す回路図である。FIG. 2 is a circuit diagram showing a configuration example of the power supply voltage down converter shown in FIG.
【図３】図１，図２に示した回路の動作を説明するため
の図である。FIG. 3 is a diagram for explaining the operation of the circuits shown in FIGS. 1 and 2.
２０ 外部信号入力端子 ３０ 電源電圧降圧回路 Ｑ１ ＰＭＯＳトランジスタ Ｖcc 電源電圧入力端子20 External signal input terminal 30 Power supply voltage step-down circuit Q1 PMOS transistor V cc Power supply voltage input terminal
Claims (1)
させ、降圧電圧として出力する電源電圧降圧回路と、 制御信号が入力される制御信号入力端子と、 前記電源電圧降圧回路，前記電源電圧入力端子，前記制
御信号入力端子および前記内部回路に各々接続され、前
記制御信号に応じて前記電源電圧あるいは前記降圧電圧
を前記内部回路に選択的に与えるスイッチング手段とを
備えた半導体装置。Claim: What is claimed is: 1. An internal circuit, a power supply voltage input terminal to which a power supply voltage is input, and a power supply voltage, which is connected to the power supply voltage input terminal, steps down the power supply voltage, and outputs the stepped down voltage. A step-down circuit, a control signal input terminal to which a control signal is input, and a power supply voltage step-down circuit, the power supply voltage input terminal, the control signal input terminal, and the internal circuit, which are respectively connected to the power supply according to the control signal. A semiconductor device comprising: switching means for selectively applying a voltage or the step-down voltage to the internal circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184580A JPH0528768A (en) | 1991-07-24 | 1991-07-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184580A JPH0528768A (en) | 1991-07-24 | 1991-07-24 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528768A true JPH0528768A (en) | 1993-02-05 |
Family
ID=16155700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184580A Pending JPH0528768A (en) | 1991-07-24 | 1991-07-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528768A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617916B1 (en) | 2000-03-27 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
| JP2006129224A (en) * | 2004-10-29 | 2006-05-18 | Nippon Precision Circuits Inc | Power down circuit |
| US8498173B2 (en) | 2011-05-18 | 2013-07-30 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system comprising the same |
-
1991
- 1991-07-24 JP JP3184580A patent/JPH0528768A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
| US6617916B1 (en) | 2000-03-27 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2006129224A (en) * | 2004-10-29 | 2006-05-18 | Nippon Precision Circuits Inc | Power down circuit |
| US8498173B2 (en) | 2011-05-18 | 2013-07-30 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system comprising the same |
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