JPH0528768A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0528768A JPH0528768A JP3184580A JP18458091A JPH0528768A JP H0528768 A JPH0528768 A JP H0528768A JP 3184580 A JP3184580 A JP 3184580A JP 18458091 A JP18458091 A JP 18458091A JP H0528768 A JPH0528768 A JP H0528768A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- internal circuit
- voltage
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 外部周辺装置へ与える電源電圧のレベルはそ
のままにし、内部回路に与える電圧だけを低くする。 【構成】 外部信号Ａが“Ｈ”レベルのときＰＭＯＳト
ランジスタＱ１はオンし内部回路に電源電圧Ｖccが与え
られる。外部信号Ａが“Ｌ”レベルになるとＰＭＯＳト
ランジスタＱ１がオフし、電源電圧降圧回路３０から電
源電圧より低い電圧が内部回路に与えられる。そのた
め、外部周辺装置の電源電圧を変更することなく内部回
路に与える電圧のみを低くできる。 【効果】 外部周辺装置を大幅に改造することなく容易
に電源電圧より小さい電圧を内部回路に与えることがで
きる。
のままにし、内部回路に与える電圧だけを低くする。 【構成】 外部信号Ａが“Ｈ”レベルのときＰＭＯＳト
ランジスタＱ１はオンし内部回路に電源電圧Ｖccが与え
られる。外部信号Ａが“Ｌ”レベルになるとＰＭＯＳト
ランジスタＱ１がオフし、電源電圧降圧回路３０から電
源電圧より低い電圧が内部回路に与えられる。そのた
め、外部周辺装置の電源電圧を変更することなく内部回
路に与える電圧のみを低くできる。 【効果】 外部周辺装置を大幅に改造することなく容易
に電源電圧より小さい電圧を内部回路に与えることがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は、電源電圧より低い電
圧を内部回路に供給する必要がある半導体装置に関す
る。
圧を内部回路に供給する必要がある半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体装置、例えばＳＲＡＭなど
ではバッテリーバックアップ時、消費電力を極力おさえ
るために内部回路に供給する電源電圧のレベルを通常の
規格より低くする場合（パワーダウン）が多い。このパ
ワーダウンモードは、まだ内部回路が動作状態になって
いないいわゆるスタンバイ状態で使用されるのがほとん
どである。
ではバッテリーバックアップ時、消費電力を極力おさえ
るために内部回路に供給する電源電圧のレベルを通常の
規格より低くする場合（パワーダウン）が多い。このパ
ワーダウンモードは、まだ内部回路が動作状態になって
いないいわゆるスタンバイ状態で使用されるのがほとん
どである。
【０００３】「９０年度 三菱半導体データブック メ
モリＲＡＭ」には２５６ＫのＳＲＡＭにおいてパワーダ
ウンさせて使用する方法が掲載されている。
モリＲＡＭ」には２５６ＫのＳＲＡＭにおいてパワーダ
ウンさせて使用する方法が掲載されている。
【０００４】
【発明が解決しようとする課題】従来、半導体装置をパ
ワーダウンモードで使用する場合、内部回路に供給する
電源電圧のレベルを下げる必要がある。しかし、電源電
圧は外部から与えられており、この電源電圧は外部周辺
装置にも共通に供給されているため、パワーダウンモー
ドにおいては、内部回路に供給する電源電圧のレベルだ
けを下げることができず、外部周辺装置に供給する電源
電圧レベルも下がってしまう。この場合、周辺装置が動
作するための電源電圧を変更するための大幅な改造を外
部周辺装置に施されなければならないという問題点があ
った。
ワーダウンモードで使用する場合、内部回路に供給する
電源電圧のレベルを下げる必要がある。しかし、電源電
圧は外部から与えられており、この電源電圧は外部周辺
装置にも共通に供給されているため、パワーダウンモー
ドにおいては、内部回路に供給する電源電圧のレベルだ
けを下げることができず、外部周辺装置に供給する電源
電圧レベルも下がってしまう。この場合、周辺装置が動
作するための電源電圧を変更するための大幅な改造を外
部周辺装置に施されなければならないという問題点があ
った。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、外部周辺装置の大幅な改造なし
で内部回路に与える電圧だけを容易に低くすることがで
きる半導体装置を得ることを目的とする。
ためになされたもので、外部周辺装置の大幅な改造なし
で内部回路に与える電圧だけを容易に低くすることがで
きる半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、内部回路と、電源電圧が入力される電源電圧入力
端子と、前記電源電圧入力端子に接続され、前記電源電
圧を降圧させ、降圧電圧として出力する電源電圧降圧回
路と、制御信号が入力される制御信号入力端子と、前記
電源電圧降圧回路，前記電源電圧入力端子，前記制御信
号入力端子および前記内部回路に各々接続され、前記制
御信号に応じて前記電源電圧あるいは前記降圧電圧を前
記内部回路に選択的に与えるスイッチング手段とを備え
ている。
置は、内部回路と、電源電圧が入力される電源電圧入力
端子と、前記電源電圧入力端子に接続され、前記電源電
圧を降圧させ、降圧電圧として出力する電源電圧降圧回
路と、制御信号が入力される制御信号入力端子と、前記
電源電圧降圧回路，前記電源電圧入力端子，前記制御信
号入力端子および前記内部回路に各々接続され、前記制
御信号に応じて前記電源電圧あるいは前記降圧電圧を前
記内部回路に選択的に与えるスイッチング手段とを備え
ている。
【０００７】
【作用】この発明における電源電圧降圧回路は電源電圧
を降圧させ、降圧電圧として出力する。スイッチング手
段は制御信号に応じて電源電圧あるいは降圧電圧を選択
的に内部回路に与える。そのため、内部回路への供給電
圧のみを電源電圧より小さくすることができる。
を降圧させ、降圧電圧として出力する。スイッチング手
段は制御信号に応じて電源電圧あるいは降圧電圧を選択
的に内部回路に与える。そのため、内部回路への供給電
圧のみを電源電圧より小さくすることができる。
【０００８】
【実施例】図１はこの発明に係る半導体装置の一実施例
を示す回路図である。Ｐチャネルトランジスタ（以下Ｐ
ＭＯＳトランジスタという）Ｑ１は、ゲートがインバー
タ１を介して外部信号入力端子２０に、ソースが電源電
圧Ｖccが入力される電源電圧入力端子Ｖccに、ドレイン
が内部回路に各々接続されている。電源電圧降圧回路３
０は、電源電圧入力端子Ｖccと内部回路の間に接続さ
れ、インバータ１からの出力Ｎ１に応じた降圧電圧を出
力する。外部信号入力端子２０には通常動作モード／パ
ワーダウンモードに応じた外部信号Ａが入力される。
を示す回路図である。Ｐチャネルトランジスタ（以下Ｐ
ＭＯＳトランジスタという）Ｑ１は、ゲートがインバー
タ１を介して外部信号入力端子２０に、ソースが電源電
圧Ｖccが入力される電源電圧入力端子Ｖccに、ドレイン
が内部回路に各々接続されている。電源電圧降圧回路３
０は、電源電圧入力端子Ｖccと内部回路の間に接続さ
れ、インバータ１からの出力Ｎ１に応じた降圧電圧を出
力する。外部信号入力端子２０には通常動作モード／パ
ワーダウンモードに応じた外部信号Ａが入力される。
【０００９】図２は電源電圧降圧回路３０の一構成例を
示す回路図である。電源電圧降圧回路３０はＮチャネル
ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタとい
う）Ｑ２，Ｑ３、抵抗Ｒ１，Ｒ２よりなる。ＮＭＯＳト
ランジスタＱ２は、ドレインが抵抗Ｒ１，Ｒ２の直列回
路体を介して電源電圧入力端子Ｖccに、ソースが接地に
各々接続され、ゲートにはインバータ１の出力Ｎ１がに
入力されている。ＮＭＯＳトランジスタＱ３は、ソース
が電源電圧入力端子Ｖccに、ドレインが内部回路に、ゲ
ートが抵抗Ｒ１，Ｒ２の共通接続点に接続されている。
示す回路図である。電源電圧降圧回路３０はＮチャネル
ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタとい
う）Ｑ２，Ｑ３、抵抗Ｒ１，Ｒ２よりなる。ＮＭＯＳト
ランジスタＱ２は、ドレインが抵抗Ｒ１，Ｒ２の直列回
路体を介して電源電圧入力端子Ｖccに、ソースが接地に
各々接続され、ゲートにはインバータ１の出力Ｎ１がに
入力されている。ＮＭＯＳトランジスタＱ３は、ソース
が電源電圧入力端子Ｖccに、ドレインが内部回路に、ゲ
ートが抵抗Ｒ１，Ｒ２の共通接続点に接続されている。
【００１０】図３に示したタイミングチャートを用いな
がら動作について説明する。通常動作モードでは外部信
号入力端子２０には“Ｈ”レベルを入力する。インバー
タ１の出力Ｎ１は“Ｌ”レベルとなる。この“Ｌ”レベ
ルに応答してＰＭＯＳトランジスタＱ１はオンし、内部
回路へは電源電圧Ｖccが与えられる。
がら動作について説明する。通常動作モードでは外部信
号入力端子２０には“Ｈ”レベルを入力する。インバー
タ１の出力Ｎ１は“Ｌ”レベルとなる。この“Ｌ”レベ
ルに応答してＰＭＯＳトランジスタＱ１はオンし、内部
回路へは電源電圧Ｖccが与えられる。
【００１１】一方、電源電圧降圧回路３０の動作は以下
のようである。ＮＭＯＳトランジスタＱ２はインバータ
１からの“Ｌ”レベルに応答してオフする。このため、
ＮＭＯＳトランジスタＱ３のゲートには電源電圧Ｖccが
与えられる。一方、ＰＭＯＳトランジスタＱ１がオンし
ているので、ＮＭＯＳトランジスタＱ３のソース電位は
Ｖccとなる。そのため、ＮＭＯＳトランジスタＱ３はオ
フする。
のようである。ＮＭＯＳトランジスタＱ２はインバータ
１からの“Ｌ”レベルに応答してオフする。このため、
ＮＭＯＳトランジスタＱ３のゲートには電源電圧Ｖccが
与えられる。一方、ＰＭＯＳトランジスタＱ１がオンし
ているので、ＮＭＯＳトランジスタＱ３のソース電位は
Ｖccとなる。そのため、ＮＭＯＳトランジスタＱ３はオ
フする。
【００１２】次に、消費電力をおさえるパワーダウンモ
ードについて説明する。パワーダウンモードにおいては
外部信号入力端子２０には“Ｌ”レベルを入力する。イ
ンバータ１の出力Ｎ１は“Ｈ”レベルとなる。この
“Ｈ”レベルに応答してＰＭＯＳトランジスタＱ１はオ
フする。そのため、ＰＭＯＳトランジスタＱ１を介して
内部回路に電源電圧Ｖccは与えられない。
ードについて説明する。パワーダウンモードにおいては
外部信号入力端子２０には“Ｌ”レベルを入力する。イ
ンバータ１の出力Ｎ１は“Ｈ”レベルとなる。この
“Ｈ”レベルに応答してＰＭＯＳトランジスタＱ１はオ
フする。そのため、ＰＭＯＳトランジスタＱ１を介して
内部回路に電源電圧Ｖccは与えられない。
【００１３】一方、電源電圧降圧回路３０の動作は以下
のようである。ＮＭＯＳトランジスタＱ２はインバータ
１からの“Ｈ”レベルに応答してオンする。するとＮＭ
ＯＳトランジスタＱ３のゲートの電位は、抵抗Ｒ１，Ｒ
２の抵抗値およびＮＭＯＳトランジスタＱ２のオン抵抗
（ここではＮＭＯＳトランジスタＱ２のサイズを大きく
するのでオン抵抗は無視できる値になる）の抵抗分圧比
により（Ｒ１×Ｖcc）／（Ｒ１＋Ｒ２）となる。ここ
で、Ｒ１は抵抗Ｒ１の抵抗値、Ｒ２は抵抗Ｒ２の抵抗
値、Ｖccは電源電圧Ｖccの電圧値である。このとき内部
回路に与えられる電圧は（Ｒ１×Ｖcc）／（Ｒ１＋Ｒ
２）−Ｖth3 となり、電源電圧Ｖccより小さい値になっ
ている。この電圧レベルは、抵抗Ｒ１の抵抗値と抵抗Ｒ
２の抵抗値との比を変えることで自由に設定することが
できる。
のようである。ＮＭＯＳトランジスタＱ２はインバータ
１からの“Ｈ”レベルに応答してオンする。するとＮＭ
ＯＳトランジスタＱ３のゲートの電位は、抵抗Ｒ１，Ｒ
２の抵抗値およびＮＭＯＳトランジスタＱ２のオン抵抗
（ここではＮＭＯＳトランジスタＱ２のサイズを大きく
するのでオン抵抗は無視できる値になる）の抵抗分圧比
により（Ｒ１×Ｖcc）／（Ｒ１＋Ｒ２）となる。ここ
で、Ｒ１は抵抗Ｒ１の抵抗値、Ｒ２は抵抗Ｒ２の抵抗
値、Ｖccは電源電圧Ｖccの電圧値である。このとき内部
回路に与えられる電圧は（Ｒ１×Ｖcc）／（Ｒ１＋Ｒ
２）−Ｖth3 となり、電源電圧Ｖccより小さい値になっ
ている。この電圧レベルは、抵抗Ｒ１の抵抗値と抵抗Ｒ
２の抵抗値との比を変えることで自由に設定することが
できる。
【００１４】以上のようにパワーダウンモードにおいて
内部回路に供給する電圧を、外部から与えられる電源電
圧Ｖccを降圧させた降圧電圧にしたので、従来のように
外部から与えられる電源電圧Ｖcc自体のレベルを下げる
必要がない。そのため、外部周辺装置の動作電源電圧を
変更する必要がなくなり、外部周辺装置の大幅な改造を
する必要がなくなる。
内部回路に供給する電圧を、外部から与えられる電源電
圧Ｖccを降圧させた降圧電圧にしたので、従来のように
外部から与えられる電源電圧Ｖcc自体のレベルを下げる
必要がない。そのため、外部周辺装置の動作電源電圧を
変更する必要がなくなり、外部周辺装置の大幅な改造を
する必要がなくなる。
【００１５】
【発明の効果】以上のようにこの発明によれば、電源電
圧入力端子に接続され、電源電圧を降圧させ、降圧電圧
として出力する電源電圧降圧回路と、制御信号が入力さ
れる制御信号入力端子と、電源電圧降圧回路，電源電圧
入力端子，制御信号入力端子および内部回路に各々接続
され、制御信号に応じて電源電圧あるいは降圧電圧を内
部回路に選択的に与えるスイッチング手段とを設けたの
で、内部回路への供給電圧のみを電源電圧より小さくす
ることができる。その結果、外部周辺装置の電源電圧を
変更する必要がなくなり、外部周辺装置の大幅な改造を
する必要がなくなるという効果がある。
圧入力端子に接続され、電源電圧を降圧させ、降圧電圧
として出力する電源電圧降圧回路と、制御信号が入力さ
れる制御信号入力端子と、電源電圧降圧回路，電源電圧
入力端子，制御信号入力端子および内部回路に各々接続
され、制御信号に応じて電源電圧あるいは降圧電圧を内
部回路に選択的に与えるスイッチング手段とを設けたの
で、内部回路への供給電圧のみを電源電圧より小さくす
ることができる。その結果、外部周辺装置の電源電圧を
変更する必要がなくなり、外部周辺装置の大幅な改造を
する必要がなくなるという効果がある。
【図１】この発明に係る半導体装置の一実施例を示す回
路図である。
路図である。
【図２】図１に示した電源電圧降圧回路の一構成例を示
す回路図である。
す回路図である。
【図３】図１，図２に示した回路の動作を説明するため
の図である。
の図である。
２０ 外部信号入力端子 ３０ 電源電圧降圧回路 Ｑ１ ＰＭＯＳトランジスタ Ｖcc 電源電圧入力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 内部回路と、 電源電圧が入力される電源電圧入力端子と、 前記電源電圧入力端子に接続され、前記電源電圧を降圧
させ、降圧電圧として出力する電源電圧降圧回路と、 制御信号が入力される制御信号入力端子と、 前記電源電圧降圧回路，前記電源電圧入力端子，前記制
御信号入力端子および前記内部回路に各々接続され、前
記制御信号に応じて前記電源電圧あるいは前記降圧電圧
を前記内部回路に選択的に与えるスイッチング手段とを
備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184580A JPH0528768A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184580A JPH0528768A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528768A true JPH0528768A (ja) | 1993-02-05 |
Family
ID=16155700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184580A Pending JPH0528768A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528768A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617916B1 (en) | 2000-03-27 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
| JP2006129224A (ja) * | 2004-10-29 | 2006-05-18 | Nippon Precision Circuits Inc | パワーダウン回路 |
| US8498173B2 (en) | 2011-05-18 | 2013-07-30 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system comprising the same |
-
1991
- 1991-07-24 JP JP3184580A patent/JPH0528768A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
| US6617916B1 (en) | 2000-03-27 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2006129224A (ja) * | 2004-10-29 | 2006-05-18 | Nippon Precision Circuits Inc | パワーダウン回路 |
| US8498173B2 (en) | 2011-05-18 | 2013-07-30 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system comprising the same |
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