JPH0528795A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0528795A JPH0528795A JP3176781A JP17678191A JPH0528795A JP H0528795 A JPH0528795 A JP H0528795A JP 3176781 A JP3176781 A JP 3176781A JP 17678191 A JP17678191 A JP 17678191A JP H0528795 A JPH0528795 A JP H0528795A
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- circuit
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Abstract
(57)【要約】
【目的】本発明は半導体記憶装置の記憶容量の増大にと
もなう加速試験の所要時間の増大を防止することを目的
とする。 【構成】記憶セルＣを構成するフリップフロップ回路の
対をなすトランジスタＴr1，Ｔr2に書き込み及び読出し
動作時の通常電源と、試験動作時の前記通常電源より高
い高電位電源とのいずれかを供給する電源選択供給回路
１０が接続され、前記電源選択供給回路１０は試験動作
時に前記対をなすトランジスタＴr1，Ｔr2に対し交互に
前記高電位電源を供給するように構成する。
もなう加速試験の所要時間の増大を防止することを目的
とする。 【構成】記憶セルＣを構成するフリップフロップ回路の
対をなすトランジスタＴr1，Ｔr2に書き込み及び読出し
動作時の通常電源と、試験動作時の前記通常電源より高
い高電位電源とのいずれかを供給する電源選択供給回路
１０が接続され、前記電源選択供給回路１０は試験動作
時に前記対をなすトランジスタＴr1，Ｔr2に対し交互に
前記高電位電源を供給するように構成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置内に形
成された多数の記憶セルの動作試験を行うための試験回
路に関するものである。
成された多数の記憶セルの動作試験を行うための試験回
路に関するものである。
【０００２】フリップフロップ回路で記憶セルが構成さ
れるＳＲＡＭでは製品の出荷に先立ってその記憶セルの
不良を顕在化させて不良品を除去するための加速試験が
行われる。この加速試験は通常のＳＲＡＭの電源電圧よ
り高い電源電圧と、通常のＳＲＡＭの周囲温度より高い
周囲温度で各記憶セルに繰り返し書き換え動作を行うも
のである。近年のＳＲＡＭの記憶容量の大容量化にとも
なってこのような加速試験に要する時間が増大する傾向
にあるため、記憶容量の増大に関わらず加速試験に要す
る時間を短縮化することが必要となっている。
れるＳＲＡＭでは製品の出荷に先立ってその記憶セルの
不良を顕在化させて不良品を除去するための加速試験が
行われる。この加速試験は通常のＳＲＡＭの電源電圧よ
り高い電源電圧と、通常のＳＲＡＭの周囲温度より高い
周囲温度で各記憶セルに繰り返し書き換え動作を行うも
のである。近年のＳＲＡＭの記憶容量の大容量化にとも
なってこのような加速試験に要する時間が増大する傾向
にあるため、記憶容量の増大に関わらず加速試験に要す
る時間を短縮化することが必要となっている。
【０００３】
【従来の技術】従来のＳＲＡＭの記憶セルは例えば図９
に示すようにトランジスタＴr1，Ｔr2で構成されるフリ
ップフロッップ回路で構成され、トランジスタＴr1，Ｔ
r2の一方がオンされるとともに他方がオフされて、オン
状態にあるトランジスタのドレイン電位がＬレベルとな
るとともにオフ状態にあるトランジスタのドレイン電位
がＨレベルとなるセル情報が格納される。そして、ワー
ド線ＷＬを選択してトランジスタＴr3，Ｔr4をオンさせ
ることにより前記セル情報が同トランジスタＴr3，Ｔr4
を介してビット線ＢＬ，バーＢＬに読み出される。ま
た、セル情報を書き込む場合にはワード線ＷＬを選択し
た状態で書き込み回路（図示しない）によりビット線Ｂ
Ｌ，バーＢＬの一方がＨレベル、他方がＬレベルとなっ
てその書き込みデータに従って例えばトランジスタＴr
1，Ｔr2の動作が反転することにより新たなセル情報が
格納され、多数のビット線及びワード線にこのような記
憶セルがそれぞれ多数接続されてセル領域が構成され
る。
に示すようにトランジスタＴr1，Ｔr2で構成されるフリ
ップフロッップ回路で構成され、トランジスタＴr1，Ｔ
r2の一方がオンされるとともに他方がオフされて、オン
状態にあるトランジスタのドレイン電位がＬレベルとな
るとともにオフ状態にあるトランジスタのドレイン電位
がＨレベルとなるセル情報が格納される。そして、ワー
ド線ＷＬを選択してトランジスタＴr3，Ｔr4をオンさせ
ることにより前記セル情報が同トランジスタＴr3，Ｔr4
を介してビット線ＢＬ，バーＢＬに読み出される。ま
た、セル情報を書き込む場合にはワード線ＷＬを選択し
た状態で書き込み回路（図示しない）によりビット線Ｂ
Ｌ，バーＢＬの一方がＨレベル、他方がＬレベルとなっ
てその書き込みデータに従って例えばトランジスタＴr
1，Ｔr2の動作が反転することにより新たなセル情報が
格納され、多数のビット線及びワード線にこのような記
憶セルがそれぞれ多数接続されてセル領域が構成され
る。
【０００４】このようなＳＲＡＭでは前記加速試験時に
例えば５Ｖ仕様のものに対しては６．５Ｖというように
通常の電源電圧より高い電圧の電源Ｖccが供給され、外
部入力信号としてテストモード信号が入力されると、例
えば全ワード線が選択状態となり、この状態で外部から
入力されるアドレス信号に基づいて順次ビット線が選択
されて各ワード線に接続されている多数の記憶セルの中
から一つずつの記憶セルが順次選択され、選択された記
憶セルに対しセル情報の書換えが行われ、このような書
き込み動作が各記憶セルに対し繰り返し行われる。
例えば５Ｖ仕様のものに対しては６．５Ｖというように
通常の電源電圧より高い電圧の電源Ｖccが供給され、外
部入力信号としてテストモード信号が入力されると、例
えば全ワード線が選択状態となり、この状態で外部から
入力されるアドレス信号に基づいて順次ビット線が選択
されて各ワード線に接続されている多数の記憶セルの中
から一つずつの記憶セルが順次選択され、選択された記
憶セルに対しセル情報の書換えが行われ、このような書
き込み動作が各記憶セルに対し繰り返し行われる。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
なＳＲＡＭではその加速試験時に外部から入力されるア
ドレス信号に基づいて多数本のビット線の中から順次１
本ずつのビット線を選択する必要があるため、記憶容量
が増大してビット線の本数が増大すると１本ずつのビッ
ト線を順次選択して全ビット線を繰り返し選択すること
により各記憶セルに対し所定回数の書換え動作を行うた
めには基準クロック信号周波数を高くしない限り記憶容
量の増大に比例して試験時間が増大する。また、多数本
のビット線を同時に選択した状態でワード線を選択しよ
うとすると各ビット線ＢＬ，バーＢＬと電源Ｖccとの間
に接続された直流負荷トランジスタＴrLの一方からＬレ
ベル側のビット線に電流が流れ続けて消費電力が増大す
るため、このようなビット線の多重選択は事実上不可能
である。
なＳＲＡＭではその加速試験時に外部から入力されるア
ドレス信号に基づいて多数本のビット線の中から順次１
本ずつのビット線を選択する必要があるため、記憶容量
が増大してビット線の本数が増大すると１本ずつのビッ
ト線を順次選択して全ビット線を繰り返し選択すること
により各記憶セルに対し所定回数の書換え動作を行うた
めには基準クロック信号周波数を高くしない限り記憶容
量の増大に比例して試験時間が増大する。また、多数本
のビット線を同時に選択した状態でワード線を選択しよ
うとすると各ビット線ＢＬ，バーＢＬと電源Ｖccとの間
に接続された直流負荷トランジスタＴrLの一方からＬレ
ベル側のビット線に電流が流れ続けて消費電力が増大す
るため、このようなビット線の多重選択は事実上不可能
である。
【０００６】この発明の目的は、記憶容量を増大させて
も加速試験の所要時間を増大させることのない半導体記
憶装置を提供することにある。
も加速試験の所要時間を増大させることのない半導体記
憶装置を提供することにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、記憶セルＣを構成するフリップフ
ロップ回路の対をなすトランジスタＴr1，Ｔr2に書き込
み及び読出し動作時の通常電源と、試験動作時の前記通
常電源より高い高電位電源とのいずれかを供給する電源
選択供給回路１０が接続され、前記電源選択供給回路１
０は試験動作時に前記対をなすトランジスタＴr1，Ｔr2
に対し交互に前記高電位電源を供給する。
図である。すなわち、記憶セルＣを構成するフリップフ
ロップ回路の対をなすトランジスタＴr1，Ｔr2に書き込
み及び読出し動作時の通常電源と、試験動作時の前記通
常電源より高い高電位電源とのいずれかを供給する電源
選択供給回路１０が接続され、前記電源選択供給回路１
０は試験動作時に前記対をなすトランジスタＴr1，Ｔr2
に対し交互に前記高電位電源を供給する。
【０００８】また、図２及び図３に示すように前記電源
選択供給回路１０はアドレス信号を入力するためのアド
レス端子ＡＤに接続され、該アドレス端子ＡＤにアドレ
ス信号が入力されている状態では外部電源端子に供給さ
れる通常電源を前記トランジスタに供給するスイッチ回
路と、前記アドレス端子ＡＤに加速試験時の高電位電源
のパルス信号が入力されている状態では外部電源端子に
供給される高電位電源を前記パルス信号に基づいて前記
トランジスタＴr1，Ｔr2に交互に供給するスイッチ回路
とで構成される。
選択供給回路１０はアドレス信号を入力するためのアド
レス端子ＡＤに接続され、該アドレス端子ＡＤにアドレ
ス信号が入力されている状態では外部電源端子に供給さ
れる通常電源を前記トランジスタに供給するスイッチ回
路と、前記アドレス端子ＡＤに加速試験時の高電位電源
のパルス信号が入力されている状態では外部電源端子に
供給される高電位電源を前記パルス信号に基づいて前記
トランジスタＴr1，Ｔr2に交互に供給するスイッチ回路
とで構成される。
【０００９】
【作用】通常の書き込み及び読出し動作時には各記憶セ
ルＣを構成するトランジスタＴr1，Ｔr2に通常電源が供
給されてアドレス信号に基づいて選択される記憶セルＣ
に書き込みあるいは読出し動作が可能となり、試験動作
時には前記トランジスタＴr1，Ｔr2に対し前記通常電源
より高い高電位電源が前記トランジスタＴr1，Ｔr2に交
互に供給されてアドレス信号により各記憶セルＣを選択
することなく各記憶セルＣのセル情報の書換え動作が行
われる。
ルＣを構成するトランジスタＴr1，Ｔr2に通常電源が供
給されてアドレス信号に基づいて選択される記憶セルＣ
に書き込みあるいは読出し動作が可能となり、試験動作
時には前記トランジスタＴr1，Ｔr2に対し前記通常電源
より高い高電位電源が前記トランジスタＴr1，Ｔr2に交
互に供給されてアドレス信号により各記憶セルＣを選択
することなく各記憶セルＣのセル情報の書換え動作が行
われる。
【００１０】
【実施例】以下、この発明を具体化した一実施例を図２
〜図４に従って説明する。図４に示すＳＲＡＭの高抵抗
ロード型記憶セルＣは前記従来例と同一構成であり、各
トランジスタＴr1，Ｔr2のドレインには高抵抗Ｒ１，Ｒ
２を介してそれぞれ独立した電源配線Ｌ１，Ｌ２が接続
され、その電源配線Ｌ１，Ｌ２を介して各トランジスタ
Ｔr1，Ｔr2に通常動作時の通常電源と、加速試験時の高
電位電源とが供給される。
〜図４に従って説明する。図４に示すＳＲＡＭの高抵抗
ロード型記憶セルＣは前記従来例と同一構成であり、各
トランジスタＴr1，Ｔr2のドレインには高抵抗Ｒ１，Ｒ
２を介してそれぞれ独立した電源配線Ｌ１，Ｌ２が接続
され、その電源配線Ｌ１，Ｌ２を介して各トランジスタ
Ｔr1，Ｔr2に通常動作時の通常電源と、加速試験時の高
電位電源とが供給される。
【００１１】前記電源配線Ｌ１，Ｌ２には図２及び図３
に示す電源選択供給回路から電源が供給される。その電
源選択供給回路は図３に示すようにアドレスバッファに
外部回路からアドレス信号を入力するためのアドレス入
力端子ＡＤ１〜ＡＤ３にそれぞれ接続され、アドレス入
力端子ＡＤ１には直列に接続されるとともに各ゲート端
子が当該トランジスタのドレインに接続された４段のＮ
チャネルＭＯＳトランジスタＴr5〜Ｔr8と二段のインバ
ータ回路１，２が接続され、インバータ回路２の出力信
号が図２に示すＮチャネルＭＯＳトランジスタＴr9のゲ
ートに入力されるゲート信号Ｖg1となる。そして、イン
バータ回路１の入力端子は抵抗Ｒ３を介して低電位側電
源Ｖssに接続されてアドレス入力端子ＡＤ１に５Ｖの通
常のＨレベル電位が印加されている状態ではインバータ
回路１の入力電位Ｎ１は４段のトランジスタＴr5〜Ｔr8
のしきい値Ｖth分の電圧降下によりＬレベルとなるよう
に設定され、アドレス入力端子ＡＤ１に加速試験時の７
Ｖの電源電圧が供給された場合に限り入力電位Ｎ１がＨ
レベルとなるように設定されている。
に示す電源選択供給回路から電源が供給される。その電
源選択供給回路は図３に示すようにアドレスバッファに
外部回路からアドレス信号を入力するためのアドレス入
力端子ＡＤ１〜ＡＤ３にそれぞれ接続され、アドレス入
力端子ＡＤ１には直列に接続されるとともに各ゲート端
子が当該トランジスタのドレインに接続された４段のＮ
チャネルＭＯＳトランジスタＴr5〜Ｔr8と二段のインバ
ータ回路１，２が接続され、インバータ回路２の出力信
号が図２に示すＮチャネルＭＯＳトランジスタＴr9のゲ
ートに入力されるゲート信号Ｖg1となる。そして、イン
バータ回路１の入力端子は抵抗Ｒ３を介して低電位側電
源Ｖssに接続されてアドレス入力端子ＡＤ１に５Ｖの通
常のＨレベル電位が印加されている状態ではインバータ
回路１の入力電位Ｎ１は４段のトランジスタＴr5〜Ｔr8
のしきい値Ｖth分の電圧降下によりＬレベルとなるよう
に設定され、アドレス入力端子ＡＤ１に加速試験時の７
Ｖの電源電圧が供給された場合に限り入力電位Ｎ１がＨ
レベルとなるように設定されている。
【００１２】アドレス入力端子ＡＤ２には前記アドレス
入力端子ＡＤ１と同様な４段のＮチャネルＭＯＳトラン
ジスタＴr10 〜Ｔr13 と一段のインバータ回路３が接続
され、インバータ回路３の出力信号が図２に示すＮチャ
ネルＭＯＳトランジスタＴr14 ，Ｔr15 のゲートに入力
されるゲート信号Ｖg2となる。そして、インバータ回路
３の入力端子は抵抗Ｒ４を介して低電位側電源Ｖssに接
続されてインバータ回路３の入力電位Ｎ２はアドレス入
力端子ＡＤ２への入力電位の変化にともなって前記イン
バータ回路１の入力電位Ｎ１と同様に変化する。
入力端子ＡＤ１と同様な４段のＮチャネルＭＯＳトラン
ジスタＴr10 〜Ｔr13 と一段のインバータ回路３が接続
され、インバータ回路３の出力信号が図２に示すＮチャ
ネルＭＯＳトランジスタＴr14 ，Ｔr15 のゲートに入力
されるゲート信号Ｖg2となる。そして、インバータ回路
３の入力端子は抵抗Ｒ４を介して低電位側電源Ｖssに接
続されてインバータ回路３の入力電位Ｎ２はアドレス入
力端子ＡＤ２への入力電位の変化にともなって前記イン
バータ回路１の入力電位Ｎ１と同様に変化する。
【００１３】アドレス入力端子ＡＤ３には前記アドレス
入力端子ＡＤ１と同様な４段のＮチャネルＭＯＳトラン
ジスタＴr16 〜Ｔr19 と二段のインバータ回路４，５が
接続され、インバータ回路５の出力信号が図２に示すＮ
チャネルＭＯＳトランジスタＴr20 のゲートに入力され
るゲート信号Ｖg3となる。そして、インバータ回路４の
入力端子は抵抗Ｒ５を介して低電位側電源Ｖssに接続さ
れてインバータ回路４の入力電位Ｎ３はアドレス入力端
子ＡＤ３への入力電位の変化にともなって前記インバー
タ回路１の入力電位Ｎ１と同様に変化する。
入力端子ＡＤ１と同様な４段のＮチャネルＭＯＳトラン
ジスタＴr16 〜Ｔr19 と二段のインバータ回路４，５が
接続され、インバータ回路５の出力信号が図２に示すＮ
チャネルＭＯＳトランジスタＴr20 のゲートに入力され
るゲート信号Ｖg3となる。そして、インバータ回路４の
入力端子は抵抗Ｒ５を介して低電位側電源Ｖssに接続さ
れてインバータ回路４の入力電位Ｎ３はアドレス入力端
子ＡＤ３への入力電位の変化にともなって前記インバー
タ回路１の入力電位Ｎ１と同様に変化する。
【００１４】図２に示すように前記トランジスタＴr9，
Ｔr20 のドレインは電源端子Ｔp1に接続され、同トラン
ジスタＴr9のソースは前記記憶セルＣに接続される電源
配線Ｌ１に接続され、同トランジスタＴr20 のソースは
前記記憶セルＣに接続される電源配線Ｌ２に接続されて
いる。また、前記トランジスタＴr14 ，Ｔr15 のドレイ
ンは電源端子Ｔp2に接続され、同トランジスタＴr14 の
ソースは前記電源配線Ｌ１に接続され、同トランジスタ
Ｔr15 のソースは前記電源配線Ｌ２に接続されている。
Ｔr20 のドレインは電源端子Ｔp1に接続され、同トラン
ジスタＴr9のソースは前記記憶セルＣに接続される電源
配線Ｌ１に接続され、同トランジスタＴr20 のソースは
前記記憶セルＣに接続される電源配線Ｌ２に接続されて
いる。また、前記トランジスタＴr14 ，Ｔr15 のドレイ
ンは電源端子Ｔp2に接続され、同トランジスタＴr14 の
ソースは前記電源配線Ｌ１に接続され、同トランジスタ
Ｔr15 のソースは前記電源配線Ｌ２に接続されている。
【００１５】次に、上記のように構成された電源選択供
給回路の作用を説明する。さて、加速試験を行う場合に
はこのＳＲＡＭが５Ｖ仕様であれば電源端子Ｔp1に例え
ば７Ｖの加速試験用電源を供給し、試験装置からアドレ
ス入力端子ＡＤ１，ＡＤ２とアドレス端子ＡＤ２，ＡＤ
３とに交互に７Ｖの試験パルス信号を入力する。すなわ
ち、アドレス入力端子ＡＤ１，ＡＤ２に７Ｖの試験パル
ス信号を入力すると、インバータ回路１，３の入力電位
Ｎ１，Ｎ２はともにＨレベルとなり、インバータ回路４
の入力電位Ｎ３はＬレベルとなる。すると、ゲート信号
Ｖg1がＨレベル、ゲート信号Ｖg2，Ｖg3はＬレベルとな
り、トランジスタＴr9がオンされるとともにトランジス
タＴr14 ，Ｔr15 ，Ｔr20 はオフされるため、電源配線
Ｌ１にのみ７Ｖの加速試験用電源が供給され、この結果
記憶セルＣにおいてトランジスタＴr1がオフ、トランジ
スタＴr2がオンされる。
給回路の作用を説明する。さて、加速試験を行う場合に
はこのＳＲＡＭが５Ｖ仕様であれば電源端子Ｔp1に例え
ば７Ｖの加速試験用電源を供給し、試験装置からアドレ
ス入力端子ＡＤ１，ＡＤ２とアドレス端子ＡＤ２，ＡＤ
３とに交互に７Ｖの試験パルス信号を入力する。すなわ
ち、アドレス入力端子ＡＤ１，ＡＤ２に７Ｖの試験パル
ス信号を入力すると、インバータ回路１，３の入力電位
Ｎ１，Ｎ２はともにＨレベルとなり、インバータ回路４
の入力電位Ｎ３はＬレベルとなる。すると、ゲート信号
Ｖg1がＨレベル、ゲート信号Ｖg2，Ｖg3はＬレベルとな
り、トランジスタＴr9がオンされるとともにトランジス
タＴr14 ，Ｔr15 ，Ｔr20 はオフされるため、電源配線
Ｌ１にのみ７Ｖの加速試験用電源が供給され、この結果
記憶セルＣにおいてトランジスタＴr1がオフ、トランジ
スタＴr2がオンされる。
【００１６】つづいて、アドレス入力端子ＡＤ２，ＡＤ
３に７Ｖの試験パルス信号を入力すると、インバータ回
路３，４の入力電位Ｎ１，Ｎ２はともにＨレベルとな
り、インバータ回路１の入力電位Ｎ３はＬレベルとな
る。すると、ゲート信号Ｖg3がＨレベル、ゲート信号Ｖ
g1，Ｖg2はＬレベルとなり、トランジスタＴr20 がオン
されるとともにトランジスタＴr9，Ｔr14 ，Ｔr15 はオ
フされるため、電源配線Ｌ２にのみ７Ｖの加速試験用電
源が供給され、この結果記憶セルＣにおいてトランジス
タＴr1がオン、トランジスタＴr2がオフされる。
３に７Ｖの試験パルス信号を入力すると、インバータ回
路３，４の入力電位Ｎ１，Ｎ２はともにＨレベルとな
り、インバータ回路１の入力電位Ｎ３はＬレベルとな
る。すると、ゲート信号Ｖg3がＨレベル、ゲート信号Ｖ
g1，Ｖg2はＬレベルとなり、トランジスタＴr20 がオン
されるとともにトランジスタＴr9，Ｔr14 ，Ｔr15 はオ
フされるため、電源配線Ｌ２にのみ７Ｖの加速試験用電
源が供給され、この結果記憶セルＣにおいてトランジス
タＴr1がオン、トランジスタＴr2がオフされる。
【００１７】このようにしてアドレス入力端子ＡＤ１，
ＡＤ２とアドレス端子ＡＤ２，ＡＤ３とに交互に７Ｖの
試験パルス信号が入力されると、アドレス信号によりビ
ット線あるいはワード線を選択することなく電源配線Ｌ
１，Ｌ２が接続された多数の記憶セルＣではセル情報の
書換え動作が連続して行われる。従って、電源配線Ｌ
１，Ｌ２に多数の記憶セルＣを接続すれば各記憶セルＣ
に対し書換え動作を平行して行うことができるので、記
憶セル数が増大しても各記憶セルに所定回数の書換え動
作を行うために要する時間は一定となる。
ＡＤ２とアドレス端子ＡＤ２，ＡＤ３とに交互に７Ｖの
試験パルス信号が入力されると、アドレス信号によりビ
ット線あるいはワード線を選択することなく電源配線Ｌ
１，Ｌ２が接続された多数の記憶セルＣではセル情報の
書換え動作が連続して行われる。従って、電源配線Ｌ
１，Ｌ２に多数の記憶セルＣを接続すれば各記憶セルＣ
に対し書換え動作を平行して行うことができるので、記
憶セル数が増大しても各記憶セルに所定回数の書換え動
作を行うために要する時間は一定となる。
【００１８】一方、通常の書き込み及び読出し動作を行
う場合には電源端子Ｔp2には通常の５Ｖの電源電圧を供
給し、アドレス入力端子ＡＤ１〜ＡＤ３にはアドレス信
号を入力する。すると、各インバータ回路１，３，４の
入力電位Ｎ１，Ｎ２，Ｎ３は全てＬレベルとなり、ゲー
ト電圧Ｖg2がＨレベルとなるとともにゲート電圧Ｖg1，
Ｖg3がＬレベルとなり、トランジスタＴr14 ，Ｔr15 が
オンされるとともにトランジスタＴr9，Ｔr20 がオフさ
れるため、電源配線Ｌ１，Ｌ２に通常電源が供給され、
入力されたアドレス信号に基づいてビット線及びワード
線を選択することにより選択される記憶セルＣに対し書
き込み及び読出し動作が行われる。
う場合には電源端子Ｔp2には通常の５Ｖの電源電圧を供
給し、アドレス入力端子ＡＤ１〜ＡＤ３にはアドレス信
号を入力する。すると、各インバータ回路１，３，４の
入力電位Ｎ１，Ｎ２，Ｎ３は全てＬレベルとなり、ゲー
ト電圧Ｖg2がＨレベルとなるとともにゲート電圧Ｖg1，
Ｖg3がＬレベルとなり、トランジスタＴr14 ，Ｔr15 が
オンされるとともにトランジスタＴr9，Ｔr20 がオフさ
れるため、電源配線Ｌ１，Ｌ２に通常電源が供給され、
入力されたアドレス信号に基づいてビット線及びワード
線を選択することにより選択される記憶セルＣに対し書
き込み及び読出し動作が行われる。
【００１９】次に、この発明を具体化した別の実施例を
図５〜図７に従って説明する。図５は図２に示す回路の
ＮチャネルＭＯＳトランジスタをＰチャネルＭＯＳトラ
ンジスタＴr21 〜Ｔr23 に置き換えたものであり、この
回路に入力されるゲート信号Ｖg4〜Ｖg6は図２に示す回
路において破線で示す各出力端子から出力され、このよ
うな構成により前記実施例と同様に動作する。
図５〜図７に従って説明する。図５は図２に示す回路の
ＮチャネルＭＯＳトランジスタをＰチャネルＭＯＳトラ
ンジスタＴr21 〜Ｔr23 に置き換えたものであり、この
回路に入力されるゲート信号Ｖg4〜Ｖg6は図２に示す回
路において破線で示す各出力端子から出力され、このよ
うな構成により前記実施例と同様に動作する。
【００２０】また、電源端子Ｔp2とトランジスタＴr22
との間には低電圧動作用記憶セルを構成するトランジス
タの保護のために図６に示す降圧回路６が設けられ、各
電源端子Ｔp1には図７に示す降圧回路７を介して加速試
験用電源が供給される。すなわち、降圧回路６はＰチャ
ネルＭＯＳトランジスタＴr25 とＮチャネルＭＯＳトラ
ンジスタＴr26 〜Ｔr29 とからなるクランプ回路８とカ
レントミラー回路９及びそのカレントミラー回路９によ
り駆動されるＰチャネルＭＯＳトランジスタＴr30 とか
ら構成される。そして、トランジスタＴr25 のソースに
供給される電源ＶccはトランジスタＴr26 〜Ｔr29 のし
きい値電圧の和に相当する電圧にクランプされてカレン
トミラー回路９に出力され、そのクランプ回路８の出力
信号に基づいてトランジスタＴr30 のドレインから一定
の電源電圧ＶDDが出力される。従って、この降圧回路６
と図３及び図５に示す電源選択供給回路により通常の書
き込み及び読出し動作時には各記憶セルＣに電源を供給
する電源配線Ｌ１，Ｌ２にトランジスタＴr30 のドレイ
ンから電源Ｖccを降圧した一定レベルの電源電圧ＶDDが
供給される。
との間には低電圧動作用記憶セルを構成するトランジス
タの保護のために図６に示す降圧回路６が設けられ、各
電源端子Ｔp1には図７に示す降圧回路７を介して加速試
験用電源が供給される。すなわち、降圧回路６はＰチャ
ネルＭＯＳトランジスタＴr25 とＮチャネルＭＯＳトラ
ンジスタＴr26 〜Ｔr29 とからなるクランプ回路８とカ
レントミラー回路９及びそのカレントミラー回路９によ
り駆動されるＰチャネルＭＯＳトランジスタＴr30 とか
ら構成される。そして、トランジスタＴr25 のソースに
供給される電源ＶccはトランジスタＴr26 〜Ｔr29 のし
きい値電圧の和に相当する電圧にクランプされてカレン
トミラー回路９に出力され、そのクランプ回路８の出力
信号に基づいてトランジスタＴr30 のドレインから一定
の電源電圧ＶDDが出力される。従って、この降圧回路６
と図３及び図５に示す電源選択供給回路により通常の書
き込み及び読出し動作時には各記憶セルＣに電源を供給
する電源配線Ｌ１，Ｌ２にトランジスタＴr30 のドレイ
ンから電源Ｖccを降圧した一定レベルの電源電圧ＶDDが
供給される。
【００２１】降圧回路７は外部電源端子Ｔp3と前記電源
端子Ｔp1との間に二段のＮチャネルＭＯＳトランジスタ
Ｔr31 ，Ｔr32 を直列に接続し、各トランジスタＴr31
，Ｔr32 のゲートをそのドレインに接続した構成であ
る。このような構成により加速試験時には電源端子Ｔp1
に外部電源端子Ｔp3に供給される外部電源電圧がトラン
ジスタＴr31 ，Ｔr32 のしきい値分だけ降圧されて供給
され、外部電源電圧として通常の外部電源より高い電源
電圧を供給すれば、低電圧動作用記憶セルに対し降圧さ
れても加速試験に充分な電源電圧を電源端子Ｔp1に供給
可能である。
端子Ｔp1との間に二段のＮチャネルＭＯＳトランジスタ
Ｔr31 ，Ｔr32 を直列に接続し、各トランジスタＴr31
，Ｔr32 のゲートをそのドレインに接続した構成であ
る。このような構成により加速試験時には電源端子Ｔp1
に外部電源端子Ｔp3に供給される外部電源電圧がトラン
ジスタＴr31 ，Ｔr32 のしきい値分だけ降圧されて供給
され、外部電源電圧として通常の外部電源より高い電源
電圧を供給すれば、低電圧動作用記憶セルに対し降圧さ
れても加速試験に充分な電源電圧を電源端子Ｔp1に供給
可能である。
【００２２】なお、図８に示すようにＣＭＯＳ型フリッ
プフロップ回路で構成される記憶セルＣに前記電源配線
Ｌ１，Ｌ２を介して通常動作時及び加速試験時でそれぞ
れ異なる電源を供給するように構成することもできる。
プフロップ回路で構成される記憶セルＣに前記電源配線
Ｌ１，Ｌ２を介して通常動作時及び加速試験時でそれぞ
れ異なる電源を供給するように構成することもできる。
【００２３】
【発明の効果】以上詳述したように、この発明は記憶容
量を増大させても加速試験の所要時間を増大させること
のない半導体記憶装置を提供することができる優れた効
果を発揮する。
量を増大させても加速試験の所要時間を増大させること
のない半導体記憶装置を提供することができる優れた効
果を発揮する。
【図１】本発明の原理説明図である。
【図２】一実施例を示す回路図である。
【図３】一実施例を示す回路図である。
【図４】一実施例の記憶セルを示す回路図である。
【図５】別の実施例を示す回路図である。
【図６】別の実施例の降圧回路を示す回路図である。
【図７】別の実施例の降圧回路を示す回路図である。
【図８】別の実施例の記憶セルを示す回路図である。
【図９】従来例の記憶セルを示す回路図である。
１０ 電源選択供給回路
Ｃ 記憶セル
Ｔr1，Ｔr2 トランジスタ
Claims (2)
- 【請求項１】 記憶セル（Ｃ）を構成するフリップフロ
ップ回路の対をなすトランジスタ（Ｔr1，Ｔr2）に書き
込み及び読出し動作時の通常電源と、試験動作時の前記
通常電源より高い高電位電源とのいずれかを供給する電
源選択供給回路（１０）を前記各トランジスタ（Ｔr1，
Ｔr2）に接続し、前記電源選択供給回路（１０）は試験
動作時に前記対をなすトランジスタ（Ｔr1，Ｔr2）に対
し交互に前記高電位電源を供給することを特徴とする半
導体記憶装置。 - 【請求項２】 前記電源選択供給回路（１０）はアドレ
ス信号を入力するためのアドレス端子（ＡＤ）に接続さ
れ、該アドレス端子（ＡＤ）にアドレス信号が入力され
ている状態では外部電源端子に供給される通常電源を前
記トランジスタに供給するスイッチ回路と、前記アドレ
ス端子（ＡＤ）に加速試験時の高電位電源のパルス信号
が入力されている状態では外部電源端子に供給される高
電位電源を前記パルス信号に基づいて前記トランジスタ
（Ｔr1，Ｔr2）に交互に供給するスイッチ回路とで構成
したことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176781A JPH0528795A (ja) | 1991-07-17 | 1991-07-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176781A JPH0528795A (ja) | 1991-07-17 | 1991-07-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528795A true JPH0528795A (ja) | 1993-02-05 |
Family
ID=16019732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176781A Withdrawn JPH0528795A (ja) | 1991-07-17 | 1991-07-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528795A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002074993A (ja) * | 2000-09-04 | 2002-03-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2023096404A (ja) * | 2021-12-27 | 2023-07-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびｓｒａｍ回路のテスト方法 |
-
1991
- 1991-07-17 JP JP3176781A patent/JPH0528795A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002074993A (ja) * | 2000-09-04 | 2002-03-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2023096404A (ja) * | 2021-12-27 | 2023-07-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびｓｒａｍ回路のテスト方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |