JPH0528930B2 - - Google Patents
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- JPH0528930B2 JPH0528930B2 JP60125860A JP12586085A JPH0528930B2 JP H0528930 B2 JPH0528930 B2 JP H0528930B2 JP 60125860 A JP60125860 A JP 60125860A JP 12586085 A JP12586085 A JP 12586085A JP H0528930 B2 JPH0528930 B2 JP H0528930B2
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- 238000001514 detection method Methods 0.000 description 52
- 238000007792 addition Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割多元接続（以下TDMAという）
を行う衛星通信方式で受信信号から受信タイミン
グの基準となるユニークワードを検出する方法に
関する。
を行う衛星通信方式で受信信号から受信タイミン
グの基準となるユニークワードを検出する方法に
関する。
本発明は、複数系列の受信信号をあらかじめ定
められた所定の長さのパターンと比較して所定数
以上のピツトが上記パターンと一致しことにより
ユニークワードを検出する方法において、 一致したビツト数と上記所定の長さおよびパタ
ーン検出許容誤りビツト数により一義的に定まる
数とを加算することにより、 簡単な演算によりユニークワードを検出するも
のである。
められた所定の長さのパターンと比較して所定数
以上のピツトが上記パターンと一致しことにより
ユニークワードを検出する方法において、 一致したビツト数と上記所定の長さおよびパタ
ーン検出許容誤りビツト数により一義的に定まる
数とを加算することにより、 簡単な演算によりユニークワードを検出するも
のである。
TDMAは、参加する各地球局が衛星上で他局
からの信号と重ならないように、バースト状信号
を送出することにより通信を行うものである。バ
ースト信号には、伝送すべき情報符号の前に、そ
の検出信号がバースト信号の受信タイミングの基
準となるユニークワードと呼ばれる符号が挿入さ
れており、これにより受信バースト信号中の情報
符号の時間位置を知ることができる。
からの信号と重ならないように、バースト状信号
を送出することにより通信を行うものである。バ
ースト信号には、伝送すべき情報符号の前に、そ
の検出信号がバースト信号の受信タイミングの基
準となるユニークワードと呼ばれる符号が挿入さ
れており、これにより受信バースト信号中の情報
符号の時間位置を知ることができる。
ユニークワード検出回路は、パターン比較回路
およびしきい値検出回路を備えている。パターン
比較回路は、受信信号とあらかじめ検出が期待さ
れるパターン長Ｌのユニークワードパターンとを
同時にＬビツト比較し、一致すれば「１」を、不
一致ならば「０」を合計でＬ個作成し、これを二
進数で符号化する回路である。パターン比較回路
は新しく受信信号が１ビツト入力される毎にＬビ
ツトの比較を行うので、１ビツトごとに比較結果
が得られる。しきい値検出回路は、パターン比較
回路出力であるパターン一致数と、ユニークワー
ドパターン長Ｌからユニークワードを検出すると
きに許容できる誤りビツト数εを差し引いた値Ｌ
−εとの間で大小比較を行い、パターン一致数が
Ｌ−εと等しいか大のときユニークワードを検出
したと判定する。ところで、TDMAでは変調方
式として４相位相変調方式がよく用いられるが、
この場合には受信信号が２列なので、パターン比
較回路が２回路になり、しきい値検出回路には２
つのパターン比較回路からパターン一致数が入力
される。これらのパターン一致数をそれぞれＡ、
Ｂとすると、しきい値検出回路は、大小比較の前
にＡ＋Ｂの加算を行ない、 Ａ＋Ｂ≧Ｌ−ε をしきい値検出条件とする。
およびしきい値検出回路を備えている。パターン
比較回路は、受信信号とあらかじめ検出が期待さ
れるパターン長Ｌのユニークワードパターンとを
同時にＬビツト比較し、一致すれば「１」を、不
一致ならば「０」を合計でＬ個作成し、これを二
進数で符号化する回路である。パターン比較回路
は新しく受信信号が１ビツト入力される毎にＬビ
ツトの比較を行うので、１ビツトごとに比較結果
が得られる。しきい値検出回路は、パターン比較
回路出力であるパターン一致数と、ユニークワー
ドパターン長Ｌからユニークワードを検出すると
きに許容できる誤りビツト数εを差し引いた値Ｌ
−εとの間で大小比較を行い、パターン一致数が
Ｌ−εと等しいか大のときユニークワードを検出
したと判定する。ところで、TDMAでは変調方
式として４相位相変調方式がよく用いられるが、
この場合には受信信号が２列なので、パターン比
較回路が２回路になり、しきい値検出回路には２
つのパターン比較回路からパターン一致数が入力
される。これらのパターン一致数をそれぞれＡ、
Ｂとすると、しきい値検出回路は、大小比較の前
にＡ＋Ｂの加算を行ない、 Ａ＋Ｂ≧Ｌ−ε をしきい値検出条件とする。
従来のしきい値検出回路では大小比較を２つの
パターン比較回路の出力の加算Ａ＋Ｂがすべて終
わてから開始していた。このため検出までの遅延
時間が大であつた。すなわち、加算は最下位の20
から順に桁上げ信号を上位桁へ送りながら行う
が、大小比較は最上位桁から順に下位に向かつて
行うので、Ａ＋Ｂの最下位桁の計算が終了してか
ら、つまりＡ＋Ｂの加算がすべて完了してからで
ないと大小比較を開始できなかつた。大小比較回
路はＬ−εとＡ＋Ｂの最上位桁を比較し、両者が
等しければ１つの下位の桁の比較に移り、そこで
比較を行つてまた両者が等しければさらに１つ下
位の桁の比較に移る。もし、両者の値が異なり大
小の判定ができればそこで動作は終了して結果を
出力し、それより下位の桁の比較は禁止する。し
かし、大小比較の結果が得られるまでの遅延時間
は、最下位桁で比較が行われる場合に最大であ
り、従来のしきい値検出回路の最大遅延時間は、
加算回路と大小比較回路の両方の最大遅延時間を
加えたもので非常に大きな値である。
パターン比較回路の出力の加算Ａ＋Ｂがすべて終
わてから開始していた。このため検出までの遅延
時間が大であつた。すなわち、加算は最下位の20
から順に桁上げ信号を上位桁へ送りながら行う
が、大小比較は最上位桁から順に下位に向かつて
行うので、Ａ＋Ｂの最下位桁の計算が終了してか
ら、つまりＡ＋Ｂの加算がすべて完了してからで
ないと大小比較を開始できなかつた。大小比較回
路はＬ−εとＡ＋Ｂの最上位桁を比較し、両者が
等しければ１つの下位の桁の比較に移り、そこで
比較を行つてまた両者が等しければさらに１つ下
位の桁の比較に移る。もし、両者の値が異なり大
小の判定ができればそこで動作は終了して結果を
出力し、それより下位の桁の比較は禁止する。し
かし、大小比較の結果が得られるまでの遅延時間
は、最下位桁で比較が行われる場合に最大であ
り、従来のしきい値検出回路の最大遅延時間は、
加算回路と大小比較回路の両方の最大遅延時間を
加えたもので非常に大きな値である。
次に従来例のしきい値検出回路を図面を用いて
説明する。第２図は従来例しきい値検出回路のブ
ロツク構成図である。この従来例は、パターン比
較回路からのパターン一致数入力Ａ、Ｂがそれぞ
れ３ビツトで、しきい値Ｌ−εが４ビツトの場合
を示している。
説明する。第２図は従来例しきい値検出回路のブ
ロツク構成図である。この従来例は、パターン比
較回路からのパターン一致数入力Ａ、Ｂがそれぞ
れ３ビツトで、しきい値Ｌ−εが４ビツトの場合
を示している。
パターン一致数Ａのそれぞれ20〜22位の値は、
入力端子１０１〜１０３に入力される。パターン
一致数Ｂのそれぞれ20〜22位の値は入力端子１０
４〜１０６に入力される。しきい値Ｌ−εのそれ
ぞれ20〜23位の入力端子１０７〜１１０に入力さ
れる。しきい値検出信号は出力端子１１１に出力
される。また、このしきい値検出回路は全加算機
１〜３、比較器１１〜１４および論理和回路１５
を備えている。
入力端子１０１〜１０３に入力される。パターン
一致数Ｂのそれぞれ20〜22位の値は入力端子１０
４〜１０６に入力される。しきい値Ｌ−εのそれ
ぞれ20〜23位の入力端子１０７〜１１０に入力さ
れる。しきい値検出信号は出力端子１１１に出力
される。また、このしきい値検出回路は全加算機
１〜３、比較器１１〜１４および論理和回路１５
を備えている。
全加算器１は、入力されたパターン一致数Ａ、
Ｂの20位の値の加算を行い、結果の20位の値を比
較器１４へ、桁上げ信号を全加算器２へ出力す
る。全加算器２は、パターン一致数Ａ、Ｂの21位
の値と全加算器１からの桁上げ信号とを加算し、
結果の21位の値を比較器１３へ、桁上げ信号を全
加算器３へ出力する。全加算器３はパターン一致
数Ａ、Ｂの22位の値と全加算器２からの桁上げ信
号とを加算し、22位の値を比較器１２へ、23位の
値である桁上げ信号を比較器１１へ出力する。比
較器１１は、全加算器３の桁上げ信号、すなわち
Ａ＋Ｂの23桁の値としきい値Ｌ−εの23位の値と
の比較し、もし両者の値が異なり Ａ＋Ｂ＞Ｌ−ε ならば比較結果「１」を論理和回路１５へ出力
し、同時に比較器１２へは比較禁止信号「０」を
出力して大小比較を終了する。また、 Ａ＋Ｂ＜Ｌ−ε ならば比較結果「０」を論理和回路１５へ、同時
に比較器１２へは比較禁止信号「０」を出力して
大小比較を終了する。もし、両者の値が等しけれ
ば、大小比較のできないので、大小の判定は22位
の桁にゆだねるため、比較許可信号「１」を比較
器１２へ、比較不能の意味の比較結果「０」を論
理和回路１５へ出力する。比較器１２は、比較許
可信号「１」を入力すると、Ａ＋ＢとＬ−εの22
位の値の比較を開始し、両者の値が異なれば比較
器１１と同様にして、ひとつ下位の比較器１３に
比較禁止信号「０」を、論理和回路１５へは比較
結果「１」または「０」を出力して大小比較を終
了するか、もし等しければ、論理和回路１５へは
比較不能の「０」を、ひとつ下位の比較器１３へ
は比較許可信号「１」を出力して比較をゆだね
る。このようにして21位の比較器１３まで比較不
能が続くと、20位の比較器１４は、上位の比較器
１３から比較許可信号「１」を入力してＡ＋Ｂと
Ｌ−εの20位の大小比較を開始し、 Ａ＋Ｂ＞Ｌ−ε ならば比較結果「１」と比較禁止信号「０」を、 Ａ＋Ｂ＜Ｌ−ε ならば比較結果を「０」と比較禁止信号「０」を
論理和回路１５へ出力し、 Ａ＋Ｂ＝Ｌ−ε ならば比較不能信号「０」と比較許可信号「１」
とを論理和回路１５へ出力する。論理和回路１５
は、比較器１１〜１４からの信号のうち１つでも
「１」があると「１」を、全部の信号が「０」な
ら「０」を出力端子１１１に出力する。すなわち
出力端子１１１に、 Ａ＋Ｂ≧Ｌ−εのとき「１」、 Ａ＋Ｂ＜Ｌ−ε「０」 を出力する。
Ｂの20位の値の加算を行い、結果の20位の値を比
較器１４へ、桁上げ信号を全加算器２へ出力す
る。全加算器２は、パターン一致数Ａ、Ｂの21位
の値と全加算器１からの桁上げ信号とを加算し、
結果の21位の値を比較器１３へ、桁上げ信号を全
加算器３へ出力する。全加算器３はパターン一致
数Ａ、Ｂの22位の値と全加算器２からの桁上げ信
号とを加算し、22位の値を比較器１２へ、23位の
値である桁上げ信号を比較器１１へ出力する。比
較器１１は、全加算器３の桁上げ信号、すなわち
Ａ＋Ｂの23桁の値としきい値Ｌ−εの23位の値と
の比較し、もし両者の値が異なり Ａ＋Ｂ＞Ｌ−ε ならば比較結果「１」を論理和回路１５へ出力
し、同時に比較器１２へは比較禁止信号「０」を
出力して大小比較を終了する。また、 Ａ＋Ｂ＜Ｌ−ε ならば比較結果「０」を論理和回路１５へ、同時
に比較器１２へは比較禁止信号「０」を出力して
大小比較を終了する。もし、両者の値が等しけれ
ば、大小比較のできないので、大小の判定は22位
の桁にゆだねるため、比較許可信号「１」を比較
器１２へ、比較不能の意味の比較結果「０」を論
理和回路１５へ出力する。比較器１２は、比較許
可信号「１」を入力すると、Ａ＋ＢとＬ−εの22
位の値の比較を開始し、両者の値が異なれば比較
器１１と同様にして、ひとつ下位の比較器１３に
比較禁止信号「０」を、論理和回路１５へは比較
結果「１」または「０」を出力して大小比較を終
了するか、もし等しければ、論理和回路１５へは
比較不能の「０」を、ひとつ下位の比較器１３へ
は比較許可信号「１」を出力して比較をゆだね
る。このようにして21位の比較器１３まで比較不
能が続くと、20位の比較器１４は、上位の比較器
１３から比較許可信号「１」を入力してＡ＋Ｂと
Ｌ−εの20位の大小比較を開始し、 Ａ＋Ｂ＞Ｌ−ε ならば比較結果「１」と比較禁止信号「０」を、 Ａ＋Ｂ＜Ｌ−ε ならば比較結果を「０」と比較禁止信号「０」を
論理和回路１５へ出力し、 Ａ＋Ｂ＝Ｌ−ε ならば比較不能信号「０」と比較許可信号「１」
とを論理和回路１５へ出力する。論理和回路１５
は、比較器１１〜１４からの信号のうち１つでも
「１」があると「１」を、全部の信号が「０」な
ら「０」を出力端子１１１に出力する。すなわち
出力端子１１１に、 Ａ＋Ｂ≧Ｌ−εのとき「１」、 Ａ＋Ｂ＜Ｌ−ε「０」 を出力する。
以上説明したように、従来のユニークワード検
出方法で用いられるしきい値検出回路は、論理的
に正しく Ａ＋Ｂ≧Ｌ−ε の判定を行つている。ところで、ユニークワード
検出信号は、TDMAバースト構成上、ユニーク
ワードの後ろに配置される情報符号を取出すため
に使用するものであり、検出信号が出力されるま
で受信信号の遅延しておかなければならない。前
述のように、従来のしきい値検出回路はＡ＋Ｂの
加算が完了してからＬ−εとの大小比較を開始し
ていたので、検出するまでの遅延時間は、Ａ＋Ｂ
の加算時間およびＡ＋ＢとＬ−εの大小比較時間
の両者の最大値を加えたものになり、一般に検出
遅延時間は長く、特にユニークワードパターン長
Ｌが大になるほどますます長くなる欠点があつ
た。検出遅延時間が長ければそれだけ受信信号を
遅延する遅延回路を増加させなければならない。
出方法で用いられるしきい値検出回路は、論理的
に正しく Ａ＋Ｂ≧Ｌ−ε の判定を行つている。ところで、ユニークワード
検出信号は、TDMAバースト構成上、ユニーク
ワードの後ろに配置される情報符号を取出すため
に使用するものであり、検出信号が出力されるま
で受信信号の遅延しておかなければならない。前
述のように、従来のしきい値検出回路はＡ＋Ｂの
加算が完了してからＬ−εとの大小比較を開始し
ていたので、検出するまでの遅延時間は、Ａ＋Ｂ
の加算時間およびＡ＋ＢとＬ−εの大小比較時間
の両者の最大値を加えたものになり、一般に検出
遅延時間は長く、特にユニークワードパターン長
Ｌが大になるほどますます長くなる欠点があつ
た。検出遅延時間が長ければそれだけ受信信号を
遅延する遅延回路を増加させなければならない。
また、復調方式に軟判定方式を用いる場合、例
えば８値の軟判定を行う場合は、２系列の受信信
号それぞれが３列になるので、合計６列の受信信
号に対して遅延回路を用意しなければならない。
これは装置の小形化、低電力化に反するものであ
り、従来のしきい値検出回路の大きな問題点であ
つた。
えば８値の軟判定を行う場合は、２系列の受信信
号それぞれが３列になるので、合計６列の受信信
号に対して遅延回路を用意しなければならない。
これは装置の小形化、低電力化に反するものであ
り、従来のしきい値検出回路の大きな問題点であ
つた。
本発明は、以上の問題点を解決し、検出遅延時
間の短いしきい値検出回路を実現するためのユニ
ークワード検出方法を提供することを目的とす
る。
間の短いしきい値検出回路を実現するためのユニ
ークワード検出方法を提供することを目的とす
る。
本発明のユニークワード検出方法は、複数系列
の信号として受信された受信信号と長さＬ（ただ
しＬは正整数）のあらかじめ定められたパターン
とをその受信系列毎に比較し、それぞれの受信系
列における一致ビツト数、例えばＡ、Ｂ（受信系
列が２系列の場合）、の和があらかじめ定められ
たしきい値を越えたときに上記受信信号がユニー
クワードであると判定するユニークワード検出方
法において、上記判定は、上記長さＬに対して 2N-1−１＜Ｌ≦2N−１ を満たす正整数Ｎとパターン検出許容誤りビツト
数εとから、 Ｌ−ε＋Ｘ＝2N を満足する数Ｘを求めておき、この数Ｘを上記一
致ビツト数の和、例えばＡ＋Ｂ、に加算し、この
加算による最上位桁からの桁上げの発生を検出す
ることにより行うことを特徴とする。
の信号として受信された受信信号と長さＬ（ただ
しＬは正整数）のあらかじめ定められたパターン
とをその受信系列毎に比較し、それぞれの受信系
列における一致ビツト数、例えばＡ、Ｂ（受信系
列が２系列の場合）、の和があらかじめ定められ
たしきい値を越えたときに上記受信信号がユニー
クワードであると判定するユニークワード検出方
法において、上記判定は、上記長さＬに対して 2N-1−１＜Ｌ≦2N−１ を満たす正整数Ｎとパターン検出許容誤りビツト
数εとから、 Ｌ−ε＋Ｘ＝2N を満足する数Ｘを求めておき、この数Ｘを上記一
致ビツト数の和、例えばＡ＋Ｂ、に加算し、この
加算による最上位桁からの桁上げの発生を検出す
ることにより行うことを特徴とする。
本発明のしきい値検出回路は、大きな検出遅延
時間を短縮するため、Ａ＋Ｂの加算が完了する前
に大小比較を開始するように構成されている。従
来のしきい値検出回路による大小比較は、上位桁
から順次下位桁に向かつて行うため、Ａ＋Ｂの最
上位桁の加算完了を待たねばならず、そのため遅
延時間が増大するのであるから、下位桁から上位
桁に向かつて大小比較を行えるような回路を用い
れば、Ａ＋Ｂの加算完了を待たずに大小比較を開
始でき、遅延時間を短縮できる。そのため本発明
は、Ａ＋ＢとＬ−εとの比較を直接行うのではな
く、Ｌ−εに適当な数を加えてできる数ＸとＡ＋
Ｂとの加算を最下位桁から順位上位桁に向かつて
行ない、最上位桁での加算が終了した結果の桁上
げ信号の有無が大小比較結果そのものになるとい
うものである。Ｘは定数なので前もつて計算して
用意しておくことができ、しきい値検出回路の検
出遅延時間の影響を与えない。
時間を短縮するため、Ａ＋Ｂの加算が完了する前
に大小比較を開始するように構成されている。従
来のしきい値検出回路による大小比較は、上位桁
から順次下位桁に向かつて行うため、Ａ＋Ｂの最
上位桁の加算完了を待たねばならず、そのため遅
延時間が増大するのであるから、下位桁から上位
桁に向かつて大小比較を行えるような回路を用い
れば、Ａ＋Ｂの加算完了を待たずに大小比較を開
始でき、遅延時間を短縮できる。そのため本発明
は、Ａ＋ＢとＬ−εとの比較を直接行うのではな
く、Ｌ−εに適当な数を加えてできる数ＸとＡ＋
Ｂとの加算を最下位桁から順位上位桁に向かつて
行ない、最上位桁での加算が終了した結果の桁上
げ信号の有無が大小比較結果そのものになるとい
うものである。Ｘは定数なので前もつて計算して
用意しておくことができ、しきい値検出回路の検
出遅延時間の影響を与えない。
ここで、ユニークワードパターン長ＬをＮビツ
トの二進数で表現できる値とする。すなわち、 2N-1−１＜Ｌ≦2N−１ （Ｎ＞０、Ｌ＞０） であるとしたとき、ユニークワードパターン検出
条件は前述のように、 Ａ＋Ｂ≧Ｌ−ε であるが、両辺に Ｌ−ε＋Ｘ＝2N を満足するある数Ｘを加えると、ユニークワード
パターン検出条件は Ａ＋Ｂ＋Ｘ≧2N となる。これはＡ＋Ｂ＋Ｘの計算を行つたとき、
2N位に「１」が立つならば検出、「０」ならば不
検出であることを示している。Ｘの値は、 Ｘ＝2N−（Ｌ−ε） である。
トの二進数で表現できる値とする。すなわち、 2N-1−１＜Ｌ≦2N−１ （Ｎ＞０、Ｌ＞０） であるとしたとき、ユニークワードパターン検出
条件は前述のように、 Ａ＋Ｂ≧Ｌ−ε であるが、両辺に Ｌ−ε＋Ｘ＝2N を満足するある数Ｘを加えると、ユニークワード
パターン検出条件は Ａ＋Ｂ＋Ｘ≧2N となる。これはＡ＋Ｂ＋Ｘの計算を行つたとき、
2N位に「１」が立つならば検出、「０」ならば不
検出であることを示している。Ｘの値は、 Ｘ＝2N−（Ｌ−ε） である。
例えば、ユニークワードパターン長Ｌ＝48、許
容誤りビツト数ε＝６の場合には、Ｎ＝６である
からＸ＝22となり、ユニークワードパターン検出
条件は、 Ａ＋Ｂ＋22≦26 となる。
容誤りビツト数ε＝６の場合には、Ｎ＝６である
からＸ＝22となり、ユニークワードパターン検出
条件は、 Ａ＋Ｂ＋22≦26 となる。
次に本発明の実施例を図面を参照して説明す
る。
る。
第１図は本発明の一実施例しきい値検出回路の
ブロツク構成図である。本実施例では、上述の従
来例と同様にパターン一致数Ａ、Ｂを３ビツト、
加算値Ｘを４ビツトとする。
ブロツク構成図である。本実施例では、上述の従
来例と同様にパターン一致数Ａ、Ｂを３ビツト、
加算値Ｘを４ビツトとする。
入力端子１０１〜１０３はそれぞれ全加算器１
〜３に接続される。入力端子１０４〜１０６もま
たそれぞれ全加算器１〜３に接続される。入力端
子１０７〜１１０はそれぞれ全加算器４〜７に接
続される。全加算器１は全加算器２および４に接
続される。全加算器２は全加算器３および５に接
続される。全加算器３は全加算器６および７に接
続される。全加算器７は出力端子１１１に接続さ
れる。
〜３に接続される。入力端子１０４〜１０６もま
たそれぞれ全加算器１〜３に接続される。入力端
子１０７〜１１０はそれぞれ全加算器４〜７に接
続される。全加算器１は全加算器２および４に接
続される。全加算器２は全加算器３および５に接
続される。全加算器３は全加算器６および７に接
続される。全加算器７は出力端子１１１に接続さ
れる。
入力端子１０１〜１０３には、パターン一致数
Ａのそれぞれ20〜22位の値が入力される。入力端
子１０４〜１０６には、パターン一致数Ａのそれ
ぞれ20〜22位の値が入力される。入力端子１０７
〜１１０には、加算値Ｘのそれぞれ20〜22位の値
が入力される。
Ａのそれぞれ20〜22位の値が入力される。入力端
子１０４〜１０６には、パターン一致数Ａのそれ
ぞれ20〜22位の値が入力される。入力端子１０７
〜１１０には、加算値Ｘのそれぞれ20〜22位の値
が入力される。
全加算器１〜３は、上述の従来例と同様にパタ
ーン一致数ＡとＢの加算を行い、Ａ＋Ｂの20〜23
位の４ビツトの信号を生成する。すなわち、全加
算器１は、入力されたパターン一致数ＡおよびＢ
の20位の値の加算を行い、結果の20位の値を全加
算回路４へ、桁上げ信号を全加算器２へ出力す
る。全加算器２は、入力されたパターン一致数Ａ
およびＢの21位と全加算器１からの桁上げ信号と
を加算し、結果の21位の値を全加算器５へ、桁上
げ信号を全加算器３へ出力する。全加算器３は、
入力されたパターン一致数ＡおよびＢの22位と全
加算器２からの桁上げ信号とを加算し、結果の22
位の値を全加算器６へ、桁上げ信号を全加算器７
へ出力する。
ーン一致数ＡとＢの加算を行い、Ａ＋Ｂの20〜23
位の４ビツトの信号を生成する。すなわち、全加
算器１は、入力されたパターン一致数ＡおよびＢ
の20位の値の加算を行い、結果の20位の値を全加
算回路４へ、桁上げ信号を全加算器２へ出力す
る。全加算器２は、入力されたパターン一致数Ａ
およびＢの21位と全加算器１からの桁上げ信号と
を加算し、結果の21位の値を全加算器５へ、桁上
げ信号を全加算器３へ出力する。全加算器３は、
入力されたパターン一致数ＡおよびＢの22位と全
加算器２からの桁上げ信号とを加算し、結果の22
位の値を全加算器６へ、桁上げ信号を全加算器７
へ出力する。
全加算器４は全加算器１の出力であるＡ＋Ｂの
20位の値と加算器Ｘの20位の値を加算し桁上げが
あれば全加算器５へ桁上げ信号「１」を出力す
る。全加算器５はＡ＋Ｂと加算値Ｘの21位の値と
全加算器４からの桁上げ信号を加算し桁上げがあ
れば全加算器６に出力する。同様にして全加算器
６，７はＡ＋Ｂと加算器Ｘのそれぞれ22、23位の
加算を行い最終の桁上げ信号を出力端子１１１に
出力する。このような動作をする本実施例の検出
遅延時間は、Ａ＋Ｂの加算時間に２回の加算時間
を加えたものとなる。これに対して従来はＡ＋Ｂ
の加算時間に４回の比較時間および論理和回路１
５の遅延時間を加えた値であるが、比較器と全加
算器の遅延時間は一般的にほとんど差がないので
遅延時間は大いに短縮される。
20位の値と加算器Ｘの20位の値を加算し桁上げが
あれば全加算器５へ桁上げ信号「１」を出力す
る。全加算器５はＡ＋Ｂと加算値Ｘの21位の値と
全加算器４からの桁上げ信号を加算し桁上げがあ
れば全加算器６に出力する。同様にして全加算器
６，７はＡ＋Ｂと加算器Ｘのそれぞれ22、23位の
加算を行い最終の桁上げ信号を出力端子１１１に
出力する。このような動作をする本実施例の検出
遅延時間は、Ａ＋Ｂの加算時間に２回の加算時間
を加えたものとなる。これに対して従来はＡ＋Ｂ
の加算時間に４回の比較時間および論理和回路１
５の遅延時間を加えた値であるが、比較器と全加
算器の遅延時間は一般的にほとんど差がないので
遅延時間は大いに短縮される。
以上の説明では、パターン一致数が３ビツトの
場合を例示したが、ビツト数はいくらでも本発明
を同様に実施できる。特にユニークワードパター
ン長Ｌが長くなり、パターン一致数のビツト数が
大きいほど遅延時間短縮の効果が大きくなる。
場合を例示したが、ビツト数はいくらでも本発明
を同様に実施できる。特にユニークワードパター
ン長Ｌが長くなり、パターン一致数のビツト数が
大きいほど遅延時間短縮の効果が大きくなる。
また、本発明は変調方式が４相の場合に限定す
るものではなく、それ以外、例えば８相の場合に
も同様に本発明を実施できる。
るものではなく、それ以外、例えば８相の場合に
も同様に本発明を実施できる。
以上説明したように、本発明のユニークワード
検出方法は、TDMA装置のユニークワードパタ
ーンしきい値検出回路の単なる加算回路で実現で
き、しかもしきい値検出に必要な時間を短縮でき
る。したがつて本発明は、TDMA装置を小形化、
低電力化することができる効果がある。これは特
に、ユニークワードパターン長Ｌが長く、パター
ン一致数のビツト数が多いほど大きな効果が得ら
れる。
検出方法は、TDMA装置のユニークワードパタ
ーンしきい値検出回路の単なる加算回路で実現で
き、しかもしきい値検出に必要な時間を短縮でき
る。したがつて本発明は、TDMA装置を小形化、
低電力化することができる効果がある。これは特
に、ユニークワードパターン長Ｌが長く、パター
ン一致数のビツト数が多いほど大きな効果が得ら
れる。
第１図は本発明一実施例しきい値検出回路のブ
ロツク構成図。第２図は従来例しきい値検出回路
のブロツク構成図。 １〜６……全加算器、１１〜１４……比較器、
１５……論理和回路、１０１〜１１０……入力端
子、１１１……出力端子。
ロツク構成図。第２図は従来例しきい値検出回路
のブロツク構成図。 １〜６……全加算器、１１〜１４……比較器、
１５……論理和回路、１０１〜１１０……入力端
子、１１１……出力端子。
１ フレーム信号１１１に対してフレーム同期を
行なう際に用いられるフレーム同期保護方式にお
いて、 クロツク信号１１３およびフレーム計数信号１
１５に基づいて、シフトレジスタクロツク信号１
１７を出力するシフトレジスタクロツク発生手段
１１９と、 それぞれシフトレジスタクロツク信号１１７に
応動する２値動作部を複数個接続した構成であ
り、シフトレジスタクロツク信号１１７に応じ
て、フレーム信号１１１とフレーム計数信号１１
５との同期・非同期状態に対応する置数状態を順
次変化させるシフトレジスタ１２１と、 シフトレジスタ１２１の第１の置数信号１２２
Ａと第１保護選択信号１２３の選択数とが一致す
れば、第１検出信号１２５を発生する第１検出手
段１２７と、 第２保護選択信号１２９に後方保護段数として
１が設定されている状態においてフレーム信号１
１１が入力されるか、またはシフトレジスタ１２
１の第２置数信号１２２Ｂと第２保護選択信号１
２９の選択数とが一致するかの少なくともいずれ
か一方が成立したとき、第２検出信号１３１を発
生する第２検出手段１３３と、 第１検出信号１２５あるいは第２検出信号１３１
に対応して、クロツク信号１１３のタイミングに
行なう際に用いられるフレーム同期保護方式にお
いて、 クロツク信号１１３およびフレーム計数信号１
１５に基づいて、シフトレジスタクロツク信号１
１７を出力するシフトレジスタクロツク発生手段
１１９と、 それぞれシフトレジスタクロツク信号１１７に
応動する２値動作部を複数個接続した構成であ
り、シフトレジスタクロツク信号１１７に応じ
て、フレーム信号１１１とフレーム計数信号１１
５との同期・非同期状態に対応する置数状態を順
次変化させるシフトレジスタ１２１と、 シフトレジスタ１２１の第１の置数信号１２２
Ａと第１保護選択信号１２３の選択数とが一致す
れば、第１検出信号１２５を発生する第１検出手
段１２７と、 第２保護選択信号１２９に後方保護段数として
１が設定されている状態においてフレーム信号１
１１が入力されるか、またはシフトレジスタ１２
１の第２置数信号１２２Ｂと第２保護選択信号１
２９の選択数とが一致するかの少なくともいずれ
か一方が成立したとき、第２検出信号１３１を発
生する第２検出手段１３３と、 第１検出信号１２５あるいは第２検出信号１３１
に対応して、クロツク信号１１３のタイミングに
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125860A JPS61284142A (ja) | 1985-06-10 | 1985-06-10 | ユニ−クワ−ド検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125860A JPS61284142A (ja) | 1985-06-10 | 1985-06-10 | ユニ−クワ−ド検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61284142A JPS61284142A (ja) | 1986-12-15 |
| JPH0528930B2 true JPH0528930B2 (ja) | 1993-04-27 |
Family
ID=14920731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60125860A Granted JPS61284142A (ja) | 1985-06-10 | 1985-06-10 | ユニ−クワ−ド検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61284142A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184439A (ja) * | 1989-12-13 | 1991-08-12 | Nec Corp | ユニークワード検出方式 |
| JPH08139613A (ja) * | 1994-11-15 | 1996-05-31 | Nec Corp | 符号一致検出方式 |
-
1985
- 1985-06-10 JP JP60125860A patent/JPS61284142A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61284142A (ja) | 1986-12-15 |
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