JPH05291301A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ソース抵抗が高抵抗化することなく、ゲート
・ドレイン耐圧が高耐圧化し、しかも、微細なゲート電
極がリセスに対して安定に形成された電界効果トランジ
スタとこれを得る製造方法を提供する。 【構成】 半導体層にリセスを形成する前に、ソース電
極１とドレイン電極２間のｎ型ＧａＡｓ層５のドレイン
電極２側の所定領域に、イオン注入によって所定の層厚
のアイソレーション層４を形成し、この後、該アイソレ
ーション層４の深さより大きい深さの１段のリセス８を
上記ソース電極１とドレイン電極２間のｎ型ＧａＡｓ層
５の所定領域に対して形成し、このリセス８を形成する
際に用いたレジストパターン７を用いてゲート電極３を
形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電界効果トランジスタ
及びその製造方法に関し、特に、ゲート・ドレイン耐圧
の高耐圧化とソース抵抗の低減化が図られ、且つ、微細
なゲート電極を備えた電界効果トランジスタとその製造
方法に関するものである。

【０００２】

【従来の技術】図４は、従来の２段リセス型電界効果ト
ランジスタの製造工程を示す工程別断面図であり、図に
おいて、１はソース電極、２はドレイン電極、３はゲー
ト電極、３ａはゲート金属、５はｎ型ＧａＡｓ層、７，
１０はレジストパターン、１１は１段目のリセス、１２
は２段目のリセスである。

【０００３】以下、この図を用いて上記２段リセス型電
界効果トランジスタの製造方法を説明する。先ず、ｎ型
ＧａＡｓ層５の所定領域にソース電極１，ドレイン電極
２をそれぞれ形成した後、ｎ型ＧａＡｓ層５の全面に対
してレジストを塗布し、通常の写真製版，エッチング技
術を用いてこのレジストのパターニングを行い、上記ソ
ース電極１，ドレイン電極２が覆われ、且つ、１段目の
リセスを形成するため開口が開けられたレジストパター
ン１０を形成する。そして、この後、該レジストパター
ン１０をマスクとして上記ｎ型ＧａＡｓ層５に対してウ
ェットエッチングを施すと、図４(a) に示すような、ｎ
型ＧａＡｓ層５のソース電極１とドレイン電極２間の所
定領域に１段目のリセス１１が形成される。次に、上記
レジストパターン１０を除去し、新たなレジストをｎ型
ＧａＡｓ層５上に塗布し、通常の写真製版，エッチング
技術を用いてこのレジストのパターニングを行い、図４
(b) に示すように、１段面のリセス１１の中央部に２段
目のリセスを形成するための開口が形成されたレジスト
パターン７を形成する。次に、該レジストパターン７を
マスクとしてｎ型ＧａＡｓ層５にウエットエッチングを
施し、２段目のリセス１２を形成した後、ｎ型ＧａＡｓ
層５の全面に対してゲート金属３ａを蒸着すると、図４
(c) に示すように、上記レジストパターン７の開口部の
幅に対応した所定のゲート長を有するゲート電極３が、
２段目のリセス１２の上面に対して形成される。そし
て、この後、上記レジストパターン７とこの上面に蒸着
したゲート金属３ａを除去すると、図４(d) に示すよう
に、ソース電極１，ドレイン電極２間のｎ型ＧａＡｓ層
５の２段リセス（１段目のリセス１１，２段目のリセス
１２）が形成され、この２段リセスに対してゲート電極
３が形成された電界効果トランジスタが得られる。

【０００４】このような２段リセスに対してゲート電極
を形成する素子構造は、トランジスタの効率の向上と、
信頼性向上のための逆耐圧の高耐圧化を図るために行わ
れるもので、一般に、高出力増幅器を構成する電界効果
トランジスタの素子構造として多く用いられている。

【０００５】

【発明が解決しようとする課題】従来の２段リセス型電
界効果トランジスタは上記の製造工程によって得られ、
図４(b) に示すように、２段目のリセス１２とゲート電
極３を所定幅に形成するための開口部を備えたレジスト
パターン７を、１段目のリセス１１が形成されたｎ型Ｇ
ａＡｓ層５の上面に形成する必要がある。

【０００６】しかるに、上記レジストパターン７を１段
目のリセス１１が形成されたｎ型ＧａＡｓ層５の上面に
形成する場合、ｎ型ＧａＡｓ層５の上面に成膜されるレ
ジストが、１段目のリセス１１の段差部の影響を受けて
均一な膜厚に成膜されないため、このような膜厚が不均
一なレジストに対してその開口幅及び形状が高精度に制
御された開口部を形成することが困難になり、特に、開
口幅が１μｍ以下の微細なゲート電極を形成するための
開口部を精度良く形成することができなくなり、その結
果、上記レジストパターン７をマスクとして得られるゲ
ート電極３はｎ型ＧａＡｓ層５上に安定に形成されず、
また、その寸法及び形状が不均一になるため、得られる
トランジスタは信頼性が低下し、また、装置特性もばら
つき、製造歩留りが低下するという問題点があった。

【０００７】また、このようにして得られた２段リセス
型電界効果トランジスタは、２段リセス構造によって、
ｎ型ＧａＡｓ層５表面におけるドレイン電極２とゲート
電極３の形成領域間の距離が長くなり、ゲート・ドレイ
ン間耐圧を高耐圧化できるものの、ソース電極１とゲー
ト電極３の形成領域間の距離も長くなるため、該ｎ型Ｇ
ａＡｓ層５の表面に形成される表面空乏層が横方向に伸
びて長くなり、ソース抵抗が高くなってしまうという問
題点があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、ソース抵抗が高抵抗化すること
なく、２段リセス型電界効果トランジスタと同程度にゲ
ート・ドレイン耐圧を高耐圧化できる素子構造を備えた
電界効果トランジスタとその製造方法を得ることを目的
とする。

【０００９】更に、この発明の他の目的は、ソース抵抗
が小さく、且つ、ゲート・ドレイン耐圧が従来の２段リ
セス型電界効果トランジスタと同程度に高耐圧化され、
しかも、寸法精度の高い微細なゲート電極が安定に形成
された高効率且つ高信頼性の電界効果トランジスタと、
該トランジスタを高歩留りに製造することができる製造
方法を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明にかかる電界効
果トランジスタは、リセス型ゲート電極のリセスを１段
のリセスによって構成し、且つ、該リセスとドレイン電
極の間の半導体層内に該リセスの深さより小さい深さの
アイソレーション層を形成したものである。

【００１１】この発明にかかる電界効果トランジスタの
製造方法は、半導体層にリセスを形成する前に、ソース
電極とドレイン電極間における半導体層のドレイン電極
側の所定領域に、イオン注入法によりリセスの深さより
も小さい深さのアイソレーション層を形成し、この後、
１段のリセスを上記ソース電極とドレイン電極間におけ
る半導体層の所定領域に形成し、この１段のリセスを形
成するために用いたレジストパターンを用いてゲート電
極を形成するようにしたものである。

【００１２】更に、この発明にかかる電界効果トランジ
スタの製造方法は、半導体層の所定領域にソース電極，
ドレイン電極を形成し、これらソース電極とドレイン電
極間の半導体層の所定領域にリセス型ゲート電極を形成
した後、ソース電極とゲート電極間及びゲート電極とド
レイン電極間の半導体層上にその表面が平坦化した絶縁
膜またはレジストを堆積させ、この絶縁膜またはレジス
ト上に上記ゲート電極とドレイン電極間の上方に対応す
る部分に開口を有するレジストパターンを形成し、この
後、該レジストパターンをマスクとして上記半導体層に
上記絶縁膜を介してイオン注入を行い、ソース電極とド
レイン電極間の半導体層内のドレイン電極側の所定領域
に上記リセスの深さよりも小さい深さのアイソレーショ
ン層を形成するようにしたものである。

【００１３】

【作用】この発明においては、ゲート電極を形成するリ
セスを１段にし、ゲート電極とドレイン電極間の半導体
層内に上記リセスの深さより浅い深さのアイソレーショ
ン層を設けたから、２段リセスを形成することなく、従
来の２段リセスと同程度にゲート・ドレイン耐圧を高耐
圧化することができ、しかも、リセスが１段であるの
で、半導体表面におけるゲート電極とソース電極間の距
離が従来の２段リセスを形成した際に比べて短くでき、
ソース抵抗を低減することができる。

【００１４】更に、この発明においては、上記ゲート電
極は、段差のない半導体層表面に成膜して得られた上記
（１段の）リセス形成用のレジストパターンを用いて形
成されるため、該レジストパターンの形成時、形成する
開口部が微細な開口幅であっても、これを所望とする形
状及び寸法に高精度に調整することができ、微細なゲー
ト電極を安定に形成することができる。

【００１５】

【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例によるＧａＡｓ電界
効果トランジスタの構造を示す断面図であり、図におい
て、図４と同一符号は同一または相当する部分を示し、
このＧａＡｓ電界効果トランジスタは、ソース電極１と
ドレイン電極２間のｎ型ＧａＡｓ層５の所定領域に１段
のリセス８が形成されて、ここにゲート電極３形成さ
れ、更に、該ゲート電極３とドレイン電極２との間のｎ
型ＧａＡｓ層５内のドレイン電極２側に、リセス８の深
さより浅い深さのアイソレーション層４が形成されてい
る。

【００１６】図２は上記図１に示すＧａＡｓ電界効果ト
ランジスタの製造工程を示す工程別断面図であり、図に
おいて、図１と同一符号は同一または相当する部分を示
し、３ａはゲート金属、６，７はレジストパターンであ
る。

【００１７】以下、図２を用いて上記ＧａＡｓ電界効果
トランジスタの製造方法を説明する。先ず、ｎ型ＧａＡ
ｓ層５上の所定領域にソース電極１，ドレイン電極２を
形成した後、レジストをｎ型ＧａＡｓ層５表面の全面に
対して成膜し、通常の写真製版，エッチング技術を用い
て、ソース電極１とドレイン電極２間のｎ型ＧａＡｓ層
５上のドレイン電極２側の所定領域に対して開口部が形
成されたレジストパターン６を形成する。次に、該レジ
ストパターン６をマスクにしてｎ型ＧａＡｓ層５内にホ
ウ素（Ｂ），水素（Ｈ）等のイオン注入を行い、図２
(a) に示すように、アイソレーション層４を形成する。

【００１８】次に、上記レジスト６を除去し、新たなレ
ジストをｎ型ＧａＡｓ層５表面に対して成膜し、通常の
写真製版，エッチング技術を用いて所定幅の開口部を有
するレジストパターン７を形成し、更に、該レジストパ
ターン７をマスクとしたウエットエッチングによってリ
セス８を形成した後、ｎ型ＧａＡｓ層５の全面に対して
ゲート金属３ａを蒸着させると、図２(b) に示すよう
に、１段のリセスからなるリセス型ゲート電極３が形成
される。尚、ここでは、能動層領域（チャネル領域）の
幅が狭くなってソース抵抗が高くなるのを防止するた
め、リセス８の深さを上記アイソレーション層４の深さ
よりも大きくする必要がある。

【００１９】そして、この後、上記レジストパターン７
とともに不要なゲート金属３ａを除去すると、図２(c)
に示すように、上記図１で示した素子構造のトランジス
タが得られる。

【００２０】このような本実施例のＧａＡｓ電界効果ト
ランジスタの製造工程では、ゲート電極３を形成する前
に、ソース電極１とドレイン電極２間のｎ型ＧａＡｓ層
５のドレイン電極２側の所定領域に、イオン注入によっ
てリセスの深さよりも浅い深さのアイソレーション層２
を形成し、この後、ソース電極１とドレイン電極２間の
ｎ型ＧａＡｓ層５の所定領域に１段のリセス８からなる
リセス型ゲート電極３を形成するため、ゲート電極３を
形成する際のレジストパターン７が、平坦な表面のｎ型
ＧａＡｓ層５上に成膜された均一な膜厚のレジストによ
って形成され、このレジストパターン７の開口部が微細
な開口であっても、その形状及び寸法精度が安定し、微
細なゲート電極を再現性よく形成することができ、その
結果、アイソレーション層２によってゲート・ドレイン
耐圧が高耐圧化するとともに、１段のリセス構造によっ
て、ｎ型ＧａＡｓ層５表面におけるソース電極１とゲー
ト電極３間の距離が短くなってソース抵抗が低減され、
しかも、微細なゲート電極を備えたトランジスタを高い
歩留りで製造することができる。

【００２１】図３は、この発明の第２の実施例によるＧ
ａＡｓ電界効果トランジスタの製造工程を示す断面図で
あり、図において、図１，２と同一符号は同一または相
当する部分を示し、９はＥＣＲＣＶＤ法等によって形成
されたその表面が平坦化されたＳｉＯ₂ 等からなる絶縁
膜である。

【００２２】以下、このＧａＡｓ電界効果トランジスタ
の製造工程を説明する。先ず、ｎ型ＧａＡｓ層５の所定
領域にソース電極１，ドレイン電極２及び１段のリセス
８からなる（リセス型）ゲート電極３をそれぞれ形成す
る。ここで、リセス８及びゲート電極３は、上記第１の
実施例と同様の工程、即ち、平坦なｎ型ＧａＡｓ層５表
面に成膜されたレジストに開口部を形成したレジストパ
ターン７をマスクとして、ｎ型ＧａＡｓ層５にウエット
エッチングを施し、さらに、ゲート金属を蒸着して形成
される。この後、このようにソース電極１，ドレイン電
極２及び１段のリセス８からなる（リセス型）ゲート電
極３がｎ型ＧａＡｓ層５に形成された状態で、図３(a)
に示すように、ＥＣＲＣＶＤ法等を用いてソース電極１
とゲート電極３間及びゲート電極３とドレイン電極２間
にその表面が平坦化された絶縁膜９を配設する。ここ
で、表面が平坦化した絶縁膜９を形成するのは、リセス
８上の絶縁膜９の膜厚とリセス８の側部の平坦なｎ型Ｇ
ａＡｓ層５上の絶縁膜９の膜厚との差が、このリセス８
が形成されたｎ型ＧａＡｓ層５の形状に対応して忠実に
発現させるためである。

【００２３】次に、上記ｎ型ＧａＡｓ層５の全面に対し
てレジストを塗布した後、ゲート電極３とドレイン電極
２間の上方に開口部が形成されるように、該レジストの
パターンニングを行ってレジストパターン６を形成し、
次いで、該レジストパターン６をマスクとして、上記絶
縁膜９を通してゲート電極３とドレイン電極２間のｎ型
ＧａＡｓ層５内にホウ素（Ｂ），水素（Ｈ）等を一定の
注入エネルギーでもってイオン注入し、図３(b) に示す
ように、リセス８とドレイン電極２間のｎ型ＧａＡｓ層
５内にリセス８の深さより浅い深さのアイソレーション
層２を形成する。この際、リセス８の上部の絶縁膜９の
厚さがリセス８とドレイン電極２間の上部の厚さより厚
いため、所定の一定の注入エネルギーをもつイオン注入
により、リセス８のｎ型ＧａＡｓ層５内にはイオンが注
入されず、リセス８とドレイン電極２間のｎ型ＧａＡｓ
層５内のみにリセス８の深さより小さい深さのアイソレ
ーション層４が自己整合的に形成される。尚、ここで絶
縁膜９の表面が平坦でない場合は、一定の注入エネルギ
ーをもつイオン注入によってリセス８とドレイン電極２
間のｎ型ＧａＡｓ層５内のみに自己整合的にアイソレー
ション層４を忠実に形成することができなくなる。

【００２４】そして、この後、上記レジストパターン６
を除去し、更に、例えば、ウエットエッチングを用いて
絶縁膜９を除去すると、上記図１で示した第１の実施例
と同様の素子構造を備えた電界効果トランジスタが得ら
れる。

【００２５】このような本実施例のＧａＡｓ電界効果ト
ランジスタの製造工程では、ｎ型ＧａＡｓ層５の所定領
域にソース電極１，ドレイン電極２及び１段のリセス８
からなる（リセス型）ゲート電極３をそれぞれ形成した
後、ソース電極１とゲート電極３間及びゲート電極３と
ドレイン電極間を埋め込むように形成され、その表面が
平坦化された絶縁膜９を通してｎ型ＧａＡｓ層５表面に
イオン注入を行って、リセス８とドレイン電極２間のｎ
型ＧａＡｓ層５内のみアイソレーション層４を形成する
ため、上記実施例と同様に、リセス８及びゲート電極３
を形成するためのレジストパターン６を均一な膜厚のレ
ジストに開口部を形成して得ることができ、この開口部
が微細な開口であっても、その形状及び寸法精度が安定
し、微細なゲート電極を再現性よく形成することができ
る。このため、この実施例においても、上記実施例と同
様に、アイソレーション層２によってゲート・ドレイン
耐圧が高耐圧するとともに、１段のリセス構造によっ
て、ｎ型ＧａＡｓ層５表面におけるソース電極１とゲー
ト電極３間の距離が短くなってソース抵抗が低減され、
しかも、微細なゲート電極を備えたトランジスタを高い
歩留りで製造することができる。

【００２６】尚、上記実施例では、その表面が平坦化さ
れる絶縁膜をソース電極１とゲート電極３間及びゲート
電極３とドレイン電極２間に形成したが、その表面が平
坦となるレジストを用いてもよく、この場合も上記実施
例と同様の効果を得ることができる。

【００２７】

【発明の効果】以上のように、この発明によれば、リセ
ス型ゲート電極のリセスを１段のリセスによって構成
し、且つ、該リセスとドレイン電極の間の半導体層内に
該リセスの深さより小さい深さのアイソレーション層を
形成したので、ソース抵抗が高抵抗化することなく、２
段リセス型電界効果トランジスタと同程度にゲート・ド
レイン耐圧を高耐圧化した電界効果トランジスタを得る
ことができる効果がある。

【００２８】更に、この発明によれは、半導体層にリセ
スを形成する前に、ソース電極とドレイン電極間におけ
る半導体層のドレイン電極側の所定領域に、イオン注入
法によりリセスの深さよりも小さい深さのアイソレーシ
ョン層を形成し、この後、１段のリセスを上記ソース電
極とドレイン電極間における半導体層の所定領域に形成
し、この１段のリセスを形成するために用いたレジスト
パターンを用いてゲート電極を形成するようにしたの
で、ソース抵抗が高抵抗化することなく、２段リセス型
電界効果トランジスタと同程度にゲート・ドレイン耐圧
が高耐圧化し、しかも、形状が一定で高い寸法精度を有
する微細なゲート電極を備えた信頼性の高い高性能の電
界効果トランジスタを高い歩留りに製造することができ
る効果がある。

【００２９】更に、この発明によれば、半導体層の所定
領域にソース電極，ドレイン電極を形成し、これらソー
ス電極とドレイン電極間の半導体層の所定領域にリセス
型ゲート電極を形成した後、ソース電極とゲート電極間
及びゲート電極とドレイン電極間の半導体層上にその表
面が平坦化した絶縁膜またはレジストを堆積させ、この
絶縁膜またはレジスト上に上記ゲート電極とドレイン電
極間の上方に対応する部分に開口を有するレジストパタ
ーンを形成し、この後、該レジストパターンをマスクと
して上記半導体層に上記絶縁膜を介してイオン注入を行
い、ソース電極とドレイン電極間の半導体層内のドレイ
ン電極側の所定領域に上記リセスの深さよりも小さい深
さのアイソレーション層を形成するようにしたので、上
記と同様に、ソース抵抗が高抵抗化することなく、２段
リセス型電界効果トランジスタと同程度にゲート・ドレ
イン耐圧が高耐圧化し、しかも、形状が一定で高い寸法
精度を有する微細なゲート電極を備えた信頼性の高い高
性能の電界効果トランジスタを高い歩留りにて製造する
ことができる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による電界効果トランジス
タの構造を示す断面図である。

【図２】図１に示す電界効果トランジスタの製造工程を
示す工程別断面図である。

【図３】この発明の第２の実施例による電界効果トラン
ジスタの製造工程を示す工程別断面図である。

【図４】従来の電界効果トランジスタの製造工程を示し
工程別断面図である。

【符号の説明】

１ ソース電極 ２ ドレイン電極 ３ ゲート電極 ３ａ ゲート金属 ４ アイソレーション層 ５ ｎ型ＧａＡｓ層 ６ レジストパターン ７ レジストパターン ８ リセス ９ 絶縁膜 １０ レジストパターン １１ 第１のリセス １２ 第２のリセス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体層の所定領域にソース電極、ドレ
   イン電極及びリセス型のゲート電極を備えてなる電界効
   果トランジスタにおいて、 上記リセスが１段のリセスによって構成され、且つ、該
   リセスと上記ドレイン電極との間の上記半導体層内に、
   該リセスの深さより小さい深さのアイソレーション層を
   形成したことを特徴とする電界効果トランジスタ。
2. 【請求項２】 半導体層の所定領域にソース電極、ドレ
   イン電極及びリセス型のゲート電極を備えてなる電界効
   果トランジスタの製造方法において、 上記半導体層の上面にソース及びドレイン電極を形成し
   た後、該ソース及びドレイン電極間の上記半導体層のド
   レイン電極側の上方に開口部が位置するレジストパター
   ンを該半導体層の上面に対して形成する工程と、 該レジストパターンをマスクとして上記半導体層に対し
   てイオン注入を行い、該レジストパターンの開口部に対
   応する上記半導体層内の所定領域に所定層厚のアイソレ
   ーション層を形成する工程と、 上記レジストパターンを除去した後、上記リセス型のゲ
   ート電極を形成するための開口部を備えた新たなレジス
   トパターンを上記半導体層上に形成する工程と、 該レ
   ジストパターンをマスクとして上記半導体層の一部をエ
   ッチング除去して上記アイソレーション層の深さより大
   きい深さの１段のリセスを形成し、次いで、該レジスト
   パターンをマスクとして上記半導体層の上面に対してゲ
   ート金属を蒸着させ、上記１段のリセス上にゲート電極
   を形成する工程とを含むことを特徴とする電界効果トラ
   ンジスタの製造方法。
3. 【請求項３】 半導体層の所定領域にソース電極、ドレ
   イン電極及びリセス型のゲート電極を備えてなる電界効
   果トランジスタの製造方法において、 上記半導体層の上面にソース及びドレイン電極を形成し
   た後、該ソース及びドレイン電極間の所定領域の上方に
   開口部が位置するレジストパターンを該半導体層の上面
   に対して形成する工程と、 該レジストパターンをマスクとして上記半導体層の一部
   をエッチング除去して１段のリセスを形成し、次いで、
   該レジストパターンをマスクとして上記半導体層の上面
   に対してゲート金属を蒸着し、上記１段のリセス上にゲ
   ート電極を形成する工程と、 上記ソース及びゲート電極間と上記ゲート及びドレイン
   電極間の上記半導体層の上面に対して、その表面が平坦
   化された絶縁膜またはレジストを形成する工程と、 上記ゲート及びドレイン電極間の上方に開口部が位置す
   るレジストパターンを上記ソース，ゲート及びドレイン
   電極とその表面が平坦化された上記絶縁膜またはレジス
   トが形成された上記半導体層の上面に対して形成する工
   程と、 該レジストパターンをマスクとし、上記その表面が平坦
   化された絶縁膜またはレジストを通して上記半導体層に
   対してイオン注入し、上記リセスと上記ドレイン電極間
   の上記半導体層内の所定領域に該リセスの深さより小さ
   い深さのアイソレーション層を形成する工程と、 上記レジストパターン及びその表面が平坦化された絶縁
   膜またはレジストを除去する工程とを含むことを特徴と
   する電界効果トランジスタの製造方法。