JPH08111424A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08111424A JPH08111424A JP6245443A JP24544394A JPH08111424A JP H08111424 A JPH08111424 A JP H08111424A JP 6245443 A JP6245443 A JP 6245443A JP 24544394 A JP24544394 A JP 24544394A JP H08111424 A JPH08111424 A JP H08111424A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 １段目リセス，２段目リセスのリセス間隔が
制御性良く形成された、２段リセス構造を有する電界効
果トランジスタを得ることを目的とする。 【構成】 基板１上の活性層２上に堆積された第１の絶
縁膜３に、２つの開口３ａ，３ｂを設け、該２つの開口
３ａ，３ｂを第２の絶縁膜４で埋めて平坦化し、第１の
絶縁膜３の２つの開口３ａ，３ｂ間にある部分３−２の
みを除去した後、第１の絶縁膜３の上記で除去した部分
を介して活性層２をエッチングし、活性層上の第２の絶
縁膜４を除去した後、活性層２を、第１の絶縁膜３，及
び第２の絶縁膜４の上記で除去した部分を介してエッチ
ングし、２段リセスを形成する。
制御性良く形成された、２段リセス構造を有する電界効
果トランジスタを得ることを目的とする。 【構成】 基板１上の活性層２上に堆積された第１の絶
縁膜３に、２つの開口３ａ，３ｂを設け、該２つの開口
３ａ，３ｂを第２の絶縁膜４で埋めて平坦化し、第１の
絶縁膜３の２つの開口３ａ，３ｂ間にある部分３−２の
みを除去した後、第１の絶縁膜３の上記で除去した部分
を介して活性層２をエッチングし、活性層上の第２の絶
縁膜４を除去した後、活性層２を、第１の絶縁膜３，及
び第２の絶縁膜４の上記で除去した部分を介してエッチ
ングし、２段リセスを形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特にＧａＡｓ高出力ＦＥＴの高性能化に有効な
２段リセス構造を有する半導体装置の製造方法に関する
ものである。
に関し、特にＧａＡｓ高出力ＦＥＴの高性能化に有効な
２段リセス構造を有する半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】図１１は、従来の２段リセス構造を有す
る電界効果トランジスタの製造方法を示す断面図であ
る。以下、図に従って説明する。まず図１１(a) に示す
ように、半絶縁性ＧａＡｓ基板１上のエピタキシャル成
長法により形成したｎ−ＧａＡｓ層２上で、異方性ドラ
イエッチング，もしくはウェットエッチングにて所望の
深さまで、所望の位置の該ＧａＡｓ層を除去して１段目
リセス２ａを形成した後、ＳｉＯ膜４をプラズマＣＶＤ
法にてウエハ全面に堆積した後、フォトレジスト５にて
パターニングを行う。
る電界効果トランジスタの製造方法を示す断面図であ
る。以下、図に従って説明する。まず図１１(a) に示す
ように、半絶縁性ＧａＡｓ基板１上のエピタキシャル成
長法により形成したｎ−ＧａＡｓ層２上で、異方性ドラ
イエッチング，もしくはウェットエッチングにて所望の
深さまで、所望の位置の該ＧａＡｓ層を除去して１段目
リセス２ａを形成した後、ＳｉＯ膜４をプラズマＣＶＤ
法にてウエハ全面に堆積した後、フォトレジスト５にて
パターニングを行う。
【０００３】次に図１１(c) に示すように、フォトレジ
スト５をマスクにして反応性イオンエッチング（ＲＩ
Ｅ）によりＳｉＯ膜４を除去した後、ｎ−ＧａＡｓ層２
を異方性ドライエッチング，もしくはウェットエッチン
グにて所望の深さまで除去し、２段目リセス２ｂを形成
する。
スト５をマスクにして反応性イオンエッチング（ＲＩ
Ｅ）によりＳｉＯ膜４を除去した後、ｎ−ＧａＡｓ層２
を異方性ドライエッチング，もしくはウェットエッチン
グにて所望の深さまで除去し、２段目リセス２ｂを形成
する。
【０００４】次に図１１(d) に示すように、ＳｉＯ膜６
を積層し、異方性エッチングすることにより、図１１
(e) に示すようにリセスの側壁に額縁、いわゆるサイド
ウォール６を形成する。さらに図１１(f) に示すよう
に、ＷＳｉ７とＡｕ８をスパッタ法により順次堆積す
る。
を積層し、異方性エッチングすることにより、図１１
(e) に示すようにリセスの側壁に額縁、いわゆるサイド
ウォール６を形成する。さらに図１１(f) に示すよう
に、ＷＳｉ７とＡｕ８をスパッタ法により順次堆積す
る。
【０００５】次に図１１(g) に示すように、フォトレジ
スト（図示せず）をマスクにして、Ａｕ８をイオンミリ
ングにて、ＷＳｉ７をＣＦ4 とＯ2 の混合ガスを用いた
ＲＩＥにて順次エッチングする。この後、図１１(h) に
示すようにＳｉＯ膜４を除去する。最後に図１１(i) に
示すようにソース，ドレイン電極９を形成することによ
り半導体装置を形成することができる。
スト（図示せず）をマスクにして、Ａｕ８をイオンミリ
ングにて、ＷＳｉ７をＣＦ4 とＯ2 の混合ガスを用いた
ＲＩＥにて順次エッチングする。この後、図１１(h) に
示すようにＳｉＯ膜４を除去する。最後に図１１(i) に
示すようにソース，ドレイン電極９を形成することによ
り半導体装置を形成することができる。
【０００６】従来の製造方法では、以上のようにあらか
じめ１段目リセス２ａを形成した後に、再度パターニン
グを行い１段目リセス２ａ内に２段目リセス２ｂを形成
するようにしているため、２回マスク合わせを行う必要
があった。
じめ１段目リセス２ａを形成した後に、再度パターニン
グを行い１段目リセス２ａ内に２段目リセス２ｂを形成
するようにしているため、２回マスク合わせを行う必要
があった。
【０００７】
【発明が解決しようとする課題】従来の２段リセス型電
界効果トランジスタにおいては、１段目と２段目のリセ
スは以上のようにそれぞれ別のマスクを用いて形成する
ようにしているため、２回マスク合わせをする必要があ
り、マスクのアライメントのずれが生じ、１段目リセ
ス，２段目リセスのリセス間隔が設計値と異なり、バラ
ツキが生じるという問題点があった。
界効果トランジスタにおいては、１段目と２段目のリセ
スは以上のようにそれぞれ別のマスクを用いて形成する
ようにしているため、２回マスク合わせをする必要があ
り、マスクのアライメントのずれが生じ、１段目リセ
ス，２段目リセスのリセス間隔が設計値と異なり、バラ
ツキが生じるという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、１段目リセス，２段目リセスの
リセス間隔が制御性良く形成された、２段リセス構造を
有する電界効果トランジスタを得ることを目的としてお
り、さらにこの２段リセス型の電界効果トランジスタを
製造する方法を提供することを目的とする。
ためになされたもので、１段目リセス，２段目リセスの
リセス間隔が制御性良く形成された、２段リセス構造を
有する電界効果トランジスタを得ることを目的としてお
り、さらにこの２段リセス型の電界効果トランジスタを
製造する方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明（請求項１）に
かかる半導体装置の製造方法は、半絶縁性基板上に形成
した活性層領域上に第１の絶縁膜を堆積しその所望の２
つの領域を開口する工程と、上記２つの開口部を第２の
絶縁膜で埋めて平坦化する工程と、上記第１の絶縁膜の
上記２つの開口部間にある部分のみを除去する工程と、
上記第１の絶縁膜の上記で除去した部分を介して活性層
を所望量エッチングする工程と、上記活性層上の上記第
２の絶縁膜を除去する工程と、上記活性層を、上記第１
の絶縁膜，及び第２の絶縁膜の上記で除去した部分を介
してエッチングし、２段の凹部を形成する工程とを含む
ことを特徴とするものである。
かかる半導体装置の製造方法は、半絶縁性基板上に形成
した活性層領域上に第１の絶縁膜を堆積しその所望の２
つの領域を開口する工程と、上記２つの開口部を第２の
絶縁膜で埋めて平坦化する工程と、上記第１の絶縁膜の
上記２つの開口部間にある部分のみを除去する工程と、
上記第１の絶縁膜の上記で除去した部分を介して活性層
を所望量エッチングする工程と、上記活性層上の上記第
２の絶縁膜を除去する工程と、上記活性層を、上記第１
の絶縁膜，及び第２の絶縁膜の上記で除去した部分を介
してエッチングし、２段の凹部を形成する工程とを含む
ことを特徴とするものである。
【００１０】またこの発明（請求項２）にかかる半導体
装置の製造方法は、上記半導体装置の製造方法（請求項
１）において、上記第１の絶縁膜の２つの領域の開口
を、異なる幅を有するものとしたことを特徴とするもの
である。
装置の製造方法は、上記半導体装置の製造方法（請求項
１）において、上記第１の絶縁膜の２つの領域の開口
を、異なる幅を有するものとしたことを特徴とするもの
である。
【００１１】またこの発明（請求項３）にかかる半導体
装置の製造方法は、半絶縁性基板上に形成した活性層領
域上に第１の絶縁膜を堆積し、その所望の２つの領域を
開口する工程と、上記２つの開口部を第２の絶縁膜で埋
めて平坦化する工程と、上記第１の絶縁膜の上記２つの
開口部間にある部分のみを除去する工程と、上記第１の
絶縁膜の上記で除去した部分を介して活性層を所望量エ
ッチングする工程と、上記活性層上の上記第２の絶縁膜
の一方を除去する工程と、上記第１の絶縁膜，及び第２
の絶縁膜による開口を介して上記活性層を所望量エッチ
ングする工程と、上記活性層上の上記第２の絶縁膜の他
方を除去する工程と、上記第１の絶縁膜による開口を介
して上記活性層をエッチングし、２段の凹部を形成する
工程とを含み、上記半絶縁性基板上に形成した活性層領
域上に、その左右の一段凹部の深さが異なる２段リセス
をもつ半導体装置を製造することを特徴とするものであ
る。
装置の製造方法は、半絶縁性基板上に形成した活性層領
域上に第１の絶縁膜を堆積し、その所望の２つの領域を
開口する工程と、上記２つの開口部を第２の絶縁膜で埋
めて平坦化する工程と、上記第１の絶縁膜の上記２つの
開口部間にある部分のみを除去する工程と、上記第１の
絶縁膜の上記で除去した部分を介して活性層を所望量エ
ッチングする工程と、上記活性層上の上記第２の絶縁膜
の一方を除去する工程と、上記第１の絶縁膜，及び第２
の絶縁膜による開口を介して上記活性層を所望量エッチ
ングする工程と、上記活性層上の上記第２の絶縁膜の他
方を除去する工程と、上記第１の絶縁膜による開口を介
して上記活性層をエッチングし、２段の凹部を形成する
工程とを含み、上記半絶縁性基板上に形成した活性層領
域上に、その左右の一段凹部の深さが異なる２段リセス
をもつ半導体装置を製造することを特徴とするものであ
る。
【００１２】またこの発明（請求項４）にかかる半導体
装置の製造方法は、半絶縁性基板上に形成した活性層領
域上に第１の絶縁膜を堆積し、かつ該第１の絶縁膜上に
高融点金属，又は高融点シリサイドを堆積する工程と、
上記第１の絶縁膜，及び高融点金属又は高融点シリサイ
ドに、所望の２つの領域を開口する工程と、上記２つの
開口部を第２の絶縁膜で埋めて平坦化する工程と、上記
第１の絶縁膜の上記２つの開口部間にある部分のみを除
去する工程と、上記第１の絶縁膜の上記で除去した部分
を介して活性層を所望量エッチングする工程と、上記活
性層上の上記第２の絶縁膜を除去する工程と、上記活性
層を、上記第１の絶縁膜，及び第２の絶縁膜の上記で除
去した部分を介してエッチングし、２段の凹部を形成す
る工程とを含むことを特徴とするものである。
装置の製造方法は、半絶縁性基板上に形成した活性層領
域上に第１の絶縁膜を堆積し、かつ該第１の絶縁膜上に
高融点金属，又は高融点シリサイドを堆積する工程と、
上記第１の絶縁膜，及び高融点金属又は高融点シリサイ
ドに、所望の２つの領域を開口する工程と、上記２つの
開口部を第２の絶縁膜で埋めて平坦化する工程と、上記
第１の絶縁膜の上記２つの開口部間にある部分のみを除
去する工程と、上記第１の絶縁膜の上記で除去した部分
を介して活性層を所望量エッチングする工程と、上記活
性層上の上記第２の絶縁膜を除去する工程と、上記活性
層を、上記第１の絶縁膜，及び第２の絶縁膜の上記で除
去した部分を介してエッチングし、２段の凹部を形成す
る工程とを含むことを特徴とするものである。
【００１３】またこの発明（請求項５）にかかる半導体
装置の製造方法は、上記半導体装置の製造方法（請求項
１）において、第１の絶縁膜に設ける２つの開口を、並
列して２組設けるものである。
装置の製造方法は、上記半導体装置の製造方法（請求項
１）において、第１の絶縁膜に設ける２つの開口を、並
列して２組設けるものである。
【００１４】またこの発明（請求項６）にかかる半導体
装置の製造方法は、上記半導体装置の製造方法（請求項
１）において、第１の絶縁膜に２つの開口の大きさ，あ
るいはその比が異なるものを２組設けるものであり、そ
の左右の１段凹部の幅，あるいは深さの異なる２つの２
段リセスを有する半導体装置を製造することを特徴とす
るものである。
装置の製造方法は、上記半導体装置の製造方法（請求項
１）において、第１の絶縁膜に２つの開口の大きさ，あ
るいはその比が異なるものを２組設けるものであり、そ
の左右の１段凹部の幅，あるいは深さの異なる２つの２
段リセスを有する半導体装置を製造することを特徴とす
るものである。
【００１５】またこの発明（請求項７）にかかる半導体
装置の製造方法は、上記半導体装置の製造方法（請求項
１）において、第１の絶縁膜に設ける２つの開口の他
に、該第１の絶縁膜にもう１つの開口を設けた後、活性
層を上記第１の絶縁膜，及び第２の絶縁膜を除去した部
分を介してエッチングし、２段の凹部を形成する工程
で、これと同時に上記活性層を上記もう１つの開口部を
介してエッチングし、１段の凹部を形成するものであ
り、上記１段の凹部からなる１段リセスと上記２段の凹
部からなる２段リセスとを有する半導体装置を製造する
ことを特徴とするものである。
装置の製造方法は、上記半導体装置の製造方法（請求項
１）において、第１の絶縁膜に設ける２つの開口の他
に、該第１の絶縁膜にもう１つの開口を設けた後、活性
層を上記第１の絶縁膜，及び第２の絶縁膜を除去した部
分を介してエッチングし、２段の凹部を形成する工程
で、これと同時に上記活性層を上記もう１つの開口部を
介してエッチングし、１段の凹部を形成するものであ
り、上記１段の凹部からなる１段リセスと上記２段の凹
部からなる２段リセスとを有する半導体装置を製造する
ことを特徴とするものである。
【００１６】
【作用】この発明（請求項１）にかかる半導体装置の製
造方法においては、半絶縁性基板上に形成した活性層領
域上に、第１の絶縁膜を堆積しその所望の２つの領域を
開口し、上記２つの開口部を第２の絶縁膜で埋めて平坦
化し、上記第１の絶縁膜の，上記２つの開口部間にある
部分のみを除去し、上記第１の絶縁膜の上記で除去した
部分を介して活性層を所望量エッチングし、上記活性層
上の，上記第２の絶縁膜を除去し、上記活性層を，上記
第１の絶縁膜，及び第２の絶縁膜の上記で除去した部分
を介してエッチングし、２段の凹部を形成する構成とし
たので、あらかじめ形成した上記第１の絶縁膜，及び第
１，第２の絶縁膜よりなるパターンによりそれぞれ１段
目リセス，２段目リセスのリセス幅を決定できるため、
アライメントは１回で良く、かつリセスの位置，幅の制
御を容易に行うことができ、リセス幅の自由度を高いも
のとすることができる。
造方法においては、半絶縁性基板上に形成した活性層領
域上に、第１の絶縁膜を堆積しその所望の２つの領域を
開口し、上記２つの開口部を第２の絶縁膜で埋めて平坦
化し、上記第１の絶縁膜の，上記２つの開口部間にある
部分のみを除去し、上記第１の絶縁膜の上記で除去した
部分を介して活性層を所望量エッチングし、上記活性層
上の，上記第２の絶縁膜を除去し、上記活性層を，上記
第１の絶縁膜，及び第２の絶縁膜の上記で除去した部分
を介してエッチングし、２段の凹部を形成する構成とし
たので、あらかじめ形成した上記第１の絶縁膜，及び第
１，第２の絶縁膜よりなるパターンによりそれぞれ１段
目リセス，２段目リセスのリセス幅を決定できるため、
アライメントは１回で良く、かつリセスの位置，幅の制
御を容易に行うことができ、リセス幅の自由度を高いも
のとすることができる。
【００１７】またこの発明（請求項２）にかかる半導体
装置の製造方法においては、上記半導体装置の製造方法
（請求項１）において、上記第１の絶縁膜の２つの領域
の開口を、異なる幅を有するものとしたので、上記と同
様、１段目リセス，２段目リセスの位置，幅の制御を容
易に行うことができるとともに、１段目リセスの左右で
のリセス幅を各々異なる任意の寸法で形成することがで
きる。
装置の製造方法においては、上記半導体装置の製造方法
（請求項１）において、上記第１の絶縁膜の２つの領域
の開口を、異なる幅を有するものとしたので、上記と同
様、１段目リセス，２段目リセスの位置，幅の制御を容
易に行うことができるとともに、１段目リセスの左右で
のリセス幅を各々異なる任意の寸法で形成することがで
きる。
【００１８】またこの発明（請求項３）にかかる半導体
装置の製造方法においては、半絶縁性基板上に形成した
活性層領域上に、第１の絶縁膜を堆積しその所望の２つ
の領域を開口し、上記２つの開口部を第２の絶縁膜で埋
めて平坦化し、上記第１の絶縁膜の上記２つの開口部間
にある部分のみを除去し、上記第１の絶縁膜の上記で除
去した部分を介して活性層を所望量エッチングし、上記
活性層上の上記第２の絶縁膜の一方を除去し、上記第１
の絶縁膜，及び第２の絶縁膜による開口を介して上記活
性層を所望量エッチングし、上記活性層上の上記第２の
絶縁膜の他方を除去し、上記第１の絶縁膜による開口を
介して上記活性層をエッチングして、２段の凹部を形成
することにより、上記半絶縁性基板上に形成した活性層
領域上に、その左右の一段凹部の深さが異なる２段リセ
スをもつ半導体装置を製造することを特徴としたので、
上記と同様、１段目リセス，２段目リセスの位置，幅の
制御を容易に行うことができるとともに、１段目リセス
の左右でのリセス幅，リセス深さを各々異なる任意の寸
法で形成することができる。
装置の製造方法においては、半絶縁性基板上に形成した
活性層領域上に、第１の絶縁膜を堆積しその所望の２つ
の領域を開口し、上記２つの開口部を第２の絶縁膜で埋
めて平坦化し、上記第１の絶縁膜の上記２つの開口部間
にある部分のみを除去し、上記第１の絶縁膜の上記で除
去した部分を介して活性層を所望量エッチングし、上記
活性層上の上記第２の絶縁膜の一方を除去し、上記第１
の絶縁膜，及び第２の絶縁膜による開口を介して上記活
性層を所望量エッチングし、上記活性層上の上記第２の
絶縁膜の他方を除去し、上記第１の絶縁膜による開口を
介して上記活性層をエッチングして、２段の凹部を形成
することにより、上記半絶縁性基板上に形成した活性層
領域上に、その左右の一段凹部の深さが異なる２段リセ
スをもつ半導体装置を製造することを特徴としたので、
上記と同様、１段目リセス，２段目リセスの位置，幅の
制御を容易に行うことができるとともに、１段目リセス
の左右でのリセス幅，リセス深さを各々異なる任意の寸
法で形成することができる。
【００１９】またこの発明（請求項４）にかかる半導体
装置の製造方法においては、半絶縁性基板上に形成した
活性層領域上に、第１の絶縁膜を堆積し、かつ該第１の
絶縁膜上に高融点金属，又は高融点シリサイドを堆積
し、上記第１の絶縁膜，及び高融点金属又は高融点シリ
サイドに、所望の２つの領域を開口し、上記２つの開口
部を第２の絶縁膜で埋めて平坦化し、上記第１の絶縁膜
の上記２つの開口部間にある部分のみを除去し、上記第
１の絶縁膜の上記で除去した部分を介して活性層を所望
量エッチングし、上記活性層上の上記第２の絶縁膜を除
去し、上記活性層を上記第１の絶縁膜及び第２の絶縁膜
の上記で除去した部分を介してエッチングし、２段の凹
部を形成する構成としたので、上記高融点金属又は高融
点シリサイドを上記第１の絶縁膜上に形成したことによ
り、該第１の絶縁膜のスパッタ効果を抑制することがで
きて、第２の絶縁膜による平坦な埋め込みを行うことが
でき、これにより１段目リセス，２段目リセスを、その
位置の制御性良く形成することができる。
装置の製造方法においては、半絶縁性基板上に形成した
活性層領域上に、第１の絶縁膜を堆積し、かつ該第１の
絶縁膜上に高融点金属，又は高融点シリサイドを堆積
し、上記第１の絶縁膜，及び高融点金属又は高融点シリ
サイドに、所望の２つの領域を開口し、上記２つの開口
部を第２の絶縁膜で埋めて平坦化し、上記第１の絶縁膜
の上記２つの開口部間にある部分のみを除去し、上記第
１の絶縁膜の上記で除去した部分を介して活性層を所望
量エッチングし、上記活性層上の上記第２の絶縁膜を除
去し、上記活性層を上記第１の絶縁膜及び第２の絶縁膜
の上記で除去した部分を介してエッチングし、２段の凹
部を形成する構成としたので、上記高融点金属又は高融
点シリサイドを上記第１の絶縁膜上に形成したことによ
り、該第１の絶縁膜のスパッタ効果を抑制することがで
きて、第２の絶縁膜による平坦な埋め込みを行うことが
でき、これにより１段目リセス，２段目リセスを、その
位置の制御性良く形成することができる。
【００２０】またこの発明（請求項５）にかかる半導体
装置の製造方法においては、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に設ける２つの開
口を、並列して２組設けるものとしたので、あらかじめ
形成した上記第１の絶縁膜，及び第１，第２の絶縁膜よ
りなるパターンにより２組の２段リセスの相対位置を決
定できるため、アライメントは１回で良く、これにより
その相対位置の精度，制御性を良くした２組の２段リセ
スを、それぞれ任意の位置に、並列に形成することがで
きる。
装置の製造方法においては、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に設ける２つの開
口を、並列して２組設けるものとしたので、あらかじめ
形成した上記第１の絶縁膜，及び第１，第２の絶縁膜よ
りなるパターンにより２組の２段リセスの相対位置を決
定できるため、アライメントは１回で良く、これにより
その相対位置の精度，制御性を良くした２組の２段リセ
スを、それぞれ任意の位置に、並列に形成することがで
きる。
【００２１】またこの発明（請求項６）にかかる半導体
装置の製造方法においては、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に２つの開口の大
きさ，あるいはその比が異なるものを２組設けることに
より、その左右の１段凹部の幅，あるいは深さの異なる
２つの２段リセスを有する半導体装置を製造することを
特徴としたので、上記と同様、その相対位置の精度，制
御性を良くした２組の２段リセスを、それぞれ任意の位
置に、並列に形成することができるとともに、その２組
の２段リセスの左右の１段凹部の幅，あるいは深さを各
々異なる任意の寸法で形成することができる。
装置の製造方法においては、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に２つの開口の大
きさ，あるいはその比が異なるものを２組設けることに
より、その左右の１段凹部の幅，あるいは深さの異なる
２つの２段リセスを有する半導体装置を製造することを
特徴としたので、上記と同様、その相対位置の精度，制
御性を良くした２組の２段リセスを、それぞれ任意の位
置に、並列に形成することができるとともに、その２組
の２段リセスの左右の１段凹部の幅，あるいは深さを各
々異なる任意の寸法で形成することができる。
【００２２】またこの発明（請求項７）にかかる半導体
装置の製造方法においては、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に設ける２つの開
口の他に、該第１の絶縁膜にもう１つの開口を設けた
後、活性層を上記第１の絶縁膜，及び第２の絶縁膜を除
去した部分を介してエッチングし、２段の凹部を形成す
る工程で、これと同時に上記活性層を上記もう１つの開
口部を介してエッチングし、１段の凹部を形成すること
により、上記１段の凹部からなる１段リセスと上記２段
の凹部からなる２段リセスとを有する半導体装置を製造
することを特徴としたので、あらかじめ形成した上記第
１の絶縁膜，及び第１，第２の絶縁膜よりなるパターン
により２段リセスと１段リセスとの相対位置を決定でき
るため、アライメントは１回で良く、これによりその相
対位置の精度，制御性を良くした２段リセスと１段リセ
スとを、それぞれ任意の位置に、並列に形成することが
できる。
装置の製造方法においては、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に設ける２つの開
口の他に、該第１の絶縁膜にもう１つの開口を設けた
後、活性層を上記第１の絶縁膜，及び第２の絶縁膜を除
去した部分を介してエッチングし、２段の凹部を形成す
る工程で、これと同時に上記活性層を上記もう１つの開
口部を介してエッチングし、１段の凹部を形成すること
により、上記１段の凹部からなる１段リセスと上記２段
の凹部からなる２段リセスとを有する半導体装置を製造
することを特徴としたので、あらかじめ形成した上記第
１の絶縁膜，及び第１，第２の絶縁膜よりなるパターン
により２段リセスと１段リセスとの相対位置を決定でき
るため、アライメントは１回で良く、これによりその相
対位置の精度，制御性を良くした２段リセスと１段リセ
スとを、それぞれ任意の位置に、並列に形成することが
できる。
【００２３】
実施例１．図１(a) 〜(h) ，及び図２(a) 〜(d) は、こ
の発明の第１の実施例による電界効果トランジスタの製
造方法を工程順に示すものであり、以下これらの図を参
照して、本実施例１の製造方法について説明する。
の発明の第１の実施例による電界効果トランジスタの製
造方法を工程順に示すものであり、以下これらの図を参
照して、本実施例１の製造方法について説明する。
【００２４】まず、図１(a) において、半絶縁性ＧａＡ
ｓ基板１上にエピタキシャル成長法により、例えば濃度
３．０Ｅ１７ｃｍ-3、厚さ３０００オングストロームの
ｎ−ＧａＡｓ層２を形成し、電界効果トランジスタ部以
外のｎ−ＧａＡｓ層をエッチングにて除去（図示せず）
し、もしくはイオン注入により絶縁化（図示せず）する
ことにより、活性層２を形成する。なお、図中では活性
層領域のみを示している。
ｓ基板１上にエピタキシャル成長法により、例えば濃度
３．０Ｅ１７ｃｍ-3、厚さ３０００オングストロームの
ｎ−ＧａＡｓ層２を形成し、電界効果トランジスタ部以
外のｎ−ＧａＡｓ層をエッチングにて除去（図示せず）
し、もしくはイオン注入により絶縁化（図示せず）する
ことにより、活性層２を形成する。なお、図中では活性
層領域のみを示している。
【００２５】次に図１(b) に示すように、半絶縁性Ｇａ
Ａｓ基板１上の活性層２上に、ｐ−ＣＶＤ法（プラズマ
ＣＶＤ法）により第１の絶縁膜であるＳｉＮ膜３を例え
ば２μｍ堆積し、このレジスト５を、リセス幅を決定す
る間隔に、即ち、中央のレジスト５−１の幅が、後述す
る狭いリセスＲｎのリセス幅を決定する間隔となり、図
１(b) の中央のレジスト５−１と、その両側の開口５
ａ，５ｂとを含む幅が、後述する幅の広いリセスＲｗの
リセス幅を決定する間隔となるように、パターニングす
る。そしてその後、パターニングしたレジスト５をマス
クとして、上記ＳｉＮ膜３に対しＳＦ6 を用いたＲＩＥ
（異方性反応性イオンエッチング）を行うことにより、
図１(c) に示すように、開口３ａ，３ｂを形成し、残っ
たＳｉＮ膜３−１，３−２，３−３をダミーパターンと
する。
Ａｓ基板１上の活性層２上に、ｐ−ＣＶＤ法（プラズマ
ＣＶＤ法）により第１の絶縁膜であるＳｉＮ膜３を例え
ば２μｍ堆積し、このレジスト５を、リセス幅を決定す
る間隔に、即ち、中央のレジスト５−１の幅が、後述す
る狭いリセスＲｎのリセス幅を決定する間隔となり、図
１(b) の中央のレジスト５−１と、その両側の開口５
ａ，５ｂとを含む幅が、後述する幅の広いリセスＲｗの
リセス幅を決定する間隔となるように、パターニングす
る。そしてその後、パターニングしたレジスト５をマス
クとして、上記ＳｉＮ膜３に対しＳＦ6 を用いたＲＩＥ
（異方性反応性イオンエッチング）を行うことにより、
図１(c) に示すように、開口３ａ，３ｂを形成し、残っ
たＳｉＮ膜３−１，３−２，３−３をダミーパターンと
する。
【００２６】次に図１(d) に示すように、ＥＣＲ−ＣＶ
Ｄ法（Electron Cyclotron Resonance−ＣＶＤ法），あ
るいはｐ−ＣＶＤ法により、第２の絶縁膜であるＳｉＯ
膜４を堆積することにより、上記ＳｉＮ膜３−１と３−
２間，３−２と３−３間の上記開口３ａ，３ｂに絶縁膜
４−１，４−２を埋め、上記ＳｉＮ膜の平坦化を行う。
Ｄ法（Electron Cyclotron Resonance−ＣＶＤ法），あ
るいはｐ−ＣＶＤ法により、第２の絶縁膜であるＳｉＯ
膜４を堆積することにより、上記ＳｉＮ膜３−１と３−
２間，３−２と３−３間の上記開口３ａ，３ｂに絶縁膜
４−１，４−２を埋め、上記ＳｉＮ膜の平坦化を行う。
【００２７】次に図１(e) に示すように、２段目リセス
部のエッチング用の開口を形成するダミーパターンであ
る，中央のＳｉＮ膜３−２を残し、リセス部以外のＳｉ
Ｎ膜３−１，３−３を覆うようにレジスト５をパターニ
ング形成する。
部のエッチング用の開口を形成するダミーパターンであ
る，中央のＳｉＮ膜３−２を残し、リセス部以外のＳｉ
Ｎ膜３−１，３−３を覆うようにレジスト５をパターニ
ング形成する。
【００２８】次に図１(f) に示すように、上記２段目リ
セス部のエッチング用の開口を形成するダミーパターン
である，中央のＳｉＮ膜３−２を、ＳＦ6 を用いたＲＩ
Ｅ（異方性反応性イオンエッチング）により除去した
後、その除去したのちの開口を介してｎ−ＧａＡｓ層２
を、ＣＦ3 とＯ2 の混合ガスを用いた異方性ドライエッ
チング，もしくは酒石酸を用いたウェットエッチングに
て所望の深さまでエッチングすると、後述する，２段目
リセス部である、幅の狭い，深さの深いリセスＲｎ，を
形成するための，深さの浅い予備リセスＲｐを形成する
ことができる。
セス部のエッチング用の開口を形成するダミーパターン
である，中央のＳｉＮ膜３−２を、ＳＦ6 を用いたＲＩ
Ｅ（異方性反応性イオンエッチング）により除去した
後、その除去したのちの開口を介してｎ−ＧａＡｓ層２
を、ＣＦ3 とＯ2 の混合ガスを用いた異方性ドライエッ
チング，もしくは酒石酸を用いたウェットエッチングに
て所望の深さまでエッチングすると、後述する，２段目
リセス部である、幅の狭い，深さの深いリセスＲｎ，を
形成するための，深さの浅い予備リセスＲｐを形成する
ことができる。
【００２９】次に、図１(g) に示すように、上記レジス
ト５を除去し、さらにＢＨＦ（バッファードフッ酸）水
溶液にて上記除去されたＳｉＯ膜３−２の両側に位置し
ていたＳｉＯ膜４を除去し、その後、さらにＣＦ3 とＯ
2 の混合ガスを用いた異方性ドライエッチング，もしく
は酒石酸を用いたウェットエッチングにより、上記ｎ−
ＧａＡｓ層２を、所望の深さ分エッチングすると、幅の
狭いリセスＲｎ（例えば幅０．８μｍ、深さ２０００オ
ングストローム）と、幅の広いリセスＲｗ（例えば幅
１．３μｍ、深さ１１００オングストローム）とからな
る２段リセスを得ることができる。
ト５を除去し、さらにＢＨＦ（バッファードフッ酸）水
溶液にて上記除去されたＳｉＯ膜３−２の両側に位置し
ていたＳｉＯ膜４を除去し、その後、さらにＣＦ3 とＯ
2 の混合ガスを用いた異方性ドライエッチング，もしく
は酒石酸を用いたウェットエッチングにより、上記ｎ−
ＧａＡｓ層２を、所望の深さ分エッチングすると、幅の
狭いリセスＲｎ（例えば幅０．８μｍ、深さ２０００オ
ングストローム）と、幅の広いリセスＲｗ（例えば幅
１．３μｍ、深さ１１００オングストローム）とからな
る２段リセスを得ることができる。
【００３０】次にＳｉＯ膜６を積層し、ＣＦ3 とＯ2 の
混合ガスを用いた異方性エッチングを行うことにより、
図１(h) に示すように、リセスの側壁に額縁、いわゆる
サイドウォール６を形成する。
混合ガスを用いた異方性エッチングを行うことにより、
図１(h) に示すように、リセスの側壁に額縁、いわゆる
サイドウォール６を形成する。
【００３１】その後、図２(a）に示すように、ＷＳｉ７
（例えば厚み２０００オングストローム）とＡｕ８（例
えば厚み４０００オングストローム）を、スパッタ法に
より順次堆積する。
（例えば厚み２０００オングストローム）とＡｕ８（例
えば厚み４０００オングストローム）を、スパッタ法に
より順次堆積する。
【００３２】次に、図２(b) に示すように、フォトレジ
スト（図示せず）をマスクにして、Ａｕ８をイオンミリ
ングにて、ＷＳｉ７をＣＦ4 とＯ2 の混合ガスを用いた
ＲＩＥにて順次エッチングし、例えば幅０．５μｍのゲ
ート電極を形成する。この後、図２(c) に示すように上
記ＳｉＯ膜４，ＳｉＮ層３，及びサイドウォール６を除
去する。最後に図２(d) に示すようにソース，ドレイン
電極９を形成することにより、半導体装置を完成するこ
とができる。
スト（図示せず）をマスクにして、Ａｕ８をイオンミリ
ングにて、ＷＳｉ７をＣＦ4 とＯ2 の混合ガスを用いた
ＲＩＥにて順次エッチングし、例えば幅０．５μｍのゲ
ート電極を形成する。この後、図２(c) に示すように上
記ＳｉＯ膜４，ＳｉＮ層３，及びサイドウォール６を除
去する。最後に図２(d) に示すようにソース，ドレイン
電極９を形成することにより、半導体装置を完成するこ
とができる。
【００３３】このような本実施例１においては、半絶縁
性基板１上に形成した活性層２上に、第１の絶縁膜より
なるダミーパターン３−２と、これを挟むように位置す
る第２の絶縁膜よりなるダミーパターン４とを設け、第
１の絶縁膜よりなるダミーパターン３−２を除去したの
ちの開口を介して、上記活性層２をエッチングすること
により、幅の狭い，深さの深いリセスＲｎを形成するた
めの予備リセスＲｐを形成し、該第１の絶縁膜よりなる
ダミーパターン３−２を除去した開口に、さらに第２の
絶縁膜よりなるダミーパターン４−１，４−２を除去し
て形成される開口を加えてなる開口を介して、さらに上
記活性層２をエッチングすることにより、幅の狭い，深
さの深い２段目リセスＲｎと、該リセスＲｎの左右側部
にまで広がった，幅の広い，深さの浅い１段目リセスＲ
ｗとを有する２段リセスを形成することができる。そし
て、この際、該両リセスＲｎ，Ｒｗの相対位置は上記第
１，第２の絶縁膜３−２，４−１，４−２の大きさ，こ
の場合、図１，図２におけるそれらの横幅によって一意
的に決定することができ、従って該両リセスをその位
置，及び幅を精度，制御性良く形成することができ、そ
の結果、リセス形状の制御性を良くした２段リセス型電
界効果トランジスタを得ることができる。従ってこれに
より、動作特性の良い電界効果トランジスタを得ること
ができる効果がある。
性基板１上に形成した活性層２上に、第１の絶縁膜より
なるダミーパターン３−２と、これを挟むように位置す
る第２の絶縁膜よりなるダミーパターン４とを設け、第
１の絶縁膜よりなるダミーパターン３−２を除去したの
ちの開口を介して、上記活性層２をエッチングすること
により、幅の狭い，深さの深いリセスＲｎを形成するた
めの予備リセスＲｐを形成し、該第１の絶縁膜よりなる
ダミーパターン３−２を除去した開口に、さらに第２の
絶縁膜よりなるダミーパターン４−１，４−２を除去し
て形成される開口を加えてなる開口を介して、さらに上
記活性層２をエッチングすることにより、幅の狭い，深
さの深い２段目リセスＲｎと、該リセスＲｎの左右側部
にまで広がった，幅の広い，深さの浅い１段目リセスＲ
ｗとを有する２段リセスを形成することができる。そし
て、この際、該両リセスＲｎ，Ｒｗの相対位置は上記第
１，第２の絶縁膜３−２，４−１，４−２の大きさ，こ
の場合、図１，図２におけるそれらの横幅によって一意
的に決定することができ、従って該両リセスをその位
置，及び幅を精度，制御性良く形成することができ、そ
の結果、リセス形状の制御性を良くした２段リセス型電
界効果トランジスタを得ることができる。従ってこれに
より、動作特性の良い電界効果トランジスタを得ること
ができる効果がある。
【００３４】実施例２．図３(a) 〜(c) は、この発明の
第２の実施例による電界効果トランジスタの製造方法を
説明するための図であり、以下この図を参照して、本実
施例２の製造方法について説明する。
第２の実施例による電界効果トランジスタの製造方法を
説明するための図であり、以下この図を参照して、本実
施例２の製造方法について説明する。
【００３５】本実施例２においては、上記実施例１にお
いて、両開口３ａ，３ｂの開口幅を、図３(a) に示すよ
うに、両者で異なるものとし、例えば開口３ａは１．５
μｍ，開口３ｂは１μｍ，としたものであり、このよう
にすることにより、図１(g)に相当する図３(b) の工程
断面図に示されるように、ゲート部両端のリセス幅を、
各々０．２μｍと、０．６μｍ，としたものである。
いて、両開口３ａ，３ｂの開口幅を、図３(a) に示すよ
うに、両者で異なるものとし、例えば開口３ａは１．５
μｍ，開口３ｂは１μｍ，としたものであり、このよう
にすることにより、図１(g)に相当する図３(b) の工程
断面図に示されるように、ゲート部両端のリセス幅を、
各々０．２μｍと、０．６μｍ，としたものである。
【００３６】以下は、上記実施例１と同様のプロセス
（図２(a) 〜２(d) ）を行うことにより、左右両側のリ
セス幅の異なる図３(b) に示す２段リセス構造を得るこ
とができ、その後、サイドウォール６を形成した後（図
３(c) ）、ゲート電極，ソース，ドレイン電極を形成
し、半導体装置を完成することができる。
（図２(a) 〜２(d) ）を行うことにより、左右両側のリ
セス幅の異なる図３(b) に示す２段リセス構造を得るこ
とができ、その後、サイドウォール６を形成した後（図
３(c) ）、ゲート電極，ソース，ドレイン電極を形成
し、半導体装置を完成することができる。
【００３７】このような本実施例２では、図３(a) に示
すように、第１の絶縁膜よりなるダミーパターン３−
１，３−２，３−３を、その左右の開口３ａ，３ｂの幅
が異なるように形成しているので、１段目リセスを、２
段目リセスに対し、左右非対称の任意の位置に、任意の
リセス幅でもって形成することができ、しかもその際、
位置，及び幅を精度，制御性良く形成することができ、
その結果、リセス形状の制御性を良くした２段リセス型
電界効果トランジスタを得ることができる。従ってこれ
により、ゲ−ト・ドレイン距離がゲート・ソース間距離
より大きく、これによりドレイン耐圧を向上することの
できる電界効果トランジスタを得ることができる効果が
ある。
すように、第１の絶縁膜よりなるダミーパターン３−
１，３−２，３−３を、その左右の開口３ａ，３ｂの幅
が異なるように形成しているので、１段目リセスを、２
段目リセスに対し、左右非対称の任意の位置に、任意の
リセス幅でもって形成することができ、しかもその際、
位置，及び幅を精度，制御性良く形成することができ、
その結果、リセス形状の制御性を良くした２段リセス型
電界効果トランジスタを得ることができる。従ってこれ
により、ゲ−ト・ドレイン距離がゲート・ソース間距離
より大きく、これによりドレイン耐圧を向上することの
できる電界効果トランジスタを得ることができる効果が
ある。
【００３８】実施例３．図４(a) 〜(g) は、この発明の
第３の実施例による電界効果トランジスタの製造方法を
説明するための図であり、以下この図を参照して、本実
施例３の製造方法について説明する。
第３の実施例による電界効果トランジスタの製造方法を
説明するための図であり、以下この図を参照して、本実
施例３の製造方法について説明する。
【００３９】本実施例３においては、図４(a) から図４
(d) までは上記実施例１の図１(a)から図１(f) までの
工程と同じであり、本実施例３は、図４(d) （図１(f)
に相当）において、ＳｉＮ膜３−２を除去した後、ｎ−
ＧａＡｓ層２を所望の深さまでエッチング除去したの
ち、以下の工程を行うものである。
(d) までは上記実施例１の図１(a)から図１(f) までの
工程と同じであり、本実施例３は、図４(d) （図１(f)
に相当）において、ＳｉＮ膜３−２を除去した後、ｎ−
ＧａＡｓ層２を所望の深さまでエッチング除去したの
ち、以下の工程を行うものである。
【００４０】次に片側のＳｉＯ膜４−２をレジストで覆
った後、もう一方のＳｉＯ膜４−１をＢＨＦ水溶液にて
除去し、図４(e) に示すようにｎ−ＧａＡｓ層２をＣＨ
Ｆ3とＯ2 の混合ガスを用いた異方性ドライエッチン
グ，もしくは酒石酸を用いたウェットエッチングにて所
望の深さまで除去し、レジストを除去した後、ＢＨＦ水
溶液にて残りのＳｉＯ膜４−２を除去した後、図４(f)
に示すようにＣＨＦ3 とＯ2 の混合ガスを用いた異方性
エッチング，もしくは酒石酸を用いたウェットエッチン
グにて所望の深さまで除去し、段差の異なる図４(g) に
示す２段リセス構造を得ることができる。
った後、もう一方のＳｉＯ膜４−１をＢＨＦ水溶液にて
除去し、図４(e) に示すようにｎ−ＧａＡｓ層２をＣＨ
Ｆ3とＯ2 の混合ガスを用いた異方性ドライエッチン
グ，もしくは酒石酸を用いたウェットエッチングにて所
望の深さまで除去し、レジストを除去した後、ＢＨＦ水
溶液にて残りのＳｉＯ膜４−２を除去した後、図４(f)
に示すようにＣＨＦ3 とＯ2 の混合ガスを用いた異方性
エッチング，もしくは酒石酸を用いたウェットエッチン
グにて所望の深さまで除去し、段差の異なる図４(g) に
示す２段リセス構造を得ることができる。
【００４１】以下は、図４(g) に示すように、サイドウ
ォール６を形成した後、上記実施例１と同様の図２(a)
〜２(d) のプロセスを行うことにより、ゲート電極，ソ
ース，ドレイン電極を形成し、半導体装置を完成するこ
とができる。
ォール６を形成した後、上記実施例１と同様の図２(a)
〜２(d) のプロセスを行うことにより、ゲート電極，ソ
ース，ドレイン電極を形成し、半導体装置を完成するこ
とができる。
【００４２】このような本実施例３では、半絶縁性基板
１上に形成した活性層２上に、第１の絶縁膜よりなるダ
ミーパターン３−２と、これを挟むように位置する第２
の絶縁膜よりなるダミーパターン４とを設け、第１の絶
縁膜よりなるダミーパターン３−２を除去したのちの開
口を介して、上記活性層２をエッチングすることによ
り、幅の狭い，深さの深いリセスＲｎを形成するための
予備リセスＲｐを形成し、その次に、上記絶縁膜ダミー
パターン３−２を除去した開口に、絶縁膜ダミーパター
ン４−１を除去して形成される開口のみを加えてなる開
口を介して上記活性層２をさらにエッチングし、さら
に、この開口に絶縁膜ダミーパターン４−１に対応する
開口を加えた開口を介して、上記活性層２をエッチング
することにより、幅の狭い，深さの深い２段目リセスＲ
ｎと、該リセスＲｎの左右側部での，深さの異なる１段
目リセスＲｗｌ，Ｒｗｒとを有する２段リセスを形成す
ることができる。そして、この際、該両リセスＲｎ，Ｒ
ｗｌ，Ｒｗｒの相対位置は上記第１，第２の絶縁膜３−
２，４−１，４−２の大きさ，この場合、図１，図２に
おけるそれらの横幅によって一意的に決定することがで
き、従って該両リセスをその位置，及び幅を精度，制御
性良く形成することができ、その結果、リセス形状の制
御性を良くした、２段リセス型電界効果トランジスタを
得ることができる。従ってこれにより、動作特性の良い
電界効果トランジスタを得ることができる効果がある。
１上に形成した活性層２上に、第１の絶縁膜よりなるダ
ミーパターン３−２と、これを挟むように位置する第２
の絶縁膜よりなるダミーパターン４とを設け、第１の絶
縁膜よりなるダミーパターン３−２を除去したのちの開
口を介して、上記活性層２をエッチングすることによ
り、幅の狭い，深さの深いリセスＲｎを形成するための
予備リセスＲｐを形成し、その次に、上記絶縁膜ダミー
パターン３−２を除去した開口に、絶縁膜ダミーパター
ン４−１を除去して形成される開口のみを加えてなる開
口を介して上記活性層２をさらにエッチングし、さら
に、この開口に絶縁膜ダミーパターン４−１に対応する
開口を加えた開口を介して、上記活性層２をエッチング
することにより、幅の狭い，深さの深い２段目リセスＲ
ｎと、該リセスＲｎの左右側部での，深さの異なる１段
目リセスＲｗｌ，Ｒｗｒとを有する２段リセスを形成す
ることができる。そして、この際、該両リセスＲｎ，Ｒ
ｗｌ，Ｒｗｒの相対位置は上記第１，第２の絶縁膜３−
２，４−１，４−２の大きさ，この場合、図１，図２に
おけるそれらの横幅によって一意的に決定することがで
き、従って該両リセスをその位置，及び幅を精度，制御
性良く形成することができ、その結果、リセス形状の制
御性を良くした、２段リセス型電界効果トランジスタを
得ることができる。従ってこれにより、動作特性の良い
電界効果トランジスタを得ることができる効果がある。
【００４３】実施例４．図５，図６はこの発明の第４の
実施例による電界効果トランジスタの製造方法を説明す
るための図である。上記実施例１においては、図１(d)
に示すように、ＥＣＲ−ＣＶＤ法（Electron Cyclotron
Resonance−ＣＶＤ法），あるいはｐ−ＣＶＤ法によ
り、第２の絶縁膜であるＳｉＯ膜４を堆積し、平坦化す
る際に、図５に示すように、スパッタ効果により上記Ｓ
ｉＮ膜３のエッジが削られることとなり、該絶縁膜ダミ
ーパターンを用いて形成するリセスの位置，及び寸法精
度を低下させることとなるという問題点があった。
実施例による電界効果トランジスタの製造方法を説明す
るための図である。上記実施例１においては、図１(d)
に示すように、ＥＣＲ−ＣＶＤ法（Electron Cyclotron
Resonance−ＣＶＤ法），あるいはｐ−ＣＶＤ法によ
り、第２の絶縁膜であるＳｉＯ膜４を堆積し、平坦化す
る際に、図５に示すように、スパッタ効果により上記Ｓ
ｉＮ膜３のエッジが削られることとなり、該絶縁膜ダミ
ーパターンを用いて形成するリセスの位置，及び寸法精
度を低下させることとなるという問題点があった。
【００４４】本実施例４は、このスパッタ効果によりＳ
ｉＮ膜３のエッジが削られるという問題を解決するため
に、半絶縁性ＧａＡｓ基板１上の活性層２上に、ｐ−Ｃ
ＶＤ法によりＳｉＮ膜３を２μｍ堆積したのち、図６に
示すように、該ＳｉＮ膜３の上層に、Ｗ，Ａｌ等の高融
点金属１８を例えば２μｍあらかじめ蒸着した後、ＥＣ
Ｒ法，ｐ−ＣＶＤ法によりＳｉＯ膜４を形成し、平坦化
を行うようにしたものである。これにより、本実施例４
によれば、上記スパッタ効果によるＳｉＮ膜３のエッジ
が削られることを解消することができ、該絶縁膜ダミー
パターンを用いて形成するリセスの位置，及び寸法精度
の低下を防止して、制御性の良いリセス形状を有する半
導体装置を得ることができる効果がある。
ｉＮ膜３のエッジが削られるという問題を解決するため
に、半絶縁性ＧａＡｓ基板１上の活性層２上に、ｐ−Ｃ
ＶＤ法によりＳｉＮ膜３を２μｍ堆積したのち、図６に
示すように、該ＳｉＮ膜３の上層に、Ｗ，Ａｌ等の高融
点金属１８を例えば２μｍあらかじめ蒸着した後、ＥＣ
Ｒ法，ｐ−ＣＶＤ法によりＳｉＯ膜４を形成し、平坦化
を行うようにしたものである。これにより、本実施例４
によれば、上記スパッタ効果によるＳｉＮ膜３のエッジ
が削られることを解消することができ、該絶縁膜ダミー
パターンを用いて形成するリセスの位置，及び寸法精度
の低下を防止して、制御性の良いリセス形状を有する半
導体装置を得ることができる効果がある。
【００４５】実施例５．図７(a) 〜(d) は、この発明の
第５の実施例による電界効果トランジスタの製造方法を
説明するための図であり、上記実施例１において、図７
(a) に示すように１組の２つの開口３ａ，３ｂと、他の
１組の２つの開口３ｃ，３ｄとを、それぞれ任意の位置
に並列して設けるようにしたものである。
第５の実施例による電界効果トランジスタの製造方法を
説明するための図であり、上記実施例１において、図７
(a) に示すように１組の２つの開口３ａ，３ｂと、他の
１組の２つの開口３ｃ，３ｄとを、それぞれ任意の位置
に並列して設けるようにしたものである。
【００４６】以下この図を参照して、本実施例５の製造
方法について説明する。まず上記実施例１と同様にし
て、ＧａＡｓ基板１上に活性層２を形成した後、活性層
２上の２箇所に実施例１と同様のプロセス（図１(b) 〜
１(c) ）を行うことによって、２組の開口３ａ，３ｂと
３ｃ，３ｄとを、それぞれ任意の位置に並列して設ける
（図７(a) ）。
方法について説明する。まず上記実施例１と同様にし
て、ＧａＡｓ基板１上に活性層２を形成した後、活性層
２上の２箇所に実施例１と同様のプロセス（図１(b) 〜
１(c) ）を行うことによって、２組の開口３ａ，３ｂと
３ｃ，３ｄとを、それぞれ任意の位置に並列して設ける
（図７(a) ）。
【００４７】次に上記実施例１と同様のプロセス（図１
(d) 〜１(g) ）を上記２組の２つの開口３ａ，３ｂと３
ｃ，３ｄ各々に行うことによって、図１(g) に相当する
図７(b) の工程断面図に示されるように、２組の２段リ
セスを、それぞれ任意の位置に、並列に形成することが
できる。
(d) 〜１(g) ）を上記２組の２つの開口３ａ，３ｂと３
ｃ，３ｄ各々に行うことによって、図１(g) に相当する
図７(b) の工程断面図に示されるように、２組の２段リ
セスを、それぞれ任意の位置に、並列に形成することが
できる。
【００４８】その後、さらに上記実施例１と同様のプロ
セス（図１(h) ，図２(a) 〜２(d)）を上記２組の２段
リセス各々に行うことによって、上記２組の２段リセス
各々にサイドウォール６を形成した後（図７(c) ）、上
記２組の２段リセス各々にＡｕ８とＷＳｉ７とからなる
ゲート電極を形成し、サイドウォール６を除去した後、
上記２組の２段リセス両方を挟む位置にソース，ドレイ
ン電極９を形成し、２組の２段リセス構造を有するデュ
アルゲート構造の半導体装置を完成する（図７(d) ）。
セス（図１(h) ，図２(a) 〜２(d)）を上記２組の２段
リセス各々に行うことによって、上記２組の２段リセス
各々にサイドウォール６を形成した後（図７(c) ）、上
記２組の２段リセス各々にＡｕ８とＷＳｉ７とからなる
ゲート電極を形成し、サイドウォール６を除去した後、
上記２組の２段リセス両方を挟む位置にソース，ドレイ
ン電極９を形成し、２組の２段リセス構造を有するデュ
アルゲート構造の半導体装置を完成する（図７(d) ）。
【００４９】このような本実施例５においては、上記実
施例１の方法により形成される，その位置，及び幅の精
度，制御性の良い２段リセスを、２組有するデュアルゲ
ート構造の電界効果トランジスタを得ることができ、し
かもこの際，同一の第１の絶縁膜３によるマスクを用い
ていることにより、その２組の２段リセスの相対位置精
度の良いものを得ることができる。従ってこれにより、
動作特性の良い２組の２段リセスを有するデュアルゲー
ト構造の電界効果トランジスタを得ることができる効果
がある。
施例１の方法により形成される，その位置，及び幅の精
度，制御性の良い２段リセスを、２組有するデュアルゲ
ート構造の電界効果トランジスタを得ることができ、し
かもこの際，同一の第１の絶縁膜３によるマスクを用い
ていることにより、その２組の２段リセスの相対位置精
度の良いものを得ることができる。従ってこれにより、
動作特性の良い２組の２段リセスを有するデュアルゲー
ト構造の電界効果トランジスタを得ることができる効果
がある。
【００５０】実施例６．図８(a) 〜(d) は、この発明の
第６の実施例による電界効果トランジスタの製造方法を
説明するための図であり、上記実施例１において、図８
(a) に示すように１組の２つの開口３ａ，３ｂと、他の
１組の２つの開口３ｃ，３ｄとを、それぞれ任意の位置
に並列して設け、さらに開口３ａ，３ｂの開口幅の比と
開口３ｃ，３ｄの開口幅の比とが異なるようにするか、
あるいは、その２組の開口の開口幅の比が同じであって
も、開口３ａと開口３ｃの開口幅の大きさが異なり、従
って開口３ｂと開口３ｄの開口幅の大きさも異なるよう
にしたものである。
第６の実施例による電界効果トランジスタの製造方法を
説明するための図であり、上記実施例１において、図８
(a) に示すように１組の２つの開口３ａ，３ｂと、他の
１組の２つの開口３ｃ，３ｄとを、それぞれ任意の位置
に並列して設け、さらに開口３ａ，３ｂの開口幅の比と
開口３ｃ，３ｄの開口幅の比とが異なるようにするか、
あるいは、その２組の開口の開口幅の比が同じであって
も、開口３ａと開口３ｃの開口幅の大きさが異なり、従
って開口３ｂと開口３ｄの開口幅の大きさも異なるよう
にしたものである。
【００５１】以下この図を参照して、本実施例６の製造
方法について説明する。まず上記実施例１と同様にし
て、ＧａＡｓ基板１上に活性層２を形成した後、活性層
２上の２箇所に実施例１と同様のプロセス（図１(b) 〜
１(c) ）を行うことによって、２組の開口３ａ，３ｂと
３ｃ，３ｄとを、それぞれ任意の位置に並列して設ける
（図８(a) ）。
方法について説明する。まず上記実施例１と同様にし
て、ＧａＡｓ基板１上に活性層２を形成した後、活性層
２上の２箇所に実施例１と同様のプロセス（図１(b) 〜
１(c) ）を行うことによって、２組の開口３ａ，３ｂと
３ｃ，３ｄとを、それぞれ任意の位置に並列して設ける
（図８(a) ）。
【００５２】このとき、開口３ａ，３ｂの開口幅の比と
開口３ｃ，３ｄの開口幅の比とが異なるようにするか、
あるいは、その２組の開口の開口幅の比が同じであって
も、開口３ａと開口３ｃの開口幅の大きさが異なり、従
って開口３ｂと開口３ｄの開口幅の大きさも異なるよう
にする。
開口３ｃ，３ｄの開口幅の比とが異なるようにするか、
あるいは、その２組の開口の開口幅の比が同じであって
も、開口３ａと開口３ｃの開口幅の大きさが異なり、従
って開口３ｂと開口３ｄの開口幅の大きさも異なるよう
にする。
【００５３】次に上記実施例１と同様のプロセス（図１
(d) 〜１(g) ）を上記２組の２つの開口３ａ，３ｂと３
ｃ，３ｄ各々に行うことによって、図１(g) に相当する
図８(b) の工程断面図に示されるように、その左右の１
段凹部の幅，あるいは深さの異なる２組の２段リセス
を、それぞれ任意の位置に、並列に形成することができ
る。
(d) 〜１(g) ）を上記２組の２つの開口３ａ，３ｂと３
ｃ，３ｄ各々に行うことによって、図１(g) に相当する
図８(b) の工程断面図に示されるように、その左右の１
段凹部の幅，あるいは深さの異なる２組の２段リセス
を、それぞれ任意の位置に、並列に形成することができ
る。
【００５４】その後、さらに上記実施例１と同様のプロ
セス（図１(h) ，図２(a) 〜２(d)）を上記異なる形状
の２組の２段リセス各々に行うことによって、上記２組
の２段リセス各々にサイドウォール６を形成した後（図
８(c) ）、上記２組の２段リセス各々にＡｕ８とＷＳｉ
７とからなるゲート電極を形成し、サイドウォール６を
除去した後、上記２組の２段リセス両方を挟む位置にソ
ース，ドレイン電極９を形成し、異なる形状の２組の２
段リセス構造を有するデュアルゲート構造の半導体装置
を完成する（図８(d) ）。
セス（図１(h) ，図２(a) 〜２(d)）を上記異なる形状
の２組の２段リセス各々に行うことによって、上記２組
の２段リセス各々にサイドウォール６を形成した後（図
８(c) ）、上記２組の２段リセス各々にＡｕ８とＷＳｉ
７とからなるゲート電極を形成し、サイドウォール６を
除去した後、上記２組の２段リセス両方を挟む位置にソ
ース，ドレイン電極９を形成し、異なる形状の２組の２
段リセス構造を有するデュアルゲート構造の半導体装置
を完成する（図８(d) ）。
【００５５】このような本実施例６においては、上記実
施例１，又は２の方法により形成される，その位置，及
び幅の精度，制御性の良い２段リセスを、２組有するデ
ュアルゲート構造の電界効果トランジスタを得ることが
でき、しかもその際，その大きさ，あるいはその比が異
なる２つの開口を２組設け、これらを用いて２組の２段
リセスを形成したことにより、その左右の１段凹部の
幅，あるいは深さの異なる２組の２段リセスを得ること
ができる。また、同一の第１の絶縁膜３によるマスクを
用いていることにより、その２組の２段リセスの相対位
置の精度の良いものを得ることができる。従ってこれに
より、動作特性の良い、左右の第１段リセス幅の異なる
２組の２段リセスを有するデュアルゲート構造の電界効
果トランジスタを得ることができる効果がある。
施例１，又は２の方法により形成される，その位置，及
び幅の精度，制御性の良い２段リセスを、２組有するデ
ュアルゲート構造の電界効果トランジスタを得ることが
でき、しかもその際，その大きさ，あるいはその比が異
なる２つの開口を２組設け、これらを用いて２組の２段
リセスを形成したことにより、その左右の１段凹部の
幅，あるいは深さの異なる２組の２段リセスを得ること
ができる。また、同一の第１の絶縁膜３によるマスクを
用いていることにより、その２組の２段リセスの相対位
置の精度の良いものを得ることができる。従ってこれに
より、動作特性の良い、左右の第１段リセス幅の異なる
２組の２段リセスを有するデュアルゲート構造の電界効
果トランジスタを得ることができる効果がある。
【００５６】実施例７．図９(a) 〜(d) ，及び図１０
(a) 〜(c) は、この発明の第７の実施例による電界効果
トランジスタの製造方法を説明するための図であり、上
記実施例１において、図９(a) に示すように開口３ａ，
３ｂに並列する位置にもう一つの開口３ｃを設けるよう
にしたものである。
(a) 〜(c) は、この発明の第７の実施例による電界効果
トランジスタの製造方法を説明するための図であり、上
記実施例１において、図９(a) に示すように開口３ａ，
３ｂに並列する位置にもう一つの開口３ｃを設けるよう
にしたものである。
【００５７】以下この図を参照して、本実施例７の製造
方法について説明する。まず上記実施例１と同様にし
て、ＧａＡｓ基板１上に活性層２を形成した後、活性層
２上に第１の絶縁膜であるＳｉＮ膜３を堆積し、次に所
定の開口を有するレジスト５をマスクとして、上記Ｓｉ
Ｎ膜３に対しＲＩＥを行うことにより、図９(a) に示す
ように、開口３ａ，３ｂと、該開口３ａ，３ｂに並列す
る位置にもう一つの開口３ｃとを形成し、残ったＳｉＮ
膜３−１，３−２，３−３，３−４をダミーパターンと
する。
方法について説明する。まず上記実施例１と同様にし
て、ＧａＡｓ基板１上に活性層２を形成した後、活性層
２上に第１の絶縁膜であるＳｉＮ膜３を堆積し、次に所
定の開口を有するレジスト５をマスクとして、上記Ｓｉ
Ｎ膜３に対しＲＩＥを行うことにより、図９(a) に示す
ように、開口３ａ，３ｂと、該開口３ａ，３ｂに並列す
る位置にもう一つの開口３ｃとを形成し、残ったＳｉＮ
膜３−１，３−２，３−３，３−４をダミーパターンと
する。
【００５８】次に図９(c) に示すように、第２の絶縁膜
であるＳｉＯ膜４を堆積することにより、上記ＳｉＮ膜
３−１と３−２間，３−２と３−３間，３−３と３−４
間の上記開口３ａ，３ｂ，３ｃに絶縁膜４−１，４−
２，４−３を埋め、上記ＳｉＮ膜の平坦化を行う。
であるＳｉＯ膜４を堆積することにより、上記ＳｉＮ膜
３−１と３−２間，３−２と３−３間，３−３と３−４
間の上記開口３ａ，３ｂ，３ｃに絶縁膜４−１，４−
２，４−３を埋め、上記ＳｉＮ膜の平坦化を行う。
【００５９】次に図９(c) に示すように、２段目リセス
部のエッチング用の開口を形成するダミーパターンであ
る，中央のＳｉＮ膜３−２を残し、リセス部以外のＳｉ
Ｎ膜３−１，３−３，３−４を覆うようにレジスト５を
パターニング形成する。
部のエッチング用の開口を形成するダミーパターンであ
る，中央のＳｉＮ膜３−２を残し、リセス部以外のＳｉ
Ｎ膜３−１，３−３，３−４を覆うようにレジスト５を
パターニング形成する。
【００６０】次に図９(d) に示すように、上記２段目リ
セス部のエッチング用の開口を形成するダミーパターン
である，中央のＳｉＮ膜３−２を除去した後、その除去
したのちの開口を介してｎ−ＧａＡｓ層２を所望の深さ
までエッチングすると、後述する，２段目リセス部であ
る、幅の狭い，深さの深いリセスＲｎ，を形成するため
の，深さの浅い予備リセスＲｐを形成することができ
る。
セス部のエッチング用の開口を形成するダミーパターン
である，中央のＳｉＮ膜３−２を除去した後、その除去
したのちの開口を介してｎ−ＧａＡｓ層２を所望の深さ
までエッチングすると、後述する，２段目リセス部であ
る、幅の狭い，深さの深いリセスＲｎ，を形成するため
の，深さの浅い予備リセスＲｐを形成することができ
る。
【００６１】次に、図１０(a) に示すように、上記レジ
スト５を除去し、さらに上記除去されたＳｉＯ膜３−２
の両側に位置していたＳｉＯ膜４−１，４−２，及び開
口３ｃに埋められたＳｉＯ膜４−３を除去し、その後、
さらに上記ｎ−ＧａＡｓ層２を所望の深さ分エッチング
すると、幅の狭いリセスＲｎと、幅の広いリセスＲｗと
からなる２段リセス、及び、その２段リセスに並列する
位置に幅の広いリセスＲｗと同じ深さの１段リセスＲを
得ることができる。
スト５を除去し、さらに上記除去されたＳｉＯ膜３−２
の両側に位置していたＳｉＯ膜４−１，４−２，及び開
口３ｃに埋められたＳｉＯ膜４−３を除去し、その後、
さらに上記ｎ−ＧａＡｓ層２を所望の深さ分エッチング
すると、幅の狭いリセスＲｎと、幅の広いリセスＲｗと
からなる２段リセス、及び、その２段リセスに並列する
位置に幅の広いリセスＲｗと同じ深さの１段リセスＲを
得ることができる。
【００６２】その後、上記実施例１と同様のプロセス
（図１(h) ，図２(a) 〜２(d) ）を上記２段リセス，及
び上記１段リセス各々に行うことによって、上記２段リ
セス，及び上記１段リセス各々にサイドウォール６を形
成した後（図１０(b) ）、上記２段リセス，及び上記１
段リセス各々にＡｕ８とＷＳｉ７とからなるゲート電極
を形成し、サイドウォール６を除去した後、上記２段リ
セス，及び上記１段リセスの両方を挟む位置にソース，
ドレイン電極９を形成し、２段リセスと１段リセスとを
有するデュアルゲート構造の半導体装置を完成する（図
１０(c) ）。
（図１(h) ，図２(a) 〜２(d) ）を上記２段リセス，及
び上記１段リセス各々に行うことによって、上記２段リ
セス，及び上記１段リセス各々にサイドウォール６を形
成した後（図１０(b) ）、上記２段リセス，及び上記１
段リセス各々にＡｕ８とＷＳｉ７とからなるゲート電極
を形成し、サイドウォール６を除去した後、上記２段リ
セス，及び上記１段リセスの両方を挟む位置にソース，
ドレイン電極９を形成し、２段リセスと１段リセスとを
有するデュアルゲート構造の半導体装置を完成する（図
１０(c) ）。
【００６３】このような本実施例７では、その位置，及
び幅の精度，制御性の良い２段リセスを上記実施例１の
方法により形成するとともに、その際の２回目のエッチ
ングにより１段リセスを形成するようにしたので、２段
リセスと１段リセスとを有するデュアルゲート構造の電
界効果トランジスタを得ることができ、しかもこの際，
同一の第１の絶縁膜３によるマスクを用いていることに
より、その２段リセスと１段リセスとの相対位置精度の
良いものを得ることができる。従ってこれにより、動作
特性の良い２段リセスと１段リセスとを有するデュアル
ゲート構造の電界効果トランジスタを得ることができる
効果がある。
び幅の精度，制御性の良い２段リセスを上記実施例１の
方法により形成するとともに、その際の２回目のエッチ
ングにより１段リセスを形成するようにしたので、２段
リセスと１段リセスとを有するデュアルゲート構造の電
界効果トランジスタを得ることができ、しかもこの際，
同一の第１の絶縁膜３によるマスクを用いていることに
より、その２段リセスと１段リセスとの相対位置精度の
良いものを得ることができる。従ってこれにより、動作
特性の良い２段リセスと１段リセスとを有するデュアル
ゲート構造の電界効果トランジスタを得ることができる
効果がある。
【００６４】
【発明の効果】以上のように、この発明（請求項１）に
かかる半導体装置の製造方法によれば、半絶縁性基板上
に形成した活性層領域上に、第１の絶縁膜を堆積しその
所望の２つの領域を開口し、上記２つの開口部を第２の
絶縁膜で埋めて平坦化し、上記第１の絶縁膜の，上記２
つの開口部間にある部分のみを除去し、上記第１の絶縁
膜の上記で除去した部分を介して活性層を所望量エッチ
ングし、上記活性層上の，上記第２の絶縁膜を除去し、
上記活性層を，上記第１の絶縁膜，及び第２の絶縁膜の
上記で除去した部分を介してエッチングし、２段の凹部
を形成する構成としたので、あらかじめ形成した上記第
１の絶縁膜，及び第１，第２の絶縁膜よりなるパターン
によりそれぞれ１段目リセス，２段目リセスのリセス幅
を決定できるため、アライメントは１回で良く、かつリ
セスの位置，幅の制御を容易に行うことができ、リセス
幅の自由度を高いものとすることができる効果がある。
かかる半導体装置の製造方法によれば、半絶縁性基板上
に形成した活性層領域上に、第１の絶縁膜を堆積しその
所望の２つの領域を開口し、上記２つの開口部を第２の
絶縁膜で埋めて平坦化し、上記第１の絶縁膜の，上記２
つの開口部間にある部分のみを除去し、上記第１の絶縁
膜の上記で除去した部分を介して活性層を所望量エッチ
ングし、上記活性層上の，上記第２の絶縁膜を除去し、
上記活性層を，上記第１の絶縁膜，及び第２の絶縁膜の
上記で除去した部分を介してエッチングし、２段の凹部
を形成する構成としたので、あらかじめ形成した上記第
１の絶縁膜，及び第１，第２の絶縁膜よりなるパターン
によりそれぞれ１段目リセス，２段目リセスのリセス幅
を決定できるため、アライメントは１回で良く、かつリ
セスの位置，幅の制御を容易に行うことができ、リセス
幅の自由度を高いものとすることができる効果がある。
【００６５】またこの発明（請求項２）にかかる半導体
装置の製造方法によれば、上記半導体装置の製造方法
（請求項１）において、上記第１の絶縁膜の２つの領域
の開口を、異なる幅を有するものとしたので、上記と同
様、１段目リセス，２段目リセスの位置，幅の制御を容
易に行うことができるとともに、１段目リセスの左右で
のリセス幅を各々異なる任意の寸法で形成することがで
きる効果がある。
装置の製造方法によれば、上記半導体装置の製造方法
（請求項１）において、上記第１の絶縁膜の２つの領域
の開口を、異なる幅を有するものとしたので、上記と同
様、１段目リセス，２段目リセスの位置，幅の制御を容
易に行うことができるとともに、１段目リセスの左右で
のリセス幅を各々異なる任意の寸法で形成することがで
きる効果がある。
【００６６】またこの発明（請求項３）にかかる半導体
装置の製造方法によれば、半絶縁性基板上に形成した活
性層領域上に、第１の絶縁膜を堆積しその所望の２つの
領域を開口し、上記２つの開口部を第２の絶縁膜で埋め
て平坦化し、上記第１の絶縁膜の，上記２つの開口部間
にある部分のみを除去し、上記第１の絶縁膜の上記で除
去した部分を介して活性層を所望量エッチングし、上記
活性層上の，上記第２の絶縁膜の一方を除去し、上記第
１の絶縁膜，及び第２の絶縁膜による開口を介して上記
活性層を所望量エッチングし、上記活性層上の，上記第
２の絶縁膜の他方を除去し、上記第１の絶縁膜による開
口を介して上記活性層をエッチングし、２段の凹部を形
成することにより、上記半絶縁性基板上に形成した活性
層領域上に、その左右の一段凹部の深さが異なる２段リ
セスをもつ半導体装置を製造することを特徴としたの
で、上記と同様、１段目リセス，２段目リセスの位置，
幅の制御を容易に行うことができるとともに、１段目リ
セスの左右でのリセス幅，リセス深さを各々異なる任意
の寸法で形成することができる効果がある。
装置の製造方法によれば、半絶縁性基板上に形成した活
性層領域上に、第１の絶縁膜を堆積しその所望の２つの
領域を開口し、上記２つの開口部を第２の絶縁膜で埋め
て平坦化し、上記第１の絶縁膜の，上記２つの開口部間
にある部分のみを除去し、上記第１の絶縁膜の上記で除
去した部分を介して活性層を所望量エッチングし、上記
活性層上の，上記第２の絶縁膜の一方を除去し、上記第
１の絶縁膜，及び第２の絶縁膜による開口を介して上記
活性層を所望量エッチングし、上記活性層上の，上記第
２の絶縁膜の他方を除去し、上記第１の絶縁膜による開
口を介して上記活性層をエッチングし、２段の凹部を形
成することにより、上記半絶縁性基板上に形成した活性
層領域上に、その左右の一段凹部の深さが異なる２段リ
セスをもつ半導体装置を製造することを特徴としたの
で、上記と同様、１段目リセス，２段目リセスの位置，
幅の制御を容易に行うことができるとともに、１段目リ
セスの左右でのリセス幅，リセス深さを各々異なる任意
の寸法で形成することができる効果がある。
【００６７】またこの発明（請求項４）にかかる半導体
装置の製造方法によれば、半絶縁性基板上に形成した活
性層領域上に、第１の絶縁膜を堆積し、かつ該第１の絶
縁膜上に高融点金属，又は高融点シリサイドを堆積し、
上記第１の絶縁膜，及び高融点金属，又は高融点シリサ
イドに、所望の２つの領域を開口し、上記２つの開口部
を第２の絶縁膜で埋めて平坦化し、上記第１の絶縁膜
の，上記２つの開口部間にある部分のみを除去し、上記
第１の絶縁膜の上記で除去した部分を介して活性層を所
望量エッチングし、上記活性層上の，上記第２の絶縁膜
を除去し、上記活性層を，上記第１の絶縁膜，及び第２
の絶縁膜の上記で除去した部分を介してエッチングし、
２段の凹部を形成する構成としたので、上記高融点金属
又は高融点シリサイドを上記第１の絶縁膜上に形成した
ことにより、該第１の絶縁膜のスパッタ効果を抑制する
ことができて、第２の絶縁膜による平坦な埋め込みを行
うことができ、これにより１段目リセス，２段目リセス
を、その位置の制御性良く形成することができる効果が
ある。
装置の製造方法によれば、半絶縁性基板上に形成した活
性層領域上に、第１の絶縁膜を堆積し、かつ該第１の絶
縁膜上に高融点金属，又は高融点シリサイドを堆積し、
上記第１の絶縁膜，及び高融点金属，又は高融点シリサ
イドに、所望の２つの領域を開口し、上記２つの開口部
を第２の絶縁膜で埋めて平坦化し、上記第１の絶縁膜
の，上記２つの開口部間にある部分のみを除去し、上記
第１の絶縁膜の上記で除去した部分を介して活性層を所
望量エッチングし、上記活性層上の，上記第２の絶縁膜
を除去し、上記活性層を，上記第１の絶縁膜，及び第２
の絶縁膜の上記で除去した部分を介してエッチングし、
２段の凹部を形成する構成としたので、上記高融点金属
又は高融点シリサイドを上記第１の絶縁膜上に形成した
ことにより、該第１の絶縁膜のスパッタ効果を抑制する
ことができて、第２の絶縁膜による平坦な埋め込みを行
うことができ、これにより１段目リセス，２段目リセス
を、その位置の制御性良く形成することができる効果が
ある。
【００６８】またこの発明（請求項５）にかかる半導体
装置の製造方法によれば、上記半導体装置の製造方法
（請求項１）において、上記第１の絶縁膜に設ける２つ
の開口を、並列して２組設けるものとしたので、あらか
じめ形成した上記第１の絶縁膜，及び第１，第２の絶縁
膜よりなるパターンにより２組の２段リセスの相対位置
を決定できるため、アライメントは１回で良く、これに
よりその相対位置の精度，制御性を良くした２組の２段
リセスを、それぞれ任意の位置に、並列に形成すること
ができる効果がある。
装置の製造方法によれば、上記半導体装置の製造方法
（請求項１）において、上記第１の絶縁膜に設ける２つ
の開口を、並列して２組設けるものとしたので、あらか
じめ形成した上記第１の絶縁膜，及び第１，第２の絶縁
膜よりなるパターンにより２組の２段リセスの相対位置
を決定できるため、アライメントは１回で良く、これに
よりその相対位置の精度，制御性を良くした２組の２段
リセスを、それぞれ任意の位置に、並列に形成すること
ができる効果がある。
【００６９】またこの発明（請求項６）にかかる半導体
装置の製造方法によれば、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に２つの開口の大
きさ，あるいはその比が異なるものを２組設けることに
より、その左右の１段凹部の幅，あるいは深さの異なる
２つの２段リセスを有する半導体装置を製造することを
特徴としたので、上記と同様、その相対位置の精度，制
御性を良くした２組の２段リセスを、それぞれ任意の位
置に、並列に形成することができるとともに、その２組
の２段リセスの左右の１段凹部の幅，あるいは深さを各
々異なる任意の寸法で形成することができる効果があ
る。
装置の製造方法によれば、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に２つの開口の大
きさ，あるいはその比が異なるものを２組設けることに
より、その左右の１段凹部の幅，あるいは深さの異なる
２つの２段リセスを有する半導体装置を製造することを
特徴としたので、上記と同様、その相対位置の精度，制
御性を良くした２組の２段リセスを、それぞれ任意の位
置に、並列に形成することができるとともに、その２組
の２段リセスの左右の１段凹部の幅，あるいは深さを各
々異なる任意の寸法で形成することができる効果があ
る。
【００７０】またこの発明（請求項７）にかかる半導体
装置の製造方法によれば、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に設ける２つの開
口の他に、該第１の絶縁膜にもう１つの開口を設けた
後、活性層を上記第１の絶縁膜，及び第２の絶縁膜を除
去した部分を介してエッチングし、２段の凹部を形成す
る工程で、これと同時に上記活性層を上記もう１つの開
口部を介してエッチングし、１段の凹部を形成すること
により、上記１段の凹部からなる１段リセスと上記２段
の凹部からなる２段リセスとを有する半導体装置を製造
することを特徴としたので、あらかじめ形成した上記第
１の絶縁膜，及び第１，第２の絶縁膜よりなるパターン
により２段リセスと１段リセスとの相対位置を決定でき
るため、アライメントは１回で良く、これによりその相
対位置の精度，制御性を良くした２段リセスと１段リセ
スとを、それぞれ任意の位置に、並列に形成することが
できる効果がある。
装置の製造方法によれば、上記半導体装置の製造方法
（請求項１）において、第１の絶縁膜に設ける２つの開
口の他に、該第１の絶縁膜にもう１つの開口を設けた
後、活性層を上記第１の絶縁膜，及び第２の絶縁膜を除
去した部分を介してエッチングし、２段の凹部を形成す
る工程で、これと同時に上記活性層を上記もう１つの開
口部を介してエッチングし、１段の凹部を形成すること
により、上記１段の凹部からなる１段リセスと上記２段
の凹部からなる２段リセスとを有する半導体装置を製造
することを特徴としたので、あらかじめ形成した上記第
１の絶縁膜，及び第１，第２の絶縁膜よりなるパターン
により２段リセスと１段リセスとの相対位置を決定でき
るため、アライメントは１回で良く、これによりその相
対位置の精度，制御性を良くした２段リセスと１段リセ
スとを、それぞれ任意の位置に、並列に形成することが
できる効果がある。
【図１】 この発明の実施例１による電界効果トランジ
スタの製造方法を、その工程順に示す断面側面図（図１
(a) 〜１(h) ）である。
スタの製造方法を、その工程順に示す断面側面図（図１
(a) 〜１(h) ）である。
【図２】 この発明の実施例１による電界効果トランジ
スタの製造方法を、図１につづくその工程順に示す断面
側面図（図２(a) 〜２(d) ）である。
スタの製造方法を、図１につづくその工程順に示す断面
側面図（図２(a) 〜２(d) ）である。
【図３】 この発明の実施例２による電界効果トランジ
スタの製造方法を、説明するための断面側面図（図３
(a) 〜３(c) ）である。
スタの製造方法を、説明するための断面側面図（図３
(a) 〜３(c) ）である。
【図４】 この発明の実施例３による電界効果トランジ
スタの製造方法を、その工程順に示す断面側面図（図４
(a) 〜４(g) ）である。
スタの製造方法を、その工程順に示す断面側面図（図４
(a) 〜４(g) ）である。
【図５】 上記実施例１〜３の製造方法における問題点
を示す断面側面図である。
を示す断面側面図である。
【図６】 この発明の実施例４による電界効果トランジ
スタの製造方法の一工程を示す断面側面図である。
スタの製造方法の一工程を示す断面側面図である。
【図７】 この発明の実施例５による電界効果トランジ
スタの製造方法を、その工程順に示す断面側面図（図７
(a) 〜７(d) ）である。
スタの製造方法を、その工程順に示す断面側面図（図７
(a) 〜７(d) ）である。
【図８】 この発明の実施例６による電界効果トランジ
スタの製造方法を、その工程順に示す断面側面図（図８
(a) 〜８(d) ）である。
スタの製造方法を、その工程順に示す断面側面図（図８
(a) 〜８(d) ）である。
【図９】 この発明の実施例７による電界効果トランジ
スタの製造方法を、その工程順に示す断面側面図（図９
(a) 〜９(d) ）である。
スタの製造方法を、その工程順に示す断面側面図（図９
(a) 〜９(d) ）である。
【図１０】 この発明の実施例７による電界効果トラン
ジスタの製造方法を、図９につづくその工程順に示す断
面側面図（図１０(a) 〜１０(c) ）である。
ジスタの製造方法を、図９につづくその工程順に示す断
面側面図（図１０(a) 〜１０(c) ）である。
【図１１】 従来の電界効果トランジスタの製造方法
を、その工程順に示す断面側面図（図１１(a) 〜１１
(i) ）である。
を、その工程順に示す断面側面図（図１１(a) 〜１１
(i) ）である。
１ ＧａＡｓ基板、２ ｎ−ＧａＡｓ層（活性層）、２
ａ 一段目リセス、２ｂ 二段目リセス、３（３−１，
３−２，３−３，３−４，３−５） ＳｉＮ膜（ダミー
パターン）、３ａ，３ｂ，３ｃ，３ｄ ＳｉＮ膜３に形
成された開口、４（４−１，４−２，４−３） ＳｉＯ
膜（ダミーパターン）、５（５−１）レジスト、５ａ，
５ｂ レジスト５に形成された開口、６ ＳｉＯ膜（サ
イドウォール）、７ ＷＳｉ、８ Ａｕ、９ ソース，
ドレイン電極、１８ 高融点金属、Ｒｎ 幅の狭いリセ
ス、Ｒｗ 幅の広いリセス、Ｒｐ 予備リセス、Ｒｗ
ｌ，Ｒｗｒ 幅の広い一段目リセス、Ｒ リセス。
ａ 一段目リセス、２ｂ 二段目リセス、３（３−１，
３−２，３−３，３−４，３−５） ＳｉＮ膜（ダミー
パターン）、３ａ，３ｂ，３ｃ，３ｄ ＳｉＮ膜３に形
成された開口、４（４−１，４−２，４−３） ＳｉＯ
膜（ダミーパターン）、５（５−１）レジスト、５ａ，
５ｂ レジスト５に形成された開口、６ ＳｉＯ膜（サ
イドウォール）、７ ＷＳｉ、８ Ａｕ、９ ソース，
ドレイン電極、１８ 高融点金属、Ｒｎ 幅の狭いリセ
ス、Ｒｗ 幅の広いリセス、Ｒｐ 予備リセス、Ｒｗ
ｌ，Ｒｗｒ 幅の広い一段目リセス、Ｒ リセス。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｂ
Claims (7)
- 【請求項１】 半絶縁性基板上に形成した活性層領域上
に、第１の絶縁膜を堆積しその所望の２つの領域を開口
する工程と、 上記２つの開口部を第２の絶縁膜で埋めて平坦化する工
程と、 上記第１の絶縁膜の，上記２つの開口部間にある部分の
みを除去する工程と、 上記第１の絶縁膜の上記で除去した部分を介して活性層
を所望量エッチングする工程と、 上記活性層上の，上記第２の絶縁膜を除去する工程と、 上記活性層を，上記第１の絶縁膜，及び第２の絶縁膜の
上記で除去した部分を介してエッチングし、２段の凹部
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 上記第１の絶縁膜の２つの領域の開口を、異なる幅を有
するものとしたことを特徴とする半導体装置の製造方
法。 - 【請求項３】 半絶縁性基板上に形成した活性層領域上
に、第１の絶縁膜を堆積しその所望の２つの領域を開口
する工程と、 上記２つの開口部を第２の絶縁膜で埋めて平坦化する工
程と、 上記第１の絶縁膜の，上記２つの開口部間にある部分の
みを除去する工程と、 上記第１の絶縁膜の上記で除去した部分を介して活性層
を所望量エッチングする工程と、 上記活性層上の，上記第２の絶縁膜の一方を除去する工
程と、 上記第１の絶縁膜，及び第２の絶縁膜による開口を介し
て上記活性層を所望量エッチングする工程と、 上記活性層上の，上記第２の絶縁膜の他方を除去する工
程と、 上記第１の絶縁膜による開口を介して上記活性層をエッ
チングし、２段の凹部を形成する工程とを含み、 上記半絶縁性基板上に形成した活性層領域上に、その左
右の一段凹部の深さが異なる２段リセスをもつ半導体装
置を製造することを特徴とする半導体装置の製造方法。 - 【請求項４】 半絶縁性基板上に形成した活性層領域上
に、第１の絶縁膜を堆積し、かつ該第１の絶縁膜上に高
融点金属，又は高融点シリサイドを堆積する工程と、 上記第１の絶縁膜，及び高融点金属，又は高融点シリサ
イドに、所望の２つの領域を開口する工程と、 上記２つの開口部を第２の絶縁膜で埋めて平坦化する工
程と、 上記第１の絶縁膜の，上記２つの開口部間にある部分の
みを除去する工程と、 上記第１の絶縁膜の上記で除去した部分を介して活性層
を所望量エッチングする工程と、 上記活性層上の，上記第２の絶縁膜を除去する工程と、 上記活性層を，上記第１の絶縁膜，及び第２の絶縁膜の
上記で除去した部分を介してエッチングし、２段の凹部
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項１に記載の半導体装置の製造方法
において、 上記活性層領域上に第１の絶縁膜を堆積しこれに２つの
開口を設ける工程は、該２つの開口を並列して２組設け
るものであることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１に記載の半導体装置の製造方法
において、 上記活性層領域上に第１の絶縁膜を堆積しこれに２つの
開口を設ける工程は、２つの開口の大きさ，あるいはそ
の比が異なるものを２組設けるものであり、 その左右の１段凹部の幅，あるいは深さの異なる２つの
２段リセスを有する半導体装置を製造することを特徴と
する半導体装置の製造方法。 - 【請求項７】 請求項１に記載の半導体装置の製造方法
において、 上記活性層領域上に第１の絶縁膜を堆積しこれに２つの
開口を設ける工程は、該２つの開口の他に、該第１の絶
縁膜にもう１つの開口を設けるものであり、 上記活性層を，上記第１の絶縁膜，及び第２の絶縁膜の
上記で除去した部分を介してエッチングし、２段の凹部
を形成する工程は、これと同時に上記活性層を上記もう
１つの開口部を介してエッチングし、１段の凹部を形成
するものであり、 上記１段の凹部からなる１段リセスと上記２段の凹部か
らなる２段リセスとを有する半導体装置を製造すること
を特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245443A JPH08111424A (ja) | 1994-10-11 | 1994-10-11 | 半導体装置の製造方法 |
| US08/534,212 US5534452A (en) | 1994-10-11 | 1995-09-26 | Method for producing semiconductor device |
| DE19536501A DE19536501A1 (de) | 1994-10-11 | 1995-09-29 | Verfahren zur Herstellung einer Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245443A JPH08111424A (ja) | 1994-10-11 | 1994-10-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111424A true JPH08111424A (ja) | 1996-04-30 |
Family
ID=17133744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6245443A Pending JPH08111424A (ja) | 1994-10-11 | 1994-10-11 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5534452A (ja) |
| JP (1) | JPH08111424A (ja) |
| DE (1) | DE19536501A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010134468A1 (ja) * | 2009-05-19 | 2010-11-25 | 株式会社村田製作所 | 半導体スイッチ装置、および半導体スイッチ装置の製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69511958T2 (de) * | 1994-06-29 | 2000-03-30 | Koninklijke Philips Electronics N.V., Eindhoven | Verfahren zum Herstellen einer Halbleitervorrichtung mit mindestens zwei feldeffekttransitoren verschiedener Abschnürspannung |
| JPH1174339A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2002502557A (ja) | 1998-02-09 | 2002-01-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 埋込チャネルｆｅｔを含む半導体デバイスを製造する方法 |
| DE10117741B4 (de) * | 2001-04-09 | 2008-05-21 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiter-Bauelements mit T-förmigen Kontaktelektrode |
| KR101087918B1 (ko) * | 2009-12-21 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| DE102015102378B4 (de) | 2015-02-19 | 2022-09-15 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Verfahren zur Herstellung eines Halbleiterkörpers |
| DE102015102374A1 (de) * | 2015-02-19 | 2016-08-25 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterkörpers |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104675A (ja) * | 1984-10-29 | 1986-05-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4616400A (en) * | 1984-12-21 | 1986-10-14 | Texas Instruments Incorporated | Process for fabricating a double recess channel field effect transistor |
| JPS647664A (en) * | 1987-06-30 | 1989-01-11 | Toshiba Corp | Manufacture of field-effect transistor |
| JPH01133374A (ja) * | 1987-11-19 | 1989-05-25 | Toshiba Corp | 化合物半導体電界効果トランジスタの製造方法 |
| JPH0355852A (ja) * | 1989-07-25 | 1991-03-11 | Sony Corp | 半導体装置の製造方法 |
| JPH04167439A (ja) * | 1990-10-30 | 1992-06-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0513445A (ja) * | 1991-07-05 | 1993-01-22 | Nec Corp | 半導体装置の製造方法 |
-
1994
- 1994-10-11 JP JP6245443A patent/JPH08111424A/ja active Pending
-
1995
- 1995-09-26 US US08/534,212 patent/US5534452A/en not_active Expired - Fee Related
- 1995-09-29 DE DE19536501A patent/DE19536501A1/de not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010134468A1 (ja) * | 2009-05-19 | 2010-11-25 | 株式会社村田製作所 | 半導体スイッチ装置、および半導体スイッチ装置の製造方法 |
| US8933497B2 (en) | 2009-05-19 | 2015-01-13 | Murata Manufacturing Co., Ltd. | Semiconductor switch device and method of manufacturing semiconductor switch device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5534452A (en) | 1996-07-09 |
| DE19536501A1 (de) | 1996-04-18 |
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