JPH05291306A - ヘテロ接合型電界効果トランジスタの素子間分離方法 - Google Patents
ヘテロ接合型電界効果トランジスタの素子間分離方法Info
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- JPH05291306A JPH05291306A JP9285792A JP9285792A JPH05291306A JP H05291306 A JPH05291306 A JP H05291306A JP 9285792 A JP9285792 A JP 9285792A JP 9285792 A JP9285792 A JP 9285792A JP H05291306 A JPH05291306 A JP H05291306A
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Abstract
(57)【要約】 （修正有）
【目的】ゲートリーク電流の増加を抑止する、ヘテロ接
合型電界効果トランジスタの素子間分離方法を得る。 【構成】ヘテロエピタキシャル構造の素子間分離エッチ
ング端面に露出する狭いバンドギャップ半導体層１３
を、さらに選択的にエッチングし、狭いバンドギャップ
半導体のみを上記端面から後退させる。
合型電界効果トランジスタの素子間分離方法を得る。 【構成】ヘテロエピタキシャル構造の素子間分離エッチ
ング端面に露出する狭いバンドギャップ半導体層１３
を、さらに選択的にエッチングし、狭いバンドギャップ
半導体のみを上記端面から後退させる。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートリーク電流の低
減およびその再現性と均一性が向上できる、ヘテロ接合
型電界効果トランジスタの素子間分離方法に関するもの
である。
減およびその再現性と均一性が向上できる、ヘテロ接合
型電界効果トランジスタの素子間分離方法に関するもの
である。
【０００２】
【従来の技術】ヘテロ接合をチャネルに用いた電界効果
型トランジスタ（ＦＥＴ）の構造を、従来技術の例とし
て図４に示す。通常チャネルとして、ノンドープＩｎ
0.53Ｇａ0.47Ａｓ層とｎ型Ｉｎ0.52Ａｌ0.48Ａｓ層のヘ
テロ接合のノンドープＩｎＧａＡｓ層側に生じる高移動
度２次元電子ガスを利用して、高速動作を達成してい
る。半絶縁性ＩｎＰ基板４１上に、ＩｎＡｌＡｓのバッ
ファ層４２、２次元電子ガス４６が形成されるノンドー
プＩｎＧａＡｓ層４３、ノンドープＩｎＡｌＡｓのスペ
ーサ層４４、ｎ型ＩｎＡｌＡｓのキャリア供給層４５、
ｎ型ＩｎＧａＡｓのキャップ層４７をエピタキシャル成
長し、ソース電極４９−１およびドレイン電極４９−２
を形成したのち、ゲート部のＩｎＧａＡｓキャップ層４
７とＩｎＡｌＡｓキャリア供給層４５の一部を凹状にエ
ッチングし、その後、当該領域にゲート電極４８を形成
している。このとき、エピタキシャル層は基板全面に成
長しており、各ＦＥＴを電気的に分離するためには、あ
らかじめＦＥＴ活性層以外のエピタキシャル層を高抵抗
にするか、またはエッチングによって除去する必要があ
る。ＧａＡｓ／ＡｌＧａＡｓヘテロ接合型電界効果トラ
ンジスタの場合は、各半導体のバンドギャップが大きく
（ＧａＡｓ：１．４３ｅＶ、ＡｌＧａＡｓ：約１．９ｅ
Ｖ）、ＦＥＴ活性層以外の領域に選択的に酸素イオンま
たは水素イオン等をイオン注入して深い不純物準位を導
入することにより、上記領域を高抵抗化することが可能
であった。しかしながら、ＩｎＧａＡｓのような狭いバ
ンドギャップのキャップ層４７は、バンドギャップが
０．７６ｅＶと小さいためイオン注入により高抵抗化す
ることが困難であり、通常はエッチングによる素子間分
離が用いられている。
型トランジスタ（ＦＥＴ）の構造を、従来技術の例とし
て図４に示す。通常チャネルとして、ノンドープＩｎ
0.53Ｇａ0.47Ａｓ層とｎ型Ｉｎ0.52Ａｌ0.48Ａｓ層のヘ
テロ接合のノンドープＩｎＧａＡｓ層側に生じる高移動
度２次元電子ガスを利用して、高速動作を達成してい
る。半絶縁性ＩｎＰ基板４１上に、ＩｎＡｌＡｓのバッ
ファ層４２、２次元電子ガス４６が形成されるノンドー
プＩｎＧａＡｓ層４３、ノンドープＩｎＡｌＡｓのスペ
ーサ層４４、ｎ型ＩｎＡｌＡｓのキャリア供給層４５、
ｎ型ＩｎＧａＡｓのキャップ層４７をエピタキシャル成
長し、ソース電極４９−１およびドレイン電極４９−２
を形成したのち、ゲート部のＩｎＧａＡｓキャップ層４
７とＩｎＡｌＡｓキャリア供給層４５の一部を凹状にエ
ッチングし、その後、当該領域にゲート電極４８を形成
している。このとき、エピタキシャル層は基板全面に成
長しており、各ＦＥＴを電気的に分離するためには、あ
らかじめＦＥＴ活性層以外のエピタキシャル層を高抵抗
にするか、またはエッチングによって除去する必要があ
る。ＧａＡｓ／ＡｌＧａＡｓヘテロ接合型電界効果トラ
ンジスタの場合は、各半導体のバンドギャップが大きく
（ＧａＡｓ：１．４３ｅＶ、ＡｌＧａＡｓ：約１．９ｅ
Ｖ）、ＦＥＴ活性層以外の領域に選択的に酸素イオンま
たは水素イオン等をイオン注入して深い不純物準位を導
入することにより、上記領域を高抵抗化することが可能
であった。しかしながら、ＩｎＧａＡｓのような狭いバ
ンドギャップのキャップ層４７は、バンドギャップが
０．７６ｅＶと小さいためイオン注入により高抵抗化す
ることが困難であり、通常はエッチングによる素子間分
離が用いられている。
【０００３】
【発明が解決しようとする課題】上記のように従来技術
では、素子間分離はＦＥＴ活性領域以外をエッチングす
ることにより行われる。しかしながら、図４に示すよう
にゲート電極またはゲート電極への給電用配線が、素子
間分離用のエッチング段差に交差するときには、エッチ
ング端面に露出している二次元電子ガスが存在する狭い
バンドギャップ半導体と、上記ゲート電極またはゲート
電極への給電用配線とが接触し、ゲート電極からチャネ
ルである狭いバンドギャップ半導体層に直接電流が流
れ、活性領域における電流制御以外のリーク電流にな
る。図５における（ａ）は素子要部の平面図であり、
（ｂ）はゲート電極に沿った断面を示す図である。特に
ＩｎＧａＡｓのような狭いバンドギャップ半導体と金属
との間のショットキーバリアの高さは約０．２ｅＶと小
さく、オーミック接合に近い接合となるためゲートリー
ク電流が著しく増加し、素子の特性を大きく劣化させる
という問題点を有していた。
では、素子間分離はＦＥＴ活性領域以外をエッチングす
ることにより行われる。しかしながら、図４に示すよう
にゲート電極またはゲート電極への給電用配線が、素子
間分離用のエッチング段差に交差するときには、エッチ
ング端面に露出している二次元電子ガスが存在する狭い
バンドギャップ半導体と、上記ゲート電極またはゲート
電極への給電用配線とが接触し、ゲート電極からチャネ
ルである狭いバンドギャップ半導体層に直接電流が流
れ、活性領域における電流制御以外のリーク電流にな
る。図５における（ａ）は素子要部の平面図であり、
（ｂ）はゲート電極に沿った断面を示す図である。特に
ＩｎＧａＡｓのような狭いバンドギャップ半導体と金属
との間のショットキーバリアの高さは約０．２ｅＶと小
さく、オーミック接合に近い接合となるためゲートリー
ク電流が著しく増加し、素子の特性を大きく劣化させる
という問題点を有していた。
【０００４】本発明は、ゲートリーク電流の増加を抑止
できる、ヘテロ接合型電界効果トランジスタの素子間分
離方法を得ることを目的とする。
できる、ヘテロ接合型電界効果トランジスタの素子間分
離方法を得ることを目的とする。
【０００５】
【課題を解決するための手段】上記目的は、基板上に、
広いバンドギャップ半導体層と狭いバンドギャップ半導
体層と広いバンドギャップ半導体層とを順次積層したヘ
テロエピタキシャル構造の素子間を、エッチングにより
除去し電気的に分離するヘテロ接合型電界効果トランジ
スタの素子間分離方法において、エッチング端面に露出
する上記狭いバンドギャップ半導体層を選択的にエッチ
ングし、上記狭いバンドギャップ半導体のみを上記端面
から後退させ、オーバーハング形状にすることによって
達成できる。
広いバンドギャップ半導体層と狭いバンドギャップ半導
体層と広いバンドギャップ半導体層とを順次積層したヘ
テロエピタキシャル構造の素子間を、エッチングにより
除去し電気的に分離するヘテロ接合型電界効果トランジ
スタの素子間分離方法において、エッチング端面に露出
する上記狭いバンドギャップ半導体層を選択的にエッチ
ングし、上記狭いバンドギャップ半導体のみを上記端面
から後退させ、オーバーハング形状にすることによって
達成できる。
【０００６】
【作用】本発明は、上記のように狭いバンドギャップ半
導体を含んで積層したヘテロエピタキシャル構造の素子
間を、エッチングにより分離する際に、エッチング端面
に露出する上記狭いバンドギャップ層を、選択的エッチ
ングにより上記端面から後退させるため、その後に形成
されるゲート電極が、チャネルである上記狭いバンドギ
ャップ半導体層との間で空間的に分離され、両者の接触
が確実に回避されるためゲートリーク電流が低下し、安
定にしかも再現性よく、高い素子特性を実現することが
できる。
導体を含んで積層したヘテロエピタキシャル構造の素子
間を、エッチングにより分離する際に、エッチング端面
に露出する上記狭いバンドギャップ層を、選択的エッチ
ングにより上記端面から後退させるため、その後に形成
されるゲート電極が、チャネルである上記狭いバンドギ
ャップ半導体層との間で空間的に分離され、両者の接触
が確実に回避されるためゲートリーク電流が低下し、安
定にしかも再現性よく、高い素子特性を実現することが
できる。
【０００７】
【実施例】つぎに本発明の実施例を図面とともに説明す
る。図１は本発明によるヘテロ接合型電界効果トランジ
スタの素子間分離方法の第１実施例を示す製作工程図、
図２は上記実施例の効果を示す図、図３は本発明の素子
間分離方法の第２実施例を示す製作工程図である。
る。図１は本発明によるヘテロ接合型電界効果トランジ
スタの素子間分離方法の第１実施例を示す製作工程図、
図２は上記実施例の効果を示す図、図３は本発明の素子
間分離方法の第２実施例を示す製作工程図である。
【０００８】第１実施例 本発明の第１実施例を示す図１において、（ａ）に示す
ように、半絶縁性のＩｎＰ基板１１上に、例えば分子線
エピタキシャル成長法により、広いバンドギャップ半導
体層としてノンドープのＩｎ0.52Ａｌ0.48Ａｓ層１２を
２００ｎｍ、狭いバンドギャップ半導体層としてノンド
ープＩｎ0.53Ｇａ0.47Ａｓ層１３を３０ｎｍ、広いバン
ドギャップ半導体層としてノンドープのＩｎ0.52Ａｌ
0.48Ａｓ層１４を２ｎｍ、Ｓｉを４×１０18ｃｍ~3ドー
ピングしたＩｎ0.52Ａｌ0.48Ａｓ層１５を２５ｎｍ、Ｓ
ｉを４×１０18ｃｍ~3ドーピングしたＩｎ0.53Ｇａ0.47
Ａｓ層１６を１０ｎｍ、順次成長させる。なお、１７は
形成される２次電子ガスを示す。つぎに素子部以外に開
口を有するレジストパタン１８を形成したのち、上記レ
ジスト開口部のＩｎＡｌＡｓおよびＩｎＧａＡｓに対す
るエッチング速度がほぼ等しいエッチング液、例えば硫
酸および過酸化水素水の混合液により、上記Ｉｎ0.53Ｇ
ａ0.47Ａｓ層１６、Ｉｎ0.52Ａｌ0.48Ａｓ層１５、Ｉｎ
0.52Ａｌ0.48Ａｓ層１４、Ｉｎ0.53Ｇａ0.47Ａｓ層１３
およびＩｎ0.52Ａｌ0.48Ａｓ層１２の一部を図１（ｂ）
に示すように除去する。その後、ＩｎＧａＡｓのエッチ
ング速度がＩｎＡｌＡｓのエッチング速度に対し十分に
速いエッチング液、例えばクエン酸と過酸化水素水との
混合液によりエッチングをさらに追加する。このとき、
エッチング端面に露出しているＩｎ0.53Ｇａ0.47Ａｓ層
１６およびＩｎ0.53Ｇａ0. 47Ａｓ層１３の端面が選択的
にエッチングされ、上記（ｂ）に示した端面よりも後退
し、図１（ｃ）に示すようになる。つぎに、オーミック
領域に開口をもつレジストパタンを形成し、図１（ｄ）
に示すようにオーミック電極１９をそれぞれ形成する。
その後、ゲート領域に開口をもつレジストパタンを形成
し、所望のドレイン電流に至るまで凹状のエッチングを
施したのち、ゲート金属を堆積して図１（ｅ）に示すよ
うにゲート電極２０を備えたＦＥＴが完成する。このと
き、上記ゲート電極２０と素子間分離用のエッチングに
よる段差部は、図１（ｆ）に示すような断面となり、上
記ゲート電極２０と狭いバンドギャップ半導体であるＩ
ｎ0.53Ｇａ0.47Ａｓ層１３との間は空間的に分離される
ことになり、両者の接触は確実に回避されるため、ゲー
トリーク電流は広いバンドギャップ半導体であるＩｎ
0.52Ａｌ0.48Ａｓ層１５で決まり、低いゲートリーク電
流の値に抑止することができる。
ように、半絶縁性のＩｎＰ基板１１上に、例えば分子線
エピタキシャル成長法により、広いバンドギャップ半導
体層としてノンドープのＩｎ0.52Ａｌ0.48Ａｓ層１２を
２００ｎｍ、狭いバンドギャップ半導体層としてノンド
ープＩｎ0.53Ｇａ0.47Ａｓ層１３を３０ｎｍ、広いバン
ドギャップ半導体層としてノンドープのＩｎ0.52Ａｌ
0.48Ａｓ層１４を２ｎｍ、Ｓｉを４×１０18ｃｍ~3ドー
ピングしたＩｎ0.52Ａｌ0.48Ａｓ層１５を２５ｎｍ、Ｓ
ｉを４×１０18ｃｍ~3ドーピングしたＩｎ0.53Ｇａ0.47
Ａｓ層１６を１０ｎｍ、順次成長させる。なお、１７は
形成される２次電子ガスを示す。つぎに素子部以外に開
口を有するレジストパタン１８を形成したのち、上記レ
ジスト開口部のＩｎＡｌＡｓおよびＩｎＧａＡｓに対す
るエッチング速度がほぼ等しいエッチング液、例えば硫
酸および過酸化水素水の混合液により、上記Ｉｎ0.53Ｇ
ａ0.47Ａｓ層１６、Ｉｎ0.52Ａｌ0.48Ａｓ層１５、Ｉｎ
0.52Ａｌ0.48Ａｓ層１４、Ｉｎ0.53Ｇａ0.47Ａｓ層１３
およびＩｎ0.52Ａｌ0.48Ａｓ層１２の一部を図１（ｂ）
に示すように除去する。その後、ＩｎＧａＡｓのエッチ
ング速度がＩｎＡｌＡｓのエッチング速度に対し十分に
速いエッチング液、例えばクエン酸と過酸化水素水との
混合液によりエッチングをさらに追加する。このとき、
エッチング端面に露出しているＩｎ0.53Ｇａ0.47Ａｓ層
１６およびＩｎ0.53Ｇａ0. 47Ａｓ層１３の端面が選択的
にエッチングされ、上記（ｂ）に示した端面よりも後退
し、図１（ｃ）に示すようになる。つぎに、オーミック
領域に開口をもつレジストパタンを形成し、図１（ｄ）
に示すようにオーミック電極１９をそれぞれ形成する。
その後、ゲート領域に開口をもつレジストパタンを形成
し、所望のドレイン電流に至るまで凹状のエッチングを
施したのち、ゲート金属を堆積して図１（ｅ）に示すよ
うにゲート電極２０を備えたＦＥＴが完成する。このと
き、上記ゲート電極２０と素子間分離用のエッチングに
よる段差部は、図１（ｆ）に示すような断面となり、上
記ゲート電極２０と狭いバンドギャップ半導体であるＩ
ｎ0.53Ｇａ0.47Ａｓ層１３との間は空間的に分離される
ことになり、両者の接触は確実に回避されるため、ゲー
トリーク電流は広いバンドギャップ半導体であるＩｎ
0.52Ａｌ0.48Ａｓ層１５で決まり、低いゲートリーク電
流の値に抑止することができる。
【０００９】したがって、本発明の構造を用いたＦＥＴ
のショットキー特性を従来構造のＦＥＴと比較すると、
従来構造では図５（ｂ）に示すようにゲート電極がＩｎ
ＧａＡｓに接触しているために、ショットキ特性はショ
ットキーバリアの高さが低いＩｎＧａＡｓの特性で決ま
りゲートリーク電流が極めて大きいが、本発明によるＦ
ＥＴでは、上記のようにゲートリーク電流が低い値に抑
止されるため、ショットキ特性のバリアの高さは改善さ
れ、図２に示すようにゲートリーク電流が大幅に低減さ
れる。図における曲線１および曲線２は従来の素子間分
離方法によるＦＥＴの場合を、また曲線３および曲線４
は本発明の素子間分離方法によるＦＥＴの場合を示し、
曲線１と曲線３とはゲート電圧を０から＋２方向に変化
させた場合で、ゲート電圧が低い側ではゲートリーク電
流の低下が著しい。また、曲線２と曲線４とはゲート電
圧を上記と反対方向に変化させた場合を示し、全域にわ
たってゲートリーク電流が低下している。
のショットキー特性を従来構造のＦＥＴと比較すると、
従来構造では図５（ｂ）に示すようにゲート電極がＩｎ
ＧａＡｓに接触しているために、ショットキ特性はショ
ットキーバリアの高さが低いＩｎＧａＡｓの特性で決ま
りゲートリーク電流が極めて大きいが、本発明によるＦ
ＥＴでは、上記のようにゲートリーク電流が低い値に抑
止されるため、ショットキ特性のバリアの高さは改善さ
れ、図２に示すようにゲートリーク電流が大幅に低減さ
れる。図における曲線１および曲線２は従来の素子間分
離方法によるＦＥＴの場合を、また曲線３および曲線４
は本発明の素子間分離方法によるＦＥＴの場合を示し、
曲線１と曲線３とはゲート電圧を０から＋２方向に変化
させた場合で、ゲート電圧が低い側ではゲートリーク電
流の低下が著しい。また、曲線２と曲線４とはゲート電
圧を上記と反対方向に変化させた場合を示し、全域にわ
たってゲートリーク電流が低下している。
【００１０】第２実施例 本発明の第２実施例を図３により説明する。半絶縁性の
ＩｎＰ基板２１上に、例えば分子線エピタキシャル成長
法により、広いバンドギャップ半導体層としてノンドー
プのＩｎ0.52Ａｌ0.48Ａｓ層２２を２００ｎｍ、狭いバ
ンドギャップ半導体層としてノンドープＩｎ0.53Ｇａ
0.47Ａｓ層２３を３０ｎｍ、広いバンドギャップ半導体
層としてノンドープのＩｎ0.52Ａｌ0.48Ａｓ層２４を２
ｎｍ、Ｓｉを４×１０18ｃｍ~3ドーピングしたＩｎ0.52
Ａｌ0.48Ａｓ層２５を２５ｎｍ、Ｓｉを４×１０18ｃｍ
~3ドーピングしたＩｎ0.53Ｇａ0.47Ａｓ層２６を１０ｎ
ｍ、図３（ａ）に示すように順次成長させて積層する。
つぎに素子部以外に開口を有するレジストパタン２８を
形成したのち、上記レジスト開口部のＩｎＡｌＡｓおよ
びＩｎＧａＡｓに対するエッチング速度がほぼ等しいエ
ッチング液、例えば硫酸および過酸化水素水の混合液に
より、Ｉｎ0.53Ｇａ0.47Ａｓ層２６、Ｉｎ0.52Ａｌ0.48
Ａｓ層２５、Ｉｎ0.52Ａｌ0.48Ａｓ層２４、Ｉｎ0.53Ｇ
ａ0.47Ａｓ層２３およびＩｎ0.52Ａｌ0.48Ａｓ層２２の
一部を、図３（ｂ）に示すように除去したのち、ＩｎＧ
ａＡｓのエッチング速度がＩｎＡｌＡｓのエッチング速
度に対し十分に速いエッチング液、例えばクエン酸と過
酸化水素水の混合液によりさらにエッチングを追加して
行う。このとき、エッチング端面に露出しているＩｎ
0.53Ｇａ0.47Ａｓ層２６およびＩｎ0.53Ｇａ0.47Ａｓ層
２３の端面が、図３（ｃ）に示すように選択的にエッチ
ングされ、上記（ｂ）に示した端面よりも後退する。つ
ぎに、オーミック領域に開口をもつレジストパタンを形
成し、図３（ｄ）に示すようにオーミック電極２９をそ
れぞれ形成する。その後、比較的低温で等方的な膜形成
特性を有するプラズマＣＶＤ法等を利用して、例えばＳ
ｉＯ2等の絶縁膜３０を図３（ｅ）に示すように堆積し
たのち、ゲート領域に開口をもつレジストパタンを形成
する。上記レジストパタンをマスクとして、例えば反応
性イオンエッチング等の異方性エッチング方法で上記レ
ジスト開口部の絶縁膜３０を除去し、さらに凹状のエッ
チングを行って所望のドレイン電流に至るまでエッチン
グしたのち、ゲート金属を堆積して図３（ｆ）に示すよ
うにゲート電極３１を備えたＦＥＴが完成する。このと
き、上記ゲート電極３１と素子間分離用のエッチング段
差部は、図３（ｇ）に示すような断面となり、上記ゲー
ト電極３１と狭いバンドギャップ半導体であるＩｎ0.53
Ｇａ0.47Ａｓ層２３との間は、絶縁膜３０で距てられた
空間によって分離されている。
ＩｎＰ基板２１上に、例えば分子線エピタキシャル成長
法により、広いバンドギャップ半導体層としてノンドー
プのＩｎ0.52Ａｌ0.48Ａｓ層２２を２００ｎｍ、狭いバ
ンドギャップ半導体層としてノンドープＩｎ0.53Ｇａ
0.47Ａｓ層２３を３０ｎｍ、広いバンドギャップ半導体
層としてノンドープのＩｎ0.52Ａｌ0.48Ａｓ層２４を２
ｎｍ、Ｓｉを４×１０18ｃｍ~3ドーピングしたＩｎ0.52
Ａｌ0.48Ａｓ層２５を２５ｎｍ、Ｓｉを４×１０18ｃｍ
~3ドーピングしたＩｎ0.53Ｇａ0.47Ａｓ層２６を１０ｎ
ｍ、図３（ａ）に示すように順次成長させて積層する。
つぎに素子部以外に開口を有するレジストパタン２８を
形成したのち、上記レジスト開口部のＩｎＡｌＡｓおよ
びＩｎＧａＡｓに対するエッチング速度がほぼ等しいエ
ッチング液、例えば硫酸および過酸化水素水の混合液に
より、Ｉｎ0.53Ｇａ0.47Ａｓ層２６、Ｉｎ0.52Ａｌ0.48
Ａｓ層２５、Ｉｎ0.52Ａｌ0.48Ａｓ層２４、Ｉｎ0.53Ｇ
ａ0.47Ａｓ層２３およびＩｎ0.52Ａｌ0.48Ａｓ層２２の
一部を、図３（ｂ）に示すように除去したのち、ＩｎＧ
ａＡｓのエッチング速度がＩｎＡｌＡｓのエッチング速
度に対し十分に速いエッチング液、例えばクエン酸と過
酸化水素水の混合液によりさらにエッチングを追加して
行う。このとき、エッチング端面に露出しているＩｎ
0.53Ｇａ0.47Ａｓ層２６およびＩｎ0.53Ｇａ0.47Ａｓ層
２３の端面が、図３（ｃ）に示すように選択的にエッチ
ングされ、上記（ｂ）に示した端面よりも後退する。つ
ぎに、オーミック領域に開口をもつレジストパタンを形
成し、図３（ｄ）に示すようにオーミック電極２９をそ
れぞれ形成する。その後、比較的低温で等方的な膜形成
特性を有するプラズマＣＶＤ法等を利用して、例えばＳ
ｉＯ2等の絶縁膜３０を図３（ｅ）に示すように堆積し
たのち、ゲート領域に開口をもつレジストパタンを形成
する。上記レジストパタンをマスクとして、例えば反応
性イオンエッチング等の異方性エッチング方法で上記レ
ジスト開口部の絶縁膜３０を除去し、さらに凹状のエッ
チングを行って所望のドレイン電流に至るまでエッチン
グしたのち、ゲート金属を堆積して図３（ｆ）に示すよ
うにゲート電極３１を備えたＦＥＴが完成する。このと
き、上記ゲート電極３１と素子間分離用のエッチング段
差部は、図３（ｇ）に示すような断面となり、上記ゲー
ト電極３１と狭いバンドギャップ半導体であるＩｎ0.53
Ｇａ0.47Ａｓ層２３との間は、絶縁膜３０で距てられた
空間によって分離されている。
【００１１】上記第１実施例によるゲート電極２０とＩ
ｎ0.53Ｇａ0.47Ａｓ層１３との間に形成された分離空間
が、ゲート金属の移動等により接触することが懸念され
なくもないが、長期安定性を考える場合には、第２実施
例の適用により素子間分離端面のオーバーハング部に絶
縁膜３０を形成し、ゲートリーク電流の増加を安定に抑
止することが可能である。
ｎ0.53Ｇａ0.47Ａｓ層１３との間に形成された分離空間
が、ゲート金属の移動等により接触することが懸念され
なくもないが、長期安定性を考える場合には、第２実施
例の適用により素子間分離端面のオーバーハング部に絶
縁膜３０を形成し、ゲートリーク電流の増加を安定に抑
止することが可能である。
【００１２】
【発明の効果】上記のように本発明によるヘテロ接合型
電界効果トランジスタの素子間分離方法は、基板上に、
広いバンドギャップ半導体層と狭いバンドギャップ半導
体層と広いバンドギャップ半導体層とを順次積層したヘ
テロエピタキシャル構造の素子間を、エッチングにより
除去し電気的に分離するヘテロ接合型電界効果トランジ
スタの素子間分離方法において、エッチング端面に露出
する上記狭いバンドギャップ半導体層を選択的にエッチ
ングし、上記狭いバンドギャップ半導体のみを上記端面
から後退させ、オーバーハング形状にすることにより、
上記狭いバンドギャップ半導体層の端面と上記素子のゲ
ート電極との間に空間を形成して分離するため、ゲート
リーク電流の値を低く抑止することができる。
電界効果トランジスタの素子間分離方法は、基板上に、
広いバンドギャップ半導体層と狭いバンドギャップ半導
体層と広いバンドギャップ半導体層とを順次積層したヘ
テロエピタキシャル構造の素子間を、エッチングにより
除去し電気的に分離するヘテロ接合型電界効果トランジ
スタの素子間分離方法において、エッチング端面に露出
する上記狭いバンドギャップ半導体層を選択的にエッチ
ングし、上記狭いバンドギャップ半導体のみを上記端面
から後退させ、オーバーハング形状にすることにより、
上記狭いバンドギャップ半導体層の端面と上記素子のゲ
ート電極との間に空間を形成して分離するため、ゲート
リーク電流の値を低く抑止することができる。
【００１３】なお、ＦＥＴの高性能化を目指して、チャ
ネル材料にバンドギャップがさらに小さいＩｎＡｓ等が
用いられることも考えられるが、本発明はこれらの材料
系に対しても同様の効果があり、チャネル材料のバンド
ギャップが小さくなるにつれ、本発明の重要性はさらに
増加することになる。
ネル材料にバンドギャップがさらに小さいＩｎＡｓ等が
用いられることも考えられるが、本発明はこれらの材料
系に対しても同様の効果があり、チャネル材料のバンド
ギャップが小さくなるにつれ、本発明の重要性はさらに
増加することになる。
【図１】本発明によるヘテロ接合型電界効果トランジス
タの素子間分離方法の第１実施例を示す図で、（ａ）〜
（ｆ）はそれぞれ製造工程を示す図である。
タの素子間分離方法の第１実施例を示す図で、（ａ）〜
（ｆ）はそれぞれ製造工程を示す図である。
【図２】上記実施例の効果を示す図である。
【図３】本発明による素子間分離方法の第２実施例を示
す図で、（ａ）〜（ｇ）はそれぞれ製造工程を示す図で
ある。
す図で、（ａ）〜（ｇ）はそれぞれ製造工程を示す図で
ある。
【図４】従来技術による素子間分離方法を示す図であ
る。
る。
【図５】上記従来技術における素子間分離エッチング段
差を示す図で、（ａ）は素子の要部平面図、（ｂ）はゲ
ート電極に沿った素子の断面を示す図である。
差を示す図で、（ａ）は素子の要部平面図、（ｂ）はゲ
ート電極に沿った素子の断面を示す図である。
１１、２１ 基板 １２、１４、２２、２４ 広いバンドギャップ半導体
層 １３、２３ 狭いバンドギャップ半導体層
層 １３、２３ 狭いバンドギャップ半導体層
Claims (1)
- 【請求項１】基板上に、広いバンドギャップ半導体層と
狭いバンドギャップ半導体層と広いバンドギャップ半導
体層とを順次積層したヘテロエピタキシャル構造の素子
間を、エッチングにより除去し電気的に分離するヘテロ
接合型電界効果トランジスタの素子間分離方法におい
て、エッチング端面に露出する上記狭いバンドギャップ
半導体層を選択的にエッチングし、上記狭いバンドギャ
ップ半導体のみを上記端面から後退させ、オーバーハン
グ形状にすることを特徴とするヘテロ接合型電界効果ト
ランジスタの素子間分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04092857A JP3102947B2 (ja) | 1992-04-13 | 1992-04-13 | ヘテロ接合型電界効果トランジスタの素子間分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04092857A JP3102947B2 (ja) | 1992-04-13 | 1992-04-13 | ヘテロ接合型電界効果トランジスタの素子間分離方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291306A true JPH05291306A (ja) | 1993-11-05 |
| JP3102947B2 JP3102947B2 (ja) | 2000-10-23 |
Family
ID=14066108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04092857A Expired - Lifetime JP3102947B2 (ja) | 1992-04-13 | 1992-04-13 | ヘテロ接合型電界効果トランジスタの素子間分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102947B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209969A (ja) * | 2004-01-23 | 2005-08-04 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2009054831A (ja) * | 2007-08-28 | 2009-03-12 | Fujitsu Ltd | 化合物半導体装置とその製造方法 |
-
1992
- 1992-04-13 JP JP04092857A patent/JP3102947B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209969A (ja) * | 2004-01-23 | 2005-08-04 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2009054831A (ja) * | 2007-08-28 | 2009-03-12 | Fujitsu Ltd | 化合物半導体装置とその製造方法 |
| US8916459B2 (en) | 2007-08-28 | 2014-12-23 | Fujitsu Limited | Compound semiconductor device with mesa structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3102947B2 (ja) | 2000-10-23 |
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