JPH05291392A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05291392A JPH05291392A JP4096291A JP9629192A JPH05291392A JP H05291392 A JPH05291392 A JP H05291392A JP 4096291 A JP4096291 A JP 4096291A JP 9629192 A JP9629192 A JP 9629192A JP H05291392 A JPH05291392 A JP H05291392A
- Authority
- JP
- Japan
- Prior art keywords
- element isolation
- insulating film
- interface
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 小面積においても高い素子分離性能を有する
半導体装置を実現する。 【構成】 フィールド絶縁膜の界面の一部を曲率半径が
０．０２mm以下の突起形状あるいは凸凹形状とすること
により達成される。 【効果】 本発明によればフィールド絶縁膜の膜厚を厚
くする必要がなしに小面積で素子分離を達成することが
できる。
半導体装置を実現する。 【構成】 フィールド絶縁膜の界面の一部を曲率半径が
０．０２mm以下の突起形状あるいは凸凹形状とすること
により達成される。 【効果】 本発明によればフィールド絶縁膜の膜厚を厚
くする必要がなしに小面積で素子分離を達成することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に係わり、とくに素子間分離領域の面
積を低減する方法に関する。
よびその製造方法に係わり、とくに素子間分離領域の面
積を低減する方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置においては、
記憶素子群領域および周辺の素子領域において素子分離
の技術が必要であり、微細な記憶素子群領域を実現する
ために、如何に選択酸化膜形成時の該選択酸化膜の横方
向の延びを抑えて狭い間隔で素子分離を可能とするかが
大きな課題となっていた。酸化膜で形成された素子間分
離領域の面積を小さくし、またアスペクト比を減らすた
めにその厚さを減らすと、この部分は寄生MOS素子とし
て動作しリーク電流が流れるようになりそのしきい値電
圧が低下してくる現象がみられる。
記憶素子群領域および周辺の素子領域において素子分離
の技術が必要であり、微細な記憶素子群領域を実現する
ために、如何に選択酸化膜形成時の該選択酸化膜の横方
向の延びを抑えて狭い間隔で素子分離を可能とするかが
大きな課題となっていた。酸化膜で形成された素子間分
離領域の面積を小さくし、またアスペクト比を減らすた
めにその厚さを減らすと、この部分は寄生MOS素子とし
て動作しリーク電流が流れるようになりそのしきい値電
圧が低下してくる現象がみられる。
【０００３】素子分離領域の面積の低減のために、例え
ば米国電子工業学会電子デバイストランザクション１９
８８年３５号 頁８９３ー８９８では、前以てシリコン
部分をエッチした後に選択酸化することにより図６に示
したようにバーズビークの長さを低減した構造が利用さ
れたりしている。フィールド絶縁膜２の下に硼素（Ｂ）
イオン打ち込みによりパンチスルーストッパ層１０を形
成している。
ば米国電子工業学会電子デバイストランザクション１９
８８年３５号 頁８９３ー８９８では、前以てシリコン
部分をエッチした後に選択酸化することにより図６に示
したようにバーズビークの長さを低減した構造が利用さ
れたりしている。フィールド絶縁膜２の下に硼素（Ｂ）
イオン打ち込みによりパンチスルーストッパ層１０を形
成している。
【０００４】また、リーク電流の対策のため、例えば特
開平２ー２３７１５８に述べられているように、前記リ
ーク電流の流れる素子端部の基板濃度を局所的に高くし
てリーク電流の発生を抑制する方法がある。これを図７
を用いて、詳細に説明する。ここでは、溝型素子分離を
用いており、素子分離領域に形成された溝内には、フィ
ールド絶縁膜２が埋め込まれている。また素子領域上に
は薄い酸化膜３を介して厚い多結晶シリコン６があり、
これが硼素（Ｂ）イオン打ち込みのマスクとなってい
る。硼素は半導体基板１に対して垂直にイオン打ち込み
され、イオン打ち込みの深さを調整し、そのときの横方
向散乱によって素子端部に半導体基板１より高濃度のｐ
層１２を形成している。またフィールド絶縁膜下のｐ層
９は素子分離のパンチスルーストッパ層である。
開平２ー２３７１５８に述べられているように、前記リ
ーク電流の流れる素子端部の基板濃度を局所的に高くし
てリーク電流の発生を抑制する方法がある。これを図７
を用いて、詳細に説明する。ここでは、溝型素子分離を
用いており、素子分離領域に形成された溝内には、フィ
ールド絶縁膜２が埋め込まれている。また素子領域上に
は薄い酸化膜３を介して厚い多結晶シリコン６があり、
これが硼素（Ｂ）イオン打ち込みのマスクとなってい
る。硼素は半導体基板１に対して垂直にイオン打ち込み
され、イオン打ち込みの深さを調整し、そのときの横方
向散乱によって素子端部に半導体基板１より高濃度のｐ
層１２を形成している。またフィールド絶縁膜下のｐ層
９は素子分離のパンチスルーストッパ層である。
【０００５】
【発明が解決しようとする課題】一般に素子分離領域の
酸化膜の横方向寸法を小さくし同時に高い素子分離性能
を維持するには、酸化膜の厚さを大きくし下部の不純物
濃度を高くする必要があった。特に膜を厚くすること
と、横方向寸法を小さくすることとを両立させることは
容易でなかった。
酸化膜の横方向寸法を小さくし同時に高い素子分離性能
を維持するには、酸化膜の厚さを大きくし下部の不純物
濃度を高くする必要があった。特に膜を厚くすること
と、横方向寸法を小さくすることとを両立させることは
容易でなかった。
【０００６】また上記従来の技術において、図６、図７
に示すように局所的に基板濃度を上げるために、リーク
電流は抑制されるものの、ソース、ドレイン拡散層と半
導体基板１間の接合特性が劣化し、接合耐圧の低下や拡
散層リーク電流の増加を招くといった問題があった。こ
れにより、記憶装置においては、記憶保持特性の劣化や
消費電流の増加といった問題が生じる。特に半導体集積
回路の高集積化のためには半導体基板１の濃度を上げる
必要があり、これに伴って素子端部１２における基板濃
度も上げなくてはならない。そのため前記接合特性はさ
らに劣化するといった問題点を生じる。
に示すように局所的に基板濃度を上げるために、リーク
電流は抑制されるものの、ソース、ドレイン拡散層と半
導体基板１間の接合特性が劣化し、接合耐圧の低下や拡
散層リーク電流の増加を招くといった問題があった。こ
れにより、記憶装置においては、記憶保持特性の劣化や
消費電流の増加といった問題が生じる。特に半導体集積
回路の高集積化のためには半導体基板１の濃度を上げる
必要があり、これに伴って素子端部１２における基板濃
度も上げなくてはならない。そのため前記接合特性はさ
らに劣化するといった問題点を生じる。
【０００７】本発明の目的は、フィールド絶縁膜を厚く
することなしに小さな寸法で高い素子分離性能を実現す
る半導体装置を提供することにある。
することなしに小さな寸法で高い素子分離性能を実現す
る半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】フィールド絶縁膜を厚く
することなしに小さな寸法で高い素子分離性能を実現す
るには、寄生MOS電流を別の手段で遮断する必要があ
る。この問題点を解決するために、本発明においては酸
化膜とシリコンの界面の形状を鋸歯状あるいは凸凹状に
することにより電流を阻止する。また、鋸歯状あるいは
凸凹状の界面直下の不純物濃度を高くすることにより、
さらに電流阻止能力を高める。
することなしに小さな寸法で高い素子分離性能を実現す
るには、寄生MOS電流を別の手段で遮断する必要があ
る。この問題点を解決するために、本発明においては酸
化膜とシリコンの界面の形状を鋸歯状あるいは凸凹状に
することにより電流を阻止する。また、鋸歯状あるいは
凸凹状の界面直下の不純物濃度を高くすることにより、
さらに電流阻止能力を高める。
【０００９】
【作用】図８に示すように、フィールド絶縁膜２とシリ
コンの界面の一部が三角形状４にとがっている場合には
フィールド絶縁膜上部の配線電極１５によって誘起され
る等電位線１６は絶縁膜中にも分布し、等電位線は界面
に平行にならないために三角形の先端部の電位は他の部
分に比べて低くなる。換言すると、先端部には電子のポ
テンシャル障壁が発生し、その障壁高さは上部電極の電
圧の変化を受けにくいために寄生MOS電流は著しく抑制
される。この寄生MOS電流の抑制効果は界面突起部の曲
率半径が小さいほど大きく、また突起の数が多いほど大
きい。
コンの界面の一部が三角形状４にとがっている場合には
フィールド絶縁膜上部の配線電極１５によって誘起され
る等電位線１６は絶縁膜中にも分布し、等電位線は界面
に平行にならないために三角形の先端部の電位は他の部
分に比べて低くなる。換言すると、先端部には電子のポ
テンシャル障壁が発生し、その障壁高さは上部電極の電
圧の変化を受けにくいために寄生MOS電流は著しく抑制
される。この寄生MOS電流の抑制効果は界面突起部の曲
率半径が小さいほど大きく、また突起の数が多いほど大
きい。
【００１０】
【実施例】以下に図を用いて、本発明の実施例を詳細に
説明する。図１は本発明を適用した半導体集積回路の素
子分離領域の断面構造である。半導体基板１に形成され
たフィールド絶縁膜２の底面が鋸歯状７となっている。
この形状の効果は図２に示したように界面の突起部の曲
率半径が0.02 mm 以下になると寄生MOSFETのしきい電圧
が上昇している。従って、先端部の曲率半径が0.02mm
以下のとがった形状あるいは凸凹の形状を有する界面を
形成することにより寄生MOS電流を遮断し高い素子分離
性能を得ることができる。
説明する。図１は本発明を適用した半導体集積回路の素
子分離領域の断面構造である。半導体基板１に形成され
たフィールド絶縁膜２の底面が鋸歯状７となっている。
この形状の効果は図２に示したように界面の突起部の曲
率半径が0.02 mm 以下になると寄生MOSFETのしきい電圧
が上昇している。従って、先端部の曲率半径が0.02mm
以下のとがった形状あるいは凸凹の形状を有する界面を
形成することにより寄生MOS電流を遮断し高い素子分離
性能を得ることができる。
【００１１】この構造を実現するための種々の方法につ
いて以下に説明する。図３は本発明の第１の実施例の形
成工程断面図である。まず、基板の不純物濃度が１０１
７ｃｍ−３程度の半導体基板１上に、公知のリソグラフ
ィとドライエッチングにより半導体基板の一部を１００
ｎｍ程度の深さに溝を掘り（図３（a））、次にアンモ
ニア水溶液による異方性エッチングにより結晶方位面を
反映した一般には複数個の鋸歯状あるいはＶ字溝状７の
底面を形成する（図３（b））。次に化学気相成長法に
より酸化膜２を堆積し素子分離領域を形成する（図３
（c））。しかる後に、公知方法により分離された各領
域にゲ−ト酸化膜３、ポリシリコン電極６を形成し素子
群を形成する（図３（d））。
いて以下に説明する。図３は本発明の第１の実施例の形
成工程断面図である。まず、基板の不純物濃度が１０１
７ｃｍ−３程度の半導体基板１上に、公知のリソグラフ
ィとドライエッチングにより半導体基板の一部を１００
ｎｍ程度の深さに溝を掘り（図３（a））、次にアンモ
ニア水溶液による異方性エッチングにより結晶方位面を
反映した一般には複数個の鋸歯状あるいはＶ字溝状７の
底面を形成する（図３（b））。次に化学気相成長法に
より酸化膜２を堆積し素子分離領域を形成する（図３
（c））。しかる後に、公知方法により分離された各領
域にゲ−ト酸化膜３、ポリシリコン電極６を形成し素子
群を形成する（図３（d））。
【００１２】上述の実施例において複数個のＶ字溝状の
底面を形成した後にチャネルストッパ用の不純物、すな
わちｐ形シリコン基板の場合には硼素（Ｂ）を、ｎ形シ
リコン基板の場合には燐（Ｐ）あるいは砒素（As）をイ
オン打ち込みしてチャネルストッパ層を形成して後、酸
化膜２を堆積すると図４のようにさらに高い素子分離領
域を形成できる。また上記Ｖ字溝状の形状は規則的であ
る必要がなく界面にとがった部分が１箇所以上あれば良
い。
底面を形成した後にチャネルストッパ用の不純物、すな
わちｐ形シリコン基板の場合には硼素（Ｂ）を、ｎ形シ
リコン基板の場合には燐（Ｐ）あるいは砒素（As）をイ
オン打ち込みしてチャネルストッパ層を形成して後、酸
化膜２を堆積すると図４のようにさらに高い素子分離領
域を形成できる。また上記Ｖ字溝状の形状は規則的であ
る必要がなく界面にとがった部分が１箇所以上あれば良
い。
【００１３】図５は本発明の第２の実施例の形成工程断
面図を示す。まず、基板の不純物濃度が１０１７ｃｍ−
３程度の半導体基板１上に、公知のリソグラフィにより
パターニングし、半導体基板表面をアンモニア水溶液で
ウェットエッチングして細かなＶ字溝７を作ることで表
面を粗くし（図５（a））、次にチャネルストッパ不純
物９をイオン打み込みすることで不純物を導入すると同
時に結晶欠陥をも導入する（図５（b））。しかる後に
シリコン窒化膜を用いた選択酸化法を適用すると、表面
が粗くなっていることと、結晶欠陥により酸化膜成長速
度が一様でないこととのために、図５（c）のように凸
凹の界面形状をもった素子分離領域１３を形成すること
ができる。該構造は凸凹形状のために通常の平面形状あ
るいは曲面形状に比べて高い素子分離性能を得ることが
できる。
面図を示す。まず、基板の不純物濃度が１０１７ｃｍ−
３程度の半導体基板１上に、公知のリソグラフィにより
パターニングし、半導体基板表面をアンモニア水溶液で
ウェットエッチングして細かなＶ字溝７を作ることで表
面を粗くし（図５（a））、次にチャネルストッパ不純
物９をイオン打み込みすることで不純物を導入すると同
時に結晶欠陥をも導入する（図５（b））。しかる後に
シリコン窒化膜を用いた選択酸化法を適用すると、表面
が粗くなっていることと、結晶欠陥により酸化膜成長速
度が一様でないこととのために、図５（c）のように凸
凹の界面形状をもった素子分離領域１３を形成すること
ができる。該構造は凸凹形状のために通常の平面形状あ
るいは曲面形状に比べて高い素子分離性能を得ることが
できる。
【００１４】
【発明の効果】以上述べた本発明によれば、フィールド
絶縁膜と半導体の界面に鋸歯状あるいは凸凹の形状を持
たせると、上部配線電極と半導体基板の間のポテンシャ
ル差によって誘起されるポテンシャル分布の等高線が界
面と平行にならないために、尖った先端部あるいは凸凹
の先端部で表面ポテンシャルが低下し、キャリヤの数が
減り、寄生MOS電流を著しく抑制することができる。こ
の効果を利用して、フィールド絶縁膜を厚くすることな
しに高い素子分離性能を実現することができる。
絶縁膜と半導体の界面に鋸歯状あるいは凸凹の形状を持
たせると、上部配線電極と半導体基板の間のポテンシャ
ル差によって誘起されるポテンシャル分布の等高線が界
面と平行にならないために、尖った先端部あるいは凸凹
の先端部で表面ポテンシャルが低下し、キャリヤの数が
減り、寄生MOS電流を著しく抑制することができる。こ
の効果を利用して、フィールド絶縁膜を厚くすることな
しに高い素子分離性能を実現することができる。
【図１】本発明を適用したフィールド絶縁膜断面構造の
一例である。
一例である。
【図２】寄生MOSFETのしきい電圧と界面突起部の曲率半
径との関係である。
径との関係である。
【図３】本発明の第１の実施例の形成工程断面図であ
る。
る。
【図４】本発明の第１の実施例でチャネルストッパを導
入した場合の断面図である。
入した場合の断面図である。
【図５】本発明の第２の実施例の形成工程断面図であ
る。
る。
【図６】従来の素子分離構造の例の断面図である。
【図７】従来の素子分離構造の例の断面図である。
【図８】ポテンシャル分布へのフィールド絶縁膜３角形
界面形状の影響を示す図である。
界面形状の影響を示す図である。
１ 半導体基板、 ２ フィールド絶縁膜、 ３
酸化膜、 ４ ３角形状界面 ５ シリコン窒化膜、６ 多結晶シリコン膜、 ７ 鋸
歯状界面、 ８ 溝、９ パンチスルーストッパ層、
１０ パンチスルーストッパ層、 １１ イオン打ち込
み不純物、１２ ｐ層、 １３ 凸凹界面形状の選択酸
化膜、 １５ 配線電極、 １６等電位線
酸化膜、 ４ ３角形状界面 ５ シリコン窒化膜、６ 多結晶シリコン膜、 ７ 鋸
歯状界面、 ８ 溝、９ パンチスルーストッパ層、
１０ パンチスルーストッパ層、 １１ イオン打ち込
み不純物、１２ ｐ層、 １３ 凸凹界面形状の選択酸
化膜、 １５ 配線電極、 １６等電位線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 蒲原 史郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 井原 茂男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 土井 一平 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】半導体素子間の分離用絶縁膜を用いている
半導体集積回路装置において、前記絶縁膜と半導体の界
面に１個以上の突起があることを特徴とする半導体集積
回路装置。 - 【請求項２】請求項１記載の半導体集積回路装置におい
て、素子分離絶縁膜の界面が鋸歯形状を有するることを
特徴とする半導体集積回路装置。 - 【請求項３】請求項１記載の半導体集積回路装置におい
て、素子分離絶縁膜の界面が凸凹形状を有するることを
特徴とする半導体集積回路装置。 - 【請求項４】請求項２記載の半導体集積回路装置におい
て、素子分離絶縁膜の界面の鋸歯形状部分の先端の曲率
半径が0.02 mm 以下であることを特徴とする半導体集積
回路装置。 - 【請求項５】請求項３記載の半導体集積回路装置におい
て、素子分離絶縁膜の界面の凸凹形状部分の曲率半径が
0.02 mm 以下であることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096291A JPH05291392A (ja) | 1992-04-16 | 1992-04-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096291A JPH05291392A (ja) | 1992-04-16 | 1992-04-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291392A true JPH05291392A (ja) | 1993-11-05 |
Family
ID=14160972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4096291A Pending JPH05291392A (ja) | 1992-04-16 | 1992-04-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291392A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008258265A (ja) * | 2007-04-02 | 2008-10-23 | Fujitsu Microelectronics Ltd | 半導体装置及び半導体装置の製造方法 |
| WO2019106983A1 (ja) * | 2017-11-28 | 2019-06-06 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法 |
-
1992
- 1992-04-16 JP JP4096291A patent/JPH05291392A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008258265A (ja) * | 2007-04-02 | 2008-10-23 | Fujitsu Microelectronics Ltd | 半導体装置及び半導体装置の製造方法 |
| WO2019106983A1 (ja) * | 2017-11-28 | 2019-06-06 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5164325A (en) | Method of making a vertical current flow field effect transistor | |
| KR890004469B1 (ko) | 종형 mosfet와 그 제조방법 | |
| CN1227722C (zh) | 制造沟槽栅dmos晶体管的方法 | |
| US6642551B2 (en) | Stable high voltage semiconductor device structure | |
| US20010013628A1 (en) | Asymmetric mosfet devices | |
| US5981997A (en) | Horizontal field effect transistor and method of manufacturing the same | |
| US4374455A (en) | Method for manufacturing a vertical, grooved MOSFET | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| US4454523A (en) | High voltage field effect transistor | |
| US4296429A (en) | VMOS Transistor and method of fabrication | |
| EP0071335B1 (en) | Field effect transistor | |
| KR0134887B1 (ko) | 쌍극성 트랜지스터 및 그 제조방법 | |
| US4200968A (en) | VMOS transistor and method of fabrication | |
| JP2002522925A (ja) | トレンチゲート半導体装置 | |
| EP0147249A1 (en) | Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures | |
| JPH0481345B2 (ja) | ||
| JPH0648691B2 (ja) | 半導体デバイス及びその製造方法 | |
| US6635926B2 (en) | Field effect transistor with high withstand voltage and low resistance | |
| JP2941405B2 (ja) | 半導体装置 | |
| JP2871216B2 (ja) | 半導体装置の製造方法 | |
| US8415219B2 (en) | Method of manufacturing a DMOS trench transistor | |
| JP2808122B2 (ja) | 半導体装置の製造方法 | |
| JP3048261B2 (ja) | 半導体装置の製造方法 | |
| KR100255126B1 (ko) | 수평형 바이폴라 트랜지스터 및 그의 제조방법 | |
| KR100244264B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |