JPH0481345B2 - - Google Patents
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- Publication number
- JPH0481345B2 JPH0481345B2 JP57117302A JP11730282A JPH0481345B2 JP H0481345 B2 JPH0481345 B2 JP H0481345B2 JP 57117302 A JP57117302 A JP 57117302A JP 11730282 A JP11730282 A JP 11730282A JP H0481345 B2 JPH0481345 B2 JP H0481345B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- forming
- recess
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ（以
下、MOSFETと記す）、とりわけ大電力用の縦
型構造MOSFETの製造方法に関する。
下、MOSFETと記す）、とりわけ大電力用の縦
型構造MOSFETの製造方法に関する。
MOSFETは多数キヤリア素子であるため、バ
イポーラ・トランジスタに比べて高速動作が可能
であるなどの優れた特長を有している。最近は、
電力用の分野にもMOSFETの優位性が認めら
れ、MOSFETの大電力化が盛んになつている。
電力用MOSFETはオン抵抗を下げる目的で、一
般には第１図に示すような縦型構造が用いられて
いる。
イポーラ・トランジスタに比べて高速動作が可能
であるなどの優れた特長を有している。最近は、
電力用の分野にもMOSFETの優位性が認めら
れ、MOSFETの大電力化が盛んになつている。
電力用MOSFETはオン抵抗を下げる目的で、一
般には第１図に示すような縦型構造が用いられて
いる。
ところで、ドレイン耐圧が100V以下の比較的
低耐圧のFETでは、高耐圧化のための低濃度ｎ
形層（n-層）の厚さは薄く、オン抵抗を下げる
ためには、ゲートとゲートの間隔を狭くするこ
と、すなわち、高密度化を計らねばならない。こ
の、ゲートのくり返しピツチは、フオト・リング
ラフイ技術に依存し、現在の技術では25μｍピツ
チ程度が限界であり、オン抵抗の低下に限界があ
る。
低耐圧のFETでは、高耐圧化のための低濃度ｎ
形層（n-層）の厚さは薄く、オン抵抗を下げる
ためには、ゲートとゲートの間隔を狭くするこ
と、すなわち、高密度化を計らねばならない。こ
の、ゲートのくり返しピツチは、フオト・リング
ラフイ技術に依存し、現在の技術では25μｍピツ
チ程度が限界であり、オン抵抗の低下に限界があ
る。
本発明は、このピツチを10μｍ程度まで小さく
してオン抵抗を下げることのできる新しい構造の
絶縁ゲート電界効果トランジスタを実現すること
を目的とする。
してオン抵抗を下げることのできる新しい構造の
絶縁ゲート電界効果トランジスタを実現すること
を目的とする。
以下、本発明の詳細について、図面をもとに実
施例を用いて説明する。
施例を用いて説明する。
第２図に本発明の実施例のパワーMOSFETの
製造工程を示す。まず、（100）面を有する高濃度
ｎ形基板２１上にｎ形層２２をエピタキシヤル成
長した基板を用いる。ｎ形層２２の比抵抗ρと厚
さｔはそれぞれ、１Ωcm、10μｍである。このエ
ピタキシヤル基板に通常のイオン注入、熱拡散法
を用いて、ｐ形層２３（不純物濃度は５×1017cm
-3、深さは2μｍ）とｎ形層２４（不純物濃度は１
×1021cm-3、深さは0.5μｍ）を形成する。これら
ｐ形層２３、ｎ形層２４はそれぞれチヤネル領
域、ソース領域を形成する。次に、酸化防止膜と
してシリコン窒化膜２５を1200Å成長させ、ソー
ス領域だけを残してエツチング除去する（第２図
ａ参照）。
製造工程を示す。まず、（100）面を有する高濃度
ｎ形基板２１上にｎ形層２２をエピタキシヤル成
長した基板を用いる。ｎ形層２２の比抵抗ρと厚
さｔはそれぞれ、１Ωcm、10μｍである。このエ
ピタキシヤル基板に通常のイオン注入、熱拡散法
を用いて、ｐ形層２３（不純物濃度は５×1017cm
-3、深さは2μｍ）とｎ形層２４（不純物濃度は１
×1021cm-3、深さは0.5μｍ）を形成する。これら
ｐ形層２３、ｎ形層２４はそれぞれチヤネル領
域、ソース領域を形成する。次に、酸化防止膜と
してシリコン窒化膜２５を1200Å成長させ、ソー
ス領域だけを残してエツチング除去する（第２図
ａ参照）。
この後、通常の反応性イオンエツチング法を用
いて、シリコン基板を垂直に、ｐ形層２３を貫通
するまでエツチングする（第２図ｂ参照）。
いて、シリコン基板を垂直に、ｐ形層２３を貫通
するまでエツチングする（第２図ｂ参照）。
次に、フオト・レジストを除去した後、ゲート
酸化膜２６を成長する。この時、酸化膜２６の厚
さは2000Åであつた。また、凸部表面はシリコン
窒化膜２５でおおわれているので酸化膜は成長し
ない（第２図ｃ参照）。
酸化膜２６を成長する。この時、酸化膜２６の厚
さは2000Åであつた。また、凸部表面はシリコン
窒化膜２５でおおわれているので酸化膜は成長し
ない（第２図ｃ参照）。
次に、シリコン窒化膜２５を選択的に除去し、
全面にアルミ合金２７を12μｍ蒸着する。この
時、表面の凹凸部の角において、蒸着膜厚は極端
に薄くなる。そこで、蒸着後に若干のエツチング
を行い、凹凸部の段差部のアルミ合金を除去する
（第２図ｄ参照）。以上のようにして、表面凸部の
アルミ金属２７がソース電極、凹部のアルミ金属
２７がゲート電極、高濃度ｎ形基板２１がドレイ
ン電極となる縦型MOSFETを実現することがで
きる。
全面にアルミ合金２７を12μｍ蒸着する。この
時、表面の凹凸部の角において、蒸着膜厚は極端
に薄くなる。そこで、蒸着後に若干のエツチング
を行い、凹凸部の段差部のアルミ合金を除去する
（第２図ｄ参照）。以上のようにして、表面凸部の
アルミ金属２７がソース電極、凹部のアルミ金属
２７がゲート電極、高濃度ｎ形基板２１がドレイ
ン電極となる縦型MOSFETを実現することがで
きる。
前記製造工程より明らかなように、本発明の絶
縁ゲート電界効果トランジスタの構造によれば、
マスク合せを必要とせず、１枚のマスクを用いる
だけで製作できるため、ゲートとゲートのピツチ
を従来より極めて小さくすることができる。すな
わち、上記構造によれば現在の技術を用いた場
合、ゲート間のピツチが４〜6μｍまで小さくす
ることが可能である。したがつて、MOSFETの
オン抵抗を従来のものに比べて1/3〜1/5程度減少
させることができるとともに、マスク合せを必要
としないため、製造コストの低減が計れ、その工
業的価値は極めて大きい。
縁ゲート電界効果トランジスタの構造によれば、
マスク合せを必要とせず、１枚のマスクを用いる
だけで製作できるため、ゲートとゲートのピツチ
を従来より極めて小さくすることができる。すな
わち、上記構造によれば現在の技術を用いた場
合、ゲート間のピツチが４〜6μｍまで小さくす
ることが可能である。したがつて、MOSFETの
オン抵抗を従来のものに比べて1/3〜1/5程度減少
させることができるとともに、マスク合せを必要
としないため、製造コストの低減が計れ、その工
業的価値は極めて大きい。
第１図は従来の縦型パワーMOSFETの断面
図、第２図ａ〜ｄは本発明の実施例の絶縁ゲート
電界効果トランジスタの製造工程を示す図であ
る。 ２１……高濃度ｎ形シリコン基板、２２……低
濃度ｎ形エピタキシヤル層、２３……ｐ形拡散
層、２４……高濃度ｎ形拡散層、２５……シリコ
ン窒化膜、２６……ゲート酸化膜、２７……アル
ミ合金。
図、第２図ａ〜ｄは本発明の実施例の絶縁ゲート
電界効果トランジスタの製造工程を示す図であ
る。 ２１……高濃度ｎ形シリコン基板、２２……低
濃度ｎ形エピタキシヤル層、２３……ｐ形拡散
層、２４……高濃度ｎ形拡散層、２５……シリコ
ン窒化膜、２６……ゲート酸化膜、２７……アル
ミ合金。
Claims (1)
- １ 高濃度ｎ形シリコン基板上に、低濃度ｎ形の
第１層、低濃度ｐ形の第２層、高濃度ｎ形の第３
層を順次形成したのち、前記第１層に達する深さ
で、垂直な側壁面の凹部を形成し、ついで、前記
凹部の各面にシリコン酸化膜を形成する工程、お
よび単一の電極層形成過程で前記凹部の側壁面を
含むシリコン酸化膜上と前記第３層上との各面に
金属層を蒸着形成し、さらに、均等エツチングに
より、前記凹部側壁面と前記第３層の端部との凹
凸部の角における薄い金属層を除去して、ゲート
電極と、ソースまたはドレイン電極とを、互いに
分離して形成する工程をそなえた縦型構造電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117302A JPS598374A (ja) | 1982-07-05 | 1982-07-05 | 縦型構造電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117302A JPS598374A (ja) | 1982-07-05 | 1982-07-05 | 縦型構造電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598374A JPS598374A (ja) | 1984-01-17 |
| JPH0481345B2 true JPH0481345B2 (ja) | 1992-12-22 |
Family
ID=14708384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117302A Granted JPS598374A (ja) | 1982-07-05 | 1982-07-05 | 縦型構造電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598374A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992228A (en) * | 1989-09-28 | 1991-02-12 | The Dow Chemical Company | Method for preparing preforms for molding processes |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| WO1993003502A1 (fr) * | 1991-07-26 | 1993-02-18 | Nippondenso Co., Ltd. | Procede de fabrication de transistors a effet de champ mos de type vertical |
| US5427725A (en) * | 1993-05-07 | 1995-06-27 | The Dow Chemical Company | Process for resin transfer molding and preform used in the process |
| TW297046B (ja) * | 1993-06-15 | 1997-02-01 | Dow Chemical Co | |
| DE69534888T2 (de) * | 1994-04-06 | 2006-11-02 | Denso Corp., Kariya | Herstellungsverfahren für Halbleiterbauelement mit Graben |
| AU706556B2 (en) * | 1994-10-28 | 1999-06-17 | Dow Chemical Company, The | Improved process for resin transfer molding |
| JP3307785B2 (ja) * | 1994-12-13 | 2002-07-24 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| US5698318A (en) * | 1995-05-23 | 1997-12-16 | The Dow Chemical Company | Process for resin transfer molding and formulations useful to practice it |
| JP3201221B2 (ja) * | 1995-07-05 | 2001-08-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP5500002B2 (ja) | 2010-08-31 | 2014-05-21 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4219835A (en) * | 1978-02-17 | 1980-08-26 | Siliconix, Inc. | VMOS Mesa structure and manufacturing process |
| JPS55133574A (en) * | 1979-04-05 | 1980-10-17 | Nec Corp | Insulated gate field effect transistor |
| US4268952A (en) * | 1979-04-09 | 1981-05-26 | International Business Machines Corporation | Method for fabricating self-aligned high resolution non planar devices employing low resolution registration |
-
1982
- 1982-07-05 JP JP57117302A patent/JPS598374A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS598374A (ja) | 1984-01-17 |
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