JPH0423422B2 - - Google Patents

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JPH0423422B2
JPH0423422B2 JP62150281A JP15028187A JPH0423422B2 JP H0423422 B2 JPH0423422 B2 JP H0423422B2 JP 62150281 A JP62150281 A JP 62150281A JP 15028187 A JP15028187 A JP 15028187A JP H0423422 B2 JPH0423422 B2 JP H0423422B2
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insulating film
recess
oxide film
corners
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関し、集積回
路を構成する素子間の分離を有効におこなうため
の製造方法に関するものである。
（従来の技術） 従来、半導体集積回路の素子集積度及び動作の
高速化につれて、素子分離方法では、微細化及び
寄生容量の少ないトレンチ法と呼ばれている方法
で、細溝を形成した後前記溝を酸化膜及び多結晶
半導体で埋めて分離を行なうものが使われる様に
なつてきた。この方法を第２図に示す。まずｐ型
（もしくｎ型）半導体基板１にｎ型（もしくはｐ
型）エピタキシヤル層２を所定の厚さ、比抵抗に
成長させる。次にこの表面を絶縁膜３たとえばシ
リコン酸化膜をシリコンエツチングのマスクとし
て充分な厚さに形成する。次に分離領域を形成す
べき場所の絶縁膜３を通常の写真食刻技術を用い
て除去する。この状態を第２図ａに示す。次に絶
縁膜３が除去された領域すなわちシリコン面が露
出した領域のシリコンエツチングをおこなつて凹
部５を形成する。凹部５のエツチング深さは、分
離領域を形成すべき深さにほぼ等しい程度の深さ
にしておく。この状態で寄生MOS効果を減少さ
せるために、図示していないがチヤンネルストツ
パーとして基板と同型の不純物、ｐ型不純物、
（もしくはｎ型不純物）をイオン注入を用いてエ
ツチング領域底部に添加する。次に凹部５の保護
及び埋め込みを行なう為絶縁膜４たとえばシリコ
ン酸化膜４を所定の厚さに形成する。この状態を
第２図ｂに示す。次に凹部５の溝を完全に埋める
為多結晶半導体膜６または絶縁膜を凹部５の溝が
完全に埋まる厚さに形成する。次に前記多結晶半
導体６または絶縁膜を形成した膜厚だけエツチン
グする。この状態を第２図ｃに示す。次に前記多
結晶半導体膜６を用いて凹部５を埋込んだ場合に
は、前記多結晶半導体６の表面に所定の厚さの絶
縁膜７たとえばシリコン酸化膜を形成しほぼ平坦
な分離領域ができる。この状態を第２図ｄに示
す。この様にして島領域201、202、203が形成で
きる。
しかしながら、第２図において凹部の保護及び
埋込みを行なう為絶縁膜４たとえばシリコン酸化
膜を所定の厚さに形成し、第２図ｂのような状態
を形成する場合、絶縁膜４たとえばシリコン酸化
膜形成時に生ずるストレスが凹部５のコーナに集
中し、そのコーナ部より欠陥を生ずる。
従来技術においては、前記絶縁膜４たとえばシ
リコン酸化膜形成時に生ずるストレスを小さくし
欠陥を抑制する為、前記絶縁膜４たとえばシリコ
ン酸化膜の厚さを薄く（〜2000Å以下）する必要
があつた。従来技術の一例を第３図に示す。第３
図ａが島領域形成後の状態を示す。この図におい
て、１２は凹部の保護の為の絶縁膜で、たとえば
シリコン酸化膜であり、その厚さは〜1000Å程度
である。島領域のエピタキシヤル層１１，１４を
形成後、第３図ｂに示すようなフイールド酸化等
のような厚い絶縁膜１６例えば酸化膜形成工程が
ある場合には、分離島領域のエピタキシヤル層１
１，１４にに第３図ｂの１７に示すようなくさび
形の絶縁膜例えば酸化膜構造が形成され、この構
造形成時のストレスにより凹部の上部コーナより
欠陥が発生していた。１０は半導体基板、１３は
絶縁膜、１５は多結晶半導体膜である。
前記のくさび形の酸化膜構造を無くす為には、
第３図ｃ）に示すようにフイルード酸化で凹部の
保護及び埋込みを兼ねた絶縁膜１６構造を形成す
ればよいが、この場合は厚いフイールドの絶縁酸
化膜１６（〜8000Å〜10000Å）形成時のストレ
スが凹部コーナに集中することにより、第３図ｃ
の１９に示すような欠陥（転位等）が発生してい
た。またこのコーナ部へのストレス集中を低減す
る為、従来は第４図に示すようなコーナ丸めの方
法を用いていたが、コーナの丸めが不十分であ
り、欠陥の発生が見られていた。以下に第４図に
したがい、コーナ丸めの方法を説明する。半導体
基板２−０の所定の箇所に凹部を形成し、第４図
ａの構造を得る。次に絶縁膜２１例えば酸化膜を
形成し、第４図ｂの構造を作る。このとき熱酸化
膜の形成は、界面への酸素の拡散と拡散してきた
酸素と半導体基板２０材料たとえばシリコンの反
応により行なわれる為、絶縁膜２１例えば酸化膜
と半導体基板２０たとえばシリコンとの境界面は
酸素の拡散プロフアイルにより決定される。コー
ナ部から半導体基板２０への酸素拡散時の等濃度
線は丸くなる為、第４図ｂのような構造を形成し
た場合、その絶縁膜２１例えば酸化膜と半導体基
板２０との境界は丸くなる。その後形成した絶縁
膜２１例えば酸化膜を剥離すると、第４図ｃのよ
うに凹部のコーナが丸くなつた半導体基板２０の
構造を得る。
しかし、実際の丸めの為の酸化においては、絶
縁膜２１例えば酸化膜の成長に際し酸化濃度の他
に、酸化時の半導体基板２０に働くストレスも影
響を及ぼし、一般にストレスが大きい程度酸化速
度は小さくなる。この為凹部のコーナのようにス
トレスの集中がおこる所では絶縁膜２１例えば酸
化膜の成長速度が他の場所と比較して遅くなり、
その酸化後の絶縁膜２１例えば酸化膜と半導体基
板２０との境界面は第４図ｄに示すようにあまり
丸くはならず、鋭角になつている。
（発明が解決しようとする問題点） 本発明は、従来技術では、半導体基板に形成し
た凹部のコーナを丸めるのが不十分なため欠陥の
発生が見られた点に鑑みてなされたものので、半
導体基板に形成した凹部のコーナを効率よく丸め
ることができ、以つて凹部コーナ部の欠陥を抑制
し得かつ電界の集中を低減化し得る半導体装置の
製造方法を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、上記目的を達成するために半導体基
板に凹部を形成後、全面又は、凹部とその近傍に
多結晶半導体膜を形成し、この多結晶半導体膜を
通して半導体基板まで酸化することにより、酸化
膜と半導体基板の境界面を丸め、その後形成した
酸化膜を剥離し、凹部の半導体基板のコーナを丸
めた後に、素子間分離領域の形成又は凹型キヤパ
シタの形成を行なうものである。本発明において
は、多結晶半導体膜を凹部に形成した場合、凹部
のコーナが多結晶半導体膜により丸く覆われると
いう性質を利用し、凹部のコーナを丸く多結晶半
導体膜で覆い、引き続く半導体基板までの酸化時
に、凹部コーナへのストレスの集中を防ぎ酸化レ
ートのコーナ部での低下を防止することにより、
半導体基板ち形成された凹部コーナを丸める。ま
た本発明においては、凹部のコーナが十分に丸く
なる為、フイールド酸化と凹部保護酸化とを兼ね
た厚い酸化膜を形成しても凹部コーナへのストレ
スの集中が少なくなり、欠陥の発生を抑制でき
る。また凹部キヤバシタへ適用すると、凹部コー
ナへの電界の集中が少なくなり、キヤバシタ耐圧
を向上できる。
（実施例） 以下図面を参照して本発明の実施例を詳細に説
明する。
第１図は本発明の一実施例にかかる絶縁分離方
法を示し、バイポーラ素子が作り込まれる島領域
を形成する方法である。第１図に従つて説明す
る。
まず半導体基板２４例えばｐ型Si基板（もしく
はｎ型Si基板）にｎ型（もしくはｐ型）エピタキ
シヤル層２３を成長させる。この時厚さ及び比抵
抗は、デバイス設計値にしたがつた所定の量に制
御しておく。次にこの表面に絶縁膜２２たとえば
シリコン酸化膜をシリコン基板のエツチングマス
クとして十分な厚さに形成する。次に分離領域を
形成すべき場所の絶縁膜２２例えばシリコン酸化
膜を通常の写真食刻技術を用いて除去する。この
状態を第１図ａに示す。次に絶縁膜２２が除去さ
れた領域すなわちシリコン面が露出した領域のシ
リコン・エツチングをおこなつて凹部２５を形成
する。この時弗酸・硝酸混合液でエツチングして
もよいが、できるだけサイド・エツチングがない
ようにする。このためRIEのようなドライエツチ
ングをおこなう方がのぞましい。また凹部２５の
エツチング深さは、分離領域を形成すべき深さに
ほぼ等しい程度の深さにしておく。この状態を第
１図ｂに示す。この状態で、寄生MOS効果を減
少させる為に、図示していないがMOSICのチヤ
ンネルストツパーとして基板２４と同種の不純
物、ｐ型不純物（もしくはｎ型の不純物）を（ガ
ス拡散もしくは）ィオン注入を用いてエツチング
された領域の底部に添加してもよい。
次にエツチング・マスクの絶縁膜２２例えばシ
リコン酸化膜を除去し、表面に多結晶半導体膜２
７例えば多結晶シリコン膜をCVD法を用いて堆
積させる。この状態を第４図ｃに示す。この厚さ
は次の多結晶半導体膜２７例えば多結晶シリコン
膜を通した基板の酸化（丸め酸化）時の酸化膜厚
及び凹部２５の底部の曲率に関係し、例えば、溝
幅１〜1.5μｍの凹部の場合多結晶半導体膜２７例
えば多結晶シリコン膜を厚く（3000Å以上）した
場合丸め酸化時の酸化膜の増加及び凹部底部の曲
率の縮小化が起り、丸め酸化時に欠陥が発生しや
すくなる為、丸め酸化時の多結晶半導体膜２７例
えば多結晶シリコン膜は数100〜3000Åにする必
要がある。次にこの多結晶半導体膜２７例えば多
結晶シリコン膜と下地基板の一部を酸化し、その
後その酸化膜を剥離する。この状態を第１図ｄに
示す。次に凹部２５の保護及び埋込みとフイール
ド酸化を兼ね基板に8000〜10000Åの絶縁膜２６
例えば酸化膜を成長させる。その後凹部２５を完
全に埋込む為、多結晶半導体膜２７例えば多結晶
シリコン膜をCVD法を用いて堆積させる。その
厚さは凹部酸化後に形成される溝幅の1.2〜1.5倍
以上とする。これは溝部に埋込んだ多結晶シリコ
ン膜の表面形状を平坦にする為である。次にフイ
ールド酸化膜上の多結晶半導体膜２７例えば多結
晶シリコン膜をプラズマ・エツチング等によりエ
ツチングし、凹部２５へ埋込まれた多結晶半導体
膜２７例えば多結晶シリコン膜２７の表面に3000
Åの厚さの絶縁膜２８例えばシリコン酸化膜を形
成し、ほぼ平坦な分離領域を形成する。この状態
を第１図ｅに示す。このようにして島領域のエピ
タキシヤル層２９，３０，３１を形成する。
（発明の効果） 以上述べたように本発明によれば次のような効
果がある。
(1) 本発明技術を用いることにより、半導体基板
に形成した凹部のコーナを効率よく丸めること
ができる。
(2) 本発明技術を用い、半導体基板に形成した凹
部コーナを丸めることにより、凹部に酸化膜を
形成する際凹部のコーナに集中するストレスを
低減し、凹部及びその周辺領域に発生する欠陥
を抑制することができる。
(3) 本発明技術を用い、半導体基板に形成した凹
部コーナを丸めることにより、凹部にキヤパシ
タを形成した場合の凹部コーナへの電界の集中
を低減化し、キヤパシタの耐圧劣化を防止でき
る。
【図面の簡単な説明】
第１図は本発明の一実施例の製造工程を示す断
面図、第２図は従来の半導体装置の製造工程を示
す断面図、第３図は従来技術及びその問題点を示
す断面図、第４図は従来技術によるコーナ丸め方
法を示す断面図である。 ２２，２６，２８……絶縁膜、２３，２９，３
０，３１……エピタキシヤル層、２４……半導体
基板、２７……多結晶半導体膜。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板表面に第１の絶縁膜を形成し、こ
    の第１の絶縁膜の所定領域を除去する工程と、前
    記第１の絶縁膜の除去された領域の前記半導体基
    板表面を食刻する工程と、前記第１の絶縁膜を除
    去する工程と、その後多結晶半導体膜を全面また
    は基板表面を食刻した領域とその近傍に形成した
    後、この多結晶半導体膜を第２の絶縁膜とする工
    程と、前記第２の絶縁膜を除去する工程とを具備
    したことを特徴とする半導体装置の製造方法。
JP62150281A 1987-06-18 1987-06-18 半導体装置の製造方法 Granted JPS63314844A (ja)

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