JPH05291850A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH05291850A JPH05291850A JP12002592A JP12002592A JPH05291850A JP H05291850 A JPH05291850 A JP H05291850A JP 12002592 A JP12002592 A JP 12002592A JP 12002592 A JP12002592 A JP 12002592A JP H05291850 A JPH05291850 A JP H05291850A
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Abstract
(57)【要約】
【目的】 小さい回路規模でトランスコンダクタンスの
直線性を改善できる差動増幅回路を提供する。 【構成】 ３つの差動対のトランジスタ対相互間でのβ
の比は、（Ｍ１、Ｍ２）：（Ｍ３、Ｍ４）：（Ｍ５、Ｍ
６）＝１：ｂ：ｂ′となっている。入力電圧Ｖinが印加
される差動入力対は、Ｍ１とＭ３とＭ５のゲート同士及
びＭ２とＭ４とＭ６のゲート同士をそれぞれ共通接続し
て構成される。また、差動出力対は、Ｍ１とＭ４とＭ６
とのドレイン同士及びＭ２とＭ３とＭ５とのドレイン同
士をそれぞれ共通接続して構成される。パラメータａと
ｂとｂ′を適宜設定することでトランスコンダクタンス
の直線性を改善できる。
直線性を改善できる差動増幅回路を提供する。 【構成】 ３つの差動対のトランジスタ対相互間でのβ
の比は、（Ｍ１、Ｍ２）：（Ｍ３、Ｍ４）：（Ｍ５、Ｍ
６）＝１：ｂ：ｂ′となっている。入力電圧Ｖinが印加
される差動入力対は、Ｍ１とＭ３とＭ５のゲート同士及
びＭ２とＭ４とＭ６のゲート同士をそれぞれ共通接続し
て構成される。また、差動出力対は、Ｍ１とＭ４とＭ６
とのドレイン同士及びＭ２とＭ３とＭ５とのドレイン同
士をそれぞれ共通接続して構成される。パラメータａと
ｂとｂ′を適宜設定することでトランスコンダクタンス
の直線性を改善できる。
Description
【０００１】
【産業上の利用分野】本発明は、差動増幅回路に係り、
特にＭＯＳトランジスタで構成される差動増幅回路に関
する。
特にＭＯＳトランジスタで構成される差動増幅回路に関
する。
【０００２】
【従来の技術】ＭＯＳトランジスタで差動増幅回路を構
成する場合、トランスコンダクタンスの直線性が問題と
なるが、この直線性を改善した差動増幅回路としては、
従来、例えば図11や図12、図13に示すものが知られてい
る。これらは、以下に示す文献に詳記されているので参
照されたし。
成する場合、トランスコンダクタンスの直線性が問題と
なるが、この直線性を改善した差動増幅回路としては、
従来、例えば図11や図12、図13に示すものが知られてい
る。これらは、以下に示す文献に詳記されているので参
照されたし。
【０００３】図11：A.Nedungadi and T.R.Viswanathan
“Design of Linear CMOS Transco-nductance Element
s”IEEE TRANSACTION ON CIRCUITS AND SYSTEMS, VOL,C
AS-31,NO.10,pp.891-894,OCTOBER 1984．
“Design of Linear CMOS Transco-nductance Element
s”IEEE TRANSACTION ON CIRCUITS AND SYSTEMS, VOL,C
AS-31,NO.10,pp.891-894,OCTOBER 1984．
【０００４】図12：Zhenhua Wang and Walter Guggenbu
hl“A Voltage-Controllable Line-ar MOS Transconduc
tor Using Bias Offset Technique ”IEEE JOURNAL OF
SOL-ID-STATE CIRCUITS,VOL.25,NO.1,PP.315-317,FEBRU
ARY 1990．
hl“A Voltage-Controllable Line-ar MOS Transconduc
tor Using Bias Offset Technique ”IEEE JOURNAL OF
SOL-ID-STATE CIRCUITS,VOL.25,NO.1,PP.315-317,FEBRU
ARY 1990．
【０００５】図13：Francois Krummenacher and Norber
t Joehl “A 4-MHz CMOS Continuo-us-Time Filter wit
h On-Chip Automatic Tuning”IEEE JOURNAL OF SOLID-
STA-TE CIRCUITS,V0L.23,NO.3 pp.750-758,JUNE 1988．
t Joehl “A 4-MHz CMOS Continuo-us-Time Filter wit
h On-Chip Automatic Tuning”IEEE JOURNAL OF SOLID-
STA-TE CIRCUITS,V0L.23,NO.3 pp.750-758,JUNE 1988．
【０００６】
【発明が解決しようとする課題】しかし、これらトラン
スコンダクタンスの直線性を改善した従来の差動増幅回
路では、回路規模が増大するという問題がある。
スコンダクタンスの直線性を改善した従来の差動増幅回
路では、回路規模が増大するという問題がある。
【０００７】本発明の目的は、回路規模を増大させずに
トランスコンダクタンスの直線性を改善できる新規構成
の差動増幅回路を提供することにある。
トランスコンダクタンスの直線性を改善できる新規構成
の差動増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
本発明の差動増幅回路は次の如き構成を有する。即ち、
第１発明の差動増幅回路は、２組の差動対で構成され；
差動入力対が、一方の差動対におけるＦＥＴ（ＭＯＳ
トランジスタ）対の一方のＦＥＴと他方の差動対におけ
るＦＥＴ対の他方のＦＥＴとのゲート同士及び一方の差
動対におけるＦＥＴ対の他方のＦＥＴと他方の差動対に
おけるＦＥＴ対の一方のＦＥＴとのゲート同士をそれぞ
れ共通接続して構成され； 差動出力対が、各差動対に
おけるＦＥＴ対の一方のＦＥＴのドレイン同士及び他方
のＦＥＴのドレイン同士をそれぞれ共通接続して構成さ
れる； ことを特徴とするものである。
本発明の差動増幅回路は次の如き構成を有する。即ち、
第１発明の差動増幅回路は、２組の差動対で構成され；
差動入力対が、一方の差動対におけるＦＥＴ（ＭＯＳ
トランジスタ）対の一方のＦＥＴと他方の差動対におけ
るＦＥＴ対の他方のＦＥＴとのゲート同士及び一方の差
動対におけるＦＥＴ対の他方のＦＥＴと他方の差動対に
おけるＦＥＴ対の一方のＦＥＴとのゲート同士をそれぞ
れ共通接続して構成され； 差動出力対が、各差動対に
おけるＦＥＴ対の一方のＦＥＴのドレイン同士及び他方
のＦＥＴのドレイン同士をそれぞれ共通接続して構成さ
れる； ことを特徴とするものである。
【０００９】また、第２発明の差動増幅回路は、Ｎ個
（Ｎ≧３）の差動対で構成され； 差動入力対が、各差
動対におけるＦＥＴ（ＭＯＳトランジスタ）対の一方の
ＦＥＴのゲート同士及び他方のＦＥＴのゲート同士をそ
れぞれ共通接続して構成され；差動出力対が、少なくと
も１つのＦＥＴ対の他方のＦＥＴと残余のＦＥＴ対の一
方のＦＥＴとのドレイン同士及びその少なくとも１つの
ＦＥＴ対の一方のＦＥＴと残余のＦＥＴ対の他方のＦＥ
Ｔとのドレイン同士をそれぞれ共通接続して構成され
る； ことを特徴とするものである。
（Ｎ≧３）の差動対で構成され； 差動入力対が、各差
動対におけるＦＥＴ（ＭＯＳトランジスタ）対の一方の
ＦＥＴのゲート同士及び他方のＦＥＴのゲート同士をそ
れぞれ共通接続して構成され；差動出力対が、少なくと
も１つのＦＥＴ対の他方のＦＥＴと残余のＦＥＴ対の一
方のＦＥＴとのドレイン同士及びその少なくとも１つの
ＦＥＴ対の一方のＦＥＴと残余のＦＥＴ対の他方のＦＥ
Ｔとのドレイン同士をそれぞれ共通接続して構成され
る； ことを特徴とするものである。
【００１０】
【作用】次に、前記の如く構成される本発明の差動増幅
回路の作用を説明する。本発明では、２組の差動対（第
１発明）または３組以上の差動対（第２発明）をそのＦ
ＥＴ対相互間の入出力を所定の関係で接続してある。従
って、特別の付加回路を要せずに構成できるので、回路
規模を増大させることなくトランスコンダクタンスの直
線性を改善できる差動増幅回路を提供できる。
回路の作用を説明する。本発明では、２組の差動対（第
１発明）または３組以上の差動対（第２発明）をそのＦ
ＥＴ対相互間の入出力を所定の関係で接続してある。従
って、特別の付加回路を要せずに構成できるので、回路
規模を増大させることなくトランスコンダクタンスの直
線性を改善できる差動増幅回路を提供できる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係る差動増幅回路
を示す。この差動増幅回路は、２つの差動対、即ち、
（Ｍ１、Ｍ２）のトランジスタ対及びこれを駆動する定
電流源１（値Ｉ0)を備える差動対と、（Ｍ３、Ｍ４）の
トランジスタ対及びこれを駆動する定電流源２（値ａ×
Ｉ0)を備える差動対とを中心に構成される。
する。図１は、本発明の第１実施例に係る差動増幅回路
を示す。この差動増幅回路は、２つの差動対、即ち、
（Ｍ１、Ｍ２）のトランジスタ対及びこれを駆動する定
電流源１（値Ｉ0)を備える差動対と、（Ｍ３、Ｍ４）の
トランジスタ対及びこれを駆動する定電流源２（値ａ×
Ｉ0)を備える差動対とを中心に構成される。
【００１２】ここに、トランジスタのトランスコンダク
タンスパラメータβは、モビリティμ、単位面積当たり
のゲート酸化膜容量ＣOX、ゲート幅Ｗ及びゲート長Ｌを
用いて数式１と表せるが、トランジスタ対（Ｍ１、Ｍ
２）のそれを１とすると、トランジスタ対（Ｍ３、Ｍ
４）ではｂ倍となっている。なお、定数ａと同ｂは同時
に１となることはないが、ａ≦１、ｂ≦１である。
タンスパラメータβは、モビリティμ、単位面積当たり
のゲート酸化膜容量ＣOX、ゲート幅Ｗ及びゲート長Ｌを
用いて数式１と表せるが、トランジスタ対（Ｍ１、Ｍ
２）のそれを１とすると、トランジスタ対（Ｍ３、Ｍ
４）ではｂ倍となっている。なお、定数ａと同ｂは同時
に１となることはないが、ａ≦１、ｂ≦１である。
【００１３】
【数１】β＝μＣOX（Ｗ／Ｌ）（１／２）
【００１４】電圧Ｖinが印加される差動入力対は、２つ
のトランジスタ対の相互間において、一方のトランジス
タＭ１と他方のトランジスタＭ４のゲート同士及び他方
のトランジスタＭ２と一方のトランジスタＭ３のゲート
同士をそれぞれ共通接続して構成される。また、差動出
力対は、２つのトランジスタ対の相互間において、一方
のトランジスタＭ１と同Ｍ３のドレイン同士及び他方の
トランジスタＭ２と同Ｍ４のドレイン同士をそれぞれ共
通接続して構成される。
のトランジスタ対の相互間において、一方のトランジス
タＭ１と他方のトランジスタＭ４のゲート同士及び他方
のトランジスタＭ２と一方のトランジスタＭ３のゲート
同士をそれぞれ共通接続して構成される。また、差動出
力対は、２つのトランジスタ対の相互間において、一方
のトランジスタＭ１と同Ｍ３のドレイン同士及び他方の
トランジスタＭ２と同Ｍ４のドレイン同士をそれぞれ共
通接続して構成される。
【００１５】以上の構成において、飽和領域で動作して
いるとすると、Ｍ１のドレイン電流Ｉd1は数式２、Ｍ２
のドレイン電流Ｉd2は数式３、Ｍ３のドレイン電流Ｉd3
は数式４、Ｍ４のドレイン電流Ｉd4は数式５となる。
いるとすると、Ｍ１のドレイン電流Ｉd1は数式２、Ｍ２
のドレイン電流Ｉd2は数式３、Ｍ３のドレイン電流Ｉd3
は数式４、Ｍ４のドレイン電流Ｉd4は数式５となる。
【００１６】
【数２】Ｉd1＝β（ＶGS1 −ＶT)2
【００１７】
【数３】Ｉd2＝β（ＶGS2 −ＶT)2
【００１８】
【数４】Ｉd3＝ｂβ（ＶGS3 −ＶT)2
【００１９】
【数５】Ｉd4＝ｂβ（ＶGS4 −ＶT)2
【００２０】ここで、ＶT はスレッショルド電圧、Ｖ
GSi はゲート・ソース間電圧である。
GSi はゲート・ソース間電圧である。
【００２１】また、定電流源１の値Ｉ0 は数式６、定電
流源２の値ａＩ0 は数式７、入力電圧Ｖinは各差動対の
トランジスタ相互間のゲート・ソース間電圧の差に等し
く数式８である。
流源２の値ａＩ0 は数式７、入力電圧Ｖinは各差動対の
トランジスタ相互間のゲート・ソース間電圧の差に等し
く数式８である。
【００２２】
【数６】Ｉ0 ＝Ｉd1＋Ｉd2
【００２３】
【数７】ａＩ0 ＝Ｉd3＋Ｉd4
【００２４】
【数８】Ｖin＝ＶGS1 −ＶGS2 ＝ＶGS4 −ＶGS3
【００２５】そして、数式１〜同８から、トランジスタ
Ｍ１と同Ｍ２のドレイン電流の差電流ΔＩ1 は数式９、
トランジスタＭ３と同Ｍ４のドレイン電流の差電流ΔＩ
2 は数式１０となる。なお、数式１０において、β′は
数式１１、Ｉ0 ′は数式１２としてある。
Ｍ１と同Ｍ２のドレイン電流の差電流ΔＩ1 は数式９、
トランジスタＭ３と同Ｍ４のドレイン電流の差電流ΔＩ
2 は数式１０となる。なお、数式１０において、β′は
数式１１、Ｉ0 ′は数式１２としてある。
【００２６】
【数９】
【００２７】
【数１０】
【００２８】
【数１１】β′＝ｂβ
【００２９】
【数１２】Ｉ0 ′＝ａＩ0
【００３０】従って、当該差動増幅回路の差動出力電流
の差電流ΔＩは、数式１３となるが、当該差動増幅回路
のコンダクタンスはこの数式１１を入力電圧Ｖinで微分
したものである（数式１４）。
の差電流ΔＩは、数式１３となるが、当該差動増幅回路
のコンダクタンスはこの数式１１を入力電圧Ｖinで微分
したものである（数式１４）。
【００３１】
【数１３】ΔＩ＝ΔＩ1 ＋ΔＩ2
【００３２】
【数１４】
【００３３】ここで、ΔＩ1 及びΔＩ2 の微係数が０と
ならない入力電圧範囲は数式１５または同１６となる
が、数式１５に示す入力電圧範囲ではΔＩ1 は数式１７
で近似でき、同様に数式１６に示す入力電圧範囲ではΔ
Ｉ2 は数式１８で近似できるので、数式１４は数式１９
で近似できる。
ならない入力電圧範囲は数式１５または同１６となる
が、数式１５に示す入力電圧範囲ではΔＩ1 は数式１７
で近似でき、同様に数式１６に示す入力電圧範囲ではΔ
Ｉ2 は数式１８で近似できるので、数式１４は数式１９
で近似できる。
【００３４】
【数１５】│Ｖin│≦Ｉ0 ／β
【００３５】
【数１６】│Ｖin│≦Ｉ0 ′／β′
【００３６】
【数１７】
【００３７】
【数１８】
【００３８】
【数１９】
【００３９】数式１９が直線となるためには、Ｖin 2 の
項が０であれば良いので、数式１１及び数式１２のよう
に設定したａ、ｂの関係は数式２０を満たせば良いこと
になる。
項が０であれば良いので、数式１１及び数式１２のよう
に設定したａ、ｂの関係は数式２０を満たせば良いこと
になる。
【００４０】
【数２０】ｂ√ｂ＝√ａ
【００４１】従って、数式２０が成立するようにＩ
0 ′、β′の比を選べば、近似式においてトランスコン
ダクタンスを直線にできる。図２は、ａ、ｂの値を種々
変更した場合のトランスコンダクタンスを示す。この図
２から、トランスコンダクタンスをＶin＝０の値に対し
て±６％程度まで許容すれば、トランスコンダクタンス
が０でない動作入力電圧範囲に対して約０．９程度まで
利用できることが分かる。
0 ′、β′の比を選べば、近似式においてトランスコン
ダクタンスを直線にできる。図２は、ａ、ｂの値を種々
変更した場合のトランスコンダクタンスを示す。この図
２から、トランスコンダクタンスをＶin＝０の値に対し
て±６％程度まで許容すれば、トランスコンダクタンス
が０でない動作入力電圧範囲に対して約０．９程度まで
利用できることが分かる。
【００４２】次に、図３は、本発明の第２実施例に係る
差動増幅回路を示す。この第２実施例回路は、３つの差
動対、即ち、（Ｍ１、Ｍ２）のトランジスタ対及びこれ
を駆動する定電流源１（値Ｉ0)を備える差動対と、（Ｍ
３、Ｍ４）のトランジスタ対及びこれを駆動する定電流
源２（値ａ×Ｉ0)を備える差動対と、（Ｍ５、Ｍ６）の
トランジスタ対及びこれを駆動する定電流源３（値ａ′
×Ｉ0)を備える差動対とを中心に構成される。なお、
（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の３つの
トランジスタ対相互間でのコンダクタンスパラメータβ
の比は、（Ｍ１、Ｍ２）：（Ｍ３、Ｍ４）：（Ｍ５、Ｍ
６）＝１：ｂ：ｂ′となっている。
差動増幅回路を示す。この第２実施例回路は、３つの差
動対、即ち、（Ｍ１、Ｍ２）のトランジスタ対及びこれ
を駆動する定電流源１（値Ｉ0)を備える差動対と、（Ｍ
３、Ｍ４）のトランジスタ対及びこれを駆動する定電流
源２（値ａ×Ｉ0)を備える差動対と、（Ｍ５、Ｍ６）の
トランジスタ対及びこれを駆動する定電流源３（値ａ′
×Ｉ0)を備える差動対とを中心に構成される。なお、
（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の３つの
トランジスタ対相互間でのコンダクタンスパラメータβ
の比は、（Ｍ１、Ｍ２）：（Ｍ３、Ｍ４）：（Ｍ５、Ｍ
６）＝１：ｂ：ｂ′となっている。
【００４３】図３において、入力電圧Ｖinが印加される
差動入力対は、３つのトランジスタ対相互間において、
一方のトランジスタ（Ｍ１とＭ３とＭ５）のゲート同士
及び他方のトランジスタ（Ｍ２とＭ４とＭ６）のゲート
同士をそれぞれ共通接続して構成される。
差動入力対は、３つのトランジスタ対相互間において、
一方のトランジスタ（Ｍ１とＭ３とＭ５）のゲート同士
及び他方のトランジスタ（Ｍ２とＭ４とＭ６）のゲート
同士をそれぞれ共通接続して構成される。
【００４４】また、差動出力対は、３つのトランジスタ
対相互間において、１つのトランジスタ対（Ｍ１、Ｍ
２）の一方のトランジスタＭ１と残余のトランジスタ対
（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の他方トランジスタ（Ｍ
４とＭ６）とのドレイン同士及び１つのトランジスタ対
（Ｍ１、Ｍ２）の他方のトランジスタＭ２と残余のトラ
ンジスタ対（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の一方トラン
ジスタ（Ｍ３とＭ５）とのドレイン同士をそれぞれ共通
接続して構成される。
対相互間において、１つのトランジスタ対（Ｍ１、Ｍ
２）の一方のトランジスタＭ１と残余のトランジスタ対
（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の他方トランジスタ（Ｍ
４とＭ６）とのドレイン同士及び１つのトランジスタ対
（Ｍ１、Ｍ２）の他方のトランジスタＭ２と残余のトラ
ンジスタ対（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の一方トラン
ジスタ（Ｍ３とＭ５）とのドレイン同士をそれぞれ共通
接続して構成される。
【００４５】以上の構成において、前述と同様の手順に
より、トランジスタ対（Ｍ１、Ｍ２）のドレイン電流の
差電流ΔＩ1 は数式２１、トランジスタ対（Ｍ３、Ｍ
４）のドレイン電流の差電流ΔＩ2 は数式２２、トラン
ジスタ対（Ｍ５、Ｍ６）のドレイン電流の差電流ΔＩ3
は数式２３となるので、差動出力電流ΔＩは数式２４と
なる。
より、トランジスタ対（Ｍ１、Ｍ２）のドレイン電流の
差電流ΔＩ1 は数式２１、トランジスタ対（Ｍ３、Ｍ
４）のドレイン電流の差電流ΔＩ2 は数式２２、トラン
ジスタ対（Ｍ５、Ｍ６）のドレイン電流の差電流ΔＩ3
は数式２３となるので、差動出力電流ΔＩは数式２４と
なる。
【００４６】
【数２１】
【００４７】
【数２２】
【００４８】
【数２３】
【００４９】
【数２４】
【００５０】そして、数式２４において、トランスコン
ダクタンスが直線となるようにするため、Ｖinの３乗の
項の係数を０とおいて、ａ、ｂ、ａ′、ｂ′の関係を求
めると数式２５となり、この第２実施例回路のトランス
コンダクタンス特性は図４に示すようになる。
ダクタンスが直線となるようにするため、Ｖinの３乗の
項の係数を０とおいて、ａ、ｂ、ａ′、ｂ′の関係を求
めると数式２５となり、この第２実施例回路のトランス
コンダクタンス特性は図４に示すようになる。
【００５１】
【数２５】
【００５２】次に、図５は、本発明の第３実施例に係る
差動増幅回路を示す。この第３実施例回路は、前記第２
実施例回路において差動出力対の形成方法を変更しての
ものである。即ち、差動出力対は、（Ｍ１、Ｍ２）（Ｍ
３、Ｍ４）（Ｍ５、Ｍ６）の３つのトランジスタ対相互
間において、１つのトランジスタ対（Ｍ５、Ｍ６）の他
方のトランジスタＭ６と残余のトランジスタ対（Ｍ１、
Ｍ２）（Ｍ３、Ｍ４）の一方のトランジスタ（Ｍ１とＭ
３）とのドレイン同士及び１つのトランジスタ対（Ｍ
５、Ｍ６）の一方のトランジスタＭ５と残余のトランジ
スタ対（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）の他方トランジス
タ（Ｍ２とＭ４）とのドレイン同士をそれぞれ共通接続
して構成される。
差動増幅回路を示す。この第３実施例回路は、前記第２
実施例回路において差動出力対の形成方法を変更しての
ものである。即ち、差動出力対は、（Ｍ１、Ｍ２）（Ｍ
３、Ｍ４）（Ｍ５、Ｍ６）の３つのトランジスタ対相互
間において、１つのトランジスタ対（Ｍ５、Ｍ６）の他
方のトランジスタＭ６と残余のトランジスタ対（Ｍ１、
Ｍ２）（Ｍ３、Ｍ４）の一方のトランジスタ（Ｍ１とＭ
３）とのドレイン同士及び１つのトランジスタ対（Ｍ
５、Ｍ６）の一方のトランジスタＭ５と残余のトランジ
スタ対（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）の他方トランジス
タ（Ｍ２とＭ４）とのドレイン同士をそれぞれ共通接続
して構成される。
【００５３】回路動作は第２実施例回路と同様であっ
て、そのトランスコンダクタンス特性は図６に示すよう
になる。
て、そのトランスコンダクタンス特性は図６に示すよう
になる。
【００５４】次に、図７は、本発明の第４実施例に係る
差動増幅回路を示す。この第４実施例回路は、４つの差
動対、即ち、（Ｍ１、Ｍ２）のトランジスタ対及びこれ
を駆動する定電流源１（値Ｉ0)を備える差動対と、（Ｍ
３、Ｍ４）のトランジスタ対及びこれを駆動する定電流
源２（値ａ×Ｉ0)を備える差動対と、（Ｍ５、Ｍ６）の
トランジスタ対及びこれを駆動する定電流源３（値ａ′
×Ｉ0)を備える差動対と、（Ｍ７、Ｍ８）のトランジス
タ対及びこれを駆動する定電流源４（値ａ″×Ｉ0)を備
える差動対とを中心に構成される。なお、（Ｍ１、Ｍ
２）（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）（Ｍ７、Ｍ８）の４
つのトランジスタ対相互間でのβの比は、（Ｍ１、Ｍ
２）：（Ｍ３、Ｍ４）：（Ｍ５、Ｍ６）：（Ｍ７、Ｍ
８）＝１：ｂ：ｂ′：ｂ″となっている。
差動増幅回路を示す。この第４実施例回路は、４つの差
動対、即ち、（Ｍ１、Ｍ２）のトランジスタ対及びこれ
を駆動する定電流源１（値Ｉ0)を備える差動対と、（Ｍ
３、Ｍ４）のトランジスタ対及びこれを駆動する定電流
源２（値ａ×Ｉ0)を備える差動対と、（Ｍ５、Ｍ６）の
トランジスタ対及びこれを駆動する定電流源３（値ａ′
×Ｉ0)を備える差動対と、（Ｍ７、Ｍ８）のトランジス
タ対及びこれを駆動する定電流源４（値ａ″×Ｉ0)を備
える差動対とを中心に構成される。なお、（Ｍ１、Ｍ
２）（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）（Ｍ７、Ｍ８）の４
つのトランジスタ対相互間でのβの比は、（Ｍ１、Ｍ
２）：（Ｍ３、Ｍ４）：（Ｍ５、Ｍ６）：（Ｍ７、Ｍ
８）＝１：ｂ：ｂ′：ｂ″となっている。
【００５５】図７において、入力電圧Ｖinが印加される
差動入力対は、４つのトランジスタ対相互間において、
一方のトランジスタ（Ｍ１とＭ３とＭ５とＭ７）のゲー
ト同士及び他方のトランジスタ（Ｍ２とＭ４とＭ６とＭ
８）のゲート同士をそれぞれ共通接続して構成される。
差動入力対は、４つのトランジスタ対相互間において、
一方のトランジスタ（Ｍ１とＭ３とＭ５とＭ７）のゲー
ト同士及び他方のトランジスタ（Ｍ２とＭ４とＭ６とＭ
８）のゲート同士をそれぞれ共通接続して構成される。
【００５６】また、差動出力対は、４つのトランジスタ
対相互間において、（Ｍ１、Ｍ２）（Ｍ５、Ｍ６）の２
つのトランジスタ対の一方のトランジスタ（Ｍ１とＭ
５）と（Ｍ３、Ｍ４）（Ｍ７、Ｍ８）の２つのトランジ
スタ対の他方のトランジスタ（Ｍ４とＭ８）とのドレイ
ン同士及び（Ｍ１、Ｍ２）（Ｍ５、Ｍ６）の２つのトラ
ンジスタ対の他方のトランジスタ（Ｍ２とＭ６）と（Ｍ
３、Ｍ４）（Ｍ７、Ｍ８）の２つのトランジスタ対の一
方のトランジスタ（Ｍ３とＭ７）とのドレイン同士をそ
れぞれ共通接続して構成される。
対相互間において、（Ｍ１、Ｍ２）（Ｍ５、Ｍ６）の２
つのトランジスタ対の一方のトランジスタ（Ｍ１とＭ
５）と（Ｍ３、Ｍ４）（Ｍ７、Ｍ８）の２つのトランジ
スタ対の他方のトランジスタ（Ｍ４とＭ８）とのドレイ
ン同士及び（Ｍ１、Ｍ２）（Ｍ５、Ｍ６）の２つのトラ
ンジスタ対の他方のトランジスタ（Ｍ２とＭ６）と（Ｍ
３、Ｍ４）（Ｍ７、Ｍ８）の２つのトランジスタ対の一
方のトランジスタ（Ｍ３とＭ７）とのドレイン同士をそ
れぞれ共通接続して構成される。
【００５７】以上の構成において、追加した差動対にお
けるトランジスタＭ７、同Ｍ８のドレイン電流の差電流
ΔＩ4 は数式２６となるので、当該差動増幅回路の差動
出力電流は数式２７となり、これに数式２１、同２２、
同２３及び同２６の近似式を代入し、トランスコンダク
タンスが直線となるためにａ、ｂ、ａ′、ｂ′、ａ″、
ｂ″が満たすべき関係式を求めると数式２８となる。こ
の第４実施例回路のトランスコンダクタンス特性は図８
のようになる。
けるトランジスタＭ７、同Ｍ８のドレイン電流の差電流
ΔＩ4 は数式２６となるので、当該差動増幅回路の差動
出力電流は数式２７となり、これに数式２１、同２２、
同２３及び同２６の近似式を代入し、トランスコンダク
タンスが直線となるためにａ、ｂ、ａ′、ｂ′、ａ″、
ｂ″が満たすべき関係式を求めると数式２８となる。こ
の第４実施例回路のトランスコンダクタンス特性は図８
のようになる。
【００５８】
【数２６】
【００５９】
【数２７】
【００６０】
【数２８】
【００６１】次に、図９は、本発明の第５実施例に係る
差動増幅回路を示す。この第５実施例回路は、前記第４
実施例回路において差動出力対の形成方法を変更しての
ものである。即ち、差動出力対は、（Ｍ１、Ｍ２）（Ｍ
３、Ｍ４）（Ｍ５、Ｍ６）（Ｍ７、Ｍ８）の４つのトラ
ンジスタ対相互間において、（Ｍ１、Ｍ２）（Ｍ７、Ｍ
８）の２つのトランジスタ対の一方のトランジスタ（Ｍ
１とＭ７）と（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の２つのト
ランジスタ対の他方のトランジスタ（Ｍ４とＭ６）との
ドレイン同士及び（Ｍ１、Ｍ２）（Ｍ７、Ｍ８）の２つ
のトランジスタ対の他方のトランジスタ（Ｍ２とＭ８）
と（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の２つのトランジスタ
対の一方のトランジスタ（Ｍ３とＭ５）とのドレイン同
士をそれぞれ共通接続して構成される。
差動増幅回路を示す。この第５実施例回路は、前記第４
実施例回路において差動出力対の形成方法を変更しての
ものである。即ち、差動出力対は、（Ｍ１、Ｍ２）（Ｍ
３、Ｍ４）（Ｍ５、Ｍ６）（Ｍ７、Ｍ８）の４つのトラ
ンジスタ対相互間において、（Ｍ１、Ｍ２）（Ｍ７、Ｍ
８）の２つのトランジスタ対の一方のトランジスタ（Ｍ
１とＭ７）と（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の２つのト
ランジスタ対の他方のトランジスタ（Ｍ４とＭ６）との
ドレイン同士及び（Ｍ１、Ｍ２）（Ｍ７、Ｍ８）の２つ
のトランジスタ対の他方のトランジスタ（Ｍ２とＭ８）
と（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の２つのトランジスタ
対の一方のトランジスタ（Ｍ３とＭ５）とのドレイン同
士をそれぞれ共通接続して構成される。
【００６２】回路動作は第４実施例回路と同様であっ
て、そのトランスコンダクタンス特性は図１０に示すよ
うになる。
て、そのトランスコンダクタンス特性は図１０に示すよ
うになる。
【００６３】
【発明の効果】以上説明したように、本発明の差動増幅
回路によれば、２組の差動対（第１発明）または３組以
上の差動対（第２発明）をそのＦＥＴ対相互間の入出力
を所定の関係で接続し、特別の付加回路を要せずに構成
できるので、回路規模を増大させることなくトランスコ
ンダクタンスの直線性を改善できる差動増幅回路を提供
できる効果がある。
回路によれば、２組の差動対（第１発明）または３組以
上の差動対（第２発明）をそのＦＥＴ対相互間の入出力
を所定の関係で接続し、特別の付加回路を要せずに構成
できるので、回路規模を増大させることなくトランスコ
ンダクタンスの直線性を改善できる差動増幅回路を提供
できる効果がある。
【図１】本発明の第１実施例に係る差動増幅回路の回路
図である。
図である。
【図２】第１実施例回路のトランスコンダクタンス特性
図である。
図である。
【図３】本発明の第２実施例に係る差動増幅回路の回路
図である。
図である。
【図４】第２実施例回路のトランスコンダクタンス特性
図である。
図である。
【図５】本発明の第３実施例に係る差動増幅回路の回路
図である。
図である。
【図６】第３実施例回路のトランスコンダクタンス特性
図である。
図である。
【図７】本発明の第４実施例に係る差動増幅回路の回路
図である。
図である。
【図８】第４実施例回路のトランスコンダクタンス特性
図である。
図である。
【図９】本発明の第５実施例に係る差動増幅回路の回路
図である。
図である。
【図１０】第５実施例回路のトランスコンダクタンス特
性図である。
性図である。
【図１１】従来の差動増幅回路の回路図である。
【図１２】従来の差動増幅回路の回路図である。
【図１３】従来の差動増幅回路の回路図である。
１〜４ 定電流源 Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｖin 入力電圧
Claims (2)
- 【請求項１】 ２組の差動対で構成され； 差動入力対
が、一方の差動対におけるＦＥＴ（ＭＯＳトランジス
タ）対の一方のＦＥＴと他方の差動対におけるＦＥＴ対
の他方のＦＥＴとのゲート同士及び一方の差動対におけ
るＦＥＴ対の他方のＦＥＴと他方の差動対におけるＦＥ
Ｔ対の一方のＦＥＴとのゲート同士をそれぞれ共通接続
して構成され； 差動出力対が、各差動対におけるＦＥ
Ｔ対の一方のＦＥＴのドレイン同士及び他方のＦＥＴの
ドレイン同士をそれぞれ共通接続して構成される； こ
とを特徴とする差動増幅回路。 - 【請求項２】 Ｎ個（Ｎ≧３）の差動対で構成され；
差動入力対が、各差動対におけるＦＥＴ（ＭＯＳトラン
ジスタ）対の一方のＦＥＴのゲート同士及び他方のＦＥ
Ｔのゲート同士をそれぞれ共通接続して構成され； 差
動出力対が、少なくとも１つのＦＥＴ対の他方のＦＥＴ
と残余のＦＥＴ対の一方のＦＥＴとのドレイン同士及び
その少なくとも１つのＦＥＴ対の一方のＦＥＴと残余の
ＦＥＴ対の他方のＦＥＴとのドレイン同士をそれぞれ共
通接続して構成される； ことを特徴とする差動増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12002592A JP2914005B2 (ja) | 1992-04-14 | 1992-04-14 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12002592A JP2914005B2 (ja) | 1992-04-14 | 1992-04-14 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291850A true JPH05291850A (ja) | 1993-11-05 |
| JP2914005B2 JP2914005B2 (ja) | 1999-06-28 |
Family
ID=14776051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12002592A Expired - Lifetime JP2914005B2 (ja) | 1992-04-14 | 1992-04-14 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914005B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927629B2 (en) * | 2000-06-13 | 2005-08-09 | Fujitsu Limited | Differential amplifier having improved balanced and linearity |
| KR100736394B1 (ko) * | 2005-11-01 | 2007-07-09 | 삼성전자주식회사 | 선형성이 향상된 차동 회로, 이를 구비하는 차동 증폭 회로및 믹서 회로 |
| JP2008017058A (ja) * | 2006-07-04 | 2008-01-24 | Sharp Corp | 電圧−電流変換回路並びにその設計方法および設計システム |
| JP2023538618A (ja) * | 2020-08-19 | 2023-09-08 | キョウセラ インターナショナル インコーポレイテッド | 広帯域増幅器線形化技術 |
-
1992
- 1992-04-14 JP JP12002592A patent/JP2914005B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927629B2 (en) * | 2000-06-13 | 2005-08-09 | Fujitsu Limited | Differential amplifier having improved balanced and linearity |
| KR100736394B1 (ko) * | 2005-11-01 | 2007-07-09 | 삼성전자주식회사 | 선형성이 향상된 차동 회로, 이를 구비하는 차동 증폭 회로및 믹서 회로 |
| JP2008017058A (ja) * | 2006-07-04 | 2008-01-24 | Sharp Corp | 電圧−電流変換回路並びにその設計方法および設計システム |
| JP2023538618A (ja) * | 2020-08-19 | 2023-09-08 | キョウセラ インターナショナル インコーポレイテッド | 広帯域増幅器線形化技術 |
| US12355402B2 (en) | 2020-08-19 | 2025-07-08 | Kyocera International Inc. | Wideband amplifier linearization techniques |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2914005B2 (ja) | 1999-06-28 |
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