JPH07112136B2 - 差動入力差動出力型増幅器 - Google Patents
差動入力差動出力型増幅器Info
- Publication number
- JPH07112136B2 JPH07112136B2 JP61204347A JP20434786A JPH07112136B2 JP H07112136 B2 JPH07112136 B2 JP H07112136B2 JP 61204347 A JP61204347 A JP 61204347A JP 20434786 A JP20434786 A JP 20434786A JP H07112136 B2 JPH07112136 B2 JP H07112136B2
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- differential
- current
- circuit
- fets
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Description
【発明の詳細な説明】 〔概要〕 本発明は差動入力差動出力型増幅器において、 入力インピーダンスを高く設定すると系の安定性が悪く
なる従来例の問題点を解決するため、 差動入力を直接２個の入力段FETのゲートに供給し、こ
の入力段FETから２個のカレントミラー回路を介してそ
の間から差動出力を取出す構成とすることにより、 従来のものと同じ利得を持ち、かつ、入力インピーダン
スが高く、系の安定性が良好な回路を得るようにしたも
のである。
なる従来例の問題点を解決するため、 差動入力を直接２個の入力段FETのゲートに供給し、こ
の入力段FETから２個のカレントミラー回路を介してそ
の間から差動出力を取出す構成とすることにより、 従来のものと同じ利得を持ち、かつ、入力インピーダン
スが高く、系の安定性が良好な回路を得るようにしたも
のである。
本発明は差動入力差動出力型増幅器に関する。特に、微
小信号の差動入力差動出力型増幅器においては、入力イ
ンピーダンスが高いこと重要であり、このような増幅器
が必要とされている。
小信号の差動入力差動出力型増幅器においては、入力イ
ンピーダンスが高いこと重要であり、このような増幅器
が必要とされている。
第６図は従来の差動増幅器の一例を示す。入力端子11,1
2に印加された入力電圧V1,V2はその差をとられて出力端
子２に出力電圧V0として取出される。この回路の利得
は、 となり、出力電圧V0は、 となる。又、入力電圧V1の変化分をΔV1、入力電流I1の
変化分をΔI1とすると、この回路の入力インピーダンス
Ｚは、 となる。
2に印加された入力電圧V1,V2はその差をとられて出力端
子２に出力電圧V0として取出される。この回路の利得
は、 となり、出力電圧V0は、 となる。又、入力電圧V1の変化分をΔV1、入力電流I1の
変化分をΔI1とすると、この回路の入力インピーダンス
Ｚは、 となる。
上記従来のものは、利得R2/R1を得るための抵抗R1が入
力端子11,12に直接接続されており、これにより、DC的
にパスがあって電流I1,I2が流れ、入力インピーダンス
Ｚが比較的低い問題点であった。
力端子11,12に直接接続されており、これにより、DC的
にパスがあって電流I1,I2が流れ、入力インピーダンス
Ｚが比較的低い問題点であった。
又、利得を一定にして入力インピーダンスＺを高くしよ
うとすると必然的に抵抗R1とR2の値を大にしなければな
らず、このようにすると、抵抗R2の寄生容量等により安
定性が悪化する問題点があった。
うとすると必然的に抵抗R1とR2の値を大にしなければな
らず、このようにすると、抵抗R2の寄生容量等により安
定性が悪化する問題点があった。
本発明になる差動入力差動出力型増幅器は、第１図に示
す如く、 入力端子（11,12）に入来する差動入力（V1,V2）を直接
夫々のゲートに供給される２個の入力段FET（T3,T4）
と、入力段FET（T3,T4）の夫々のソースに同じ抵抗値の
抵抗（R1）を夫々介して共通の第１の定電流源（I3）に
接続された入力側電流回路と、入力段FET（T3,T4）の夫
々のドレインに別のFET（T1,T5,及び、T2,T6）で構成さ
れるカレントミラー回路を介して夫々同じ電流値の第２
の定電流源（I4）を接続され、別のFET（T1,T5,及び、T
2,T6）と第２の定電流源（I4）との接続点の間に同じ抵
抗値の抵抗（R2）を２個直列に接続された出力側電流回
路と、出力側電流回路における上記別のFET（T1,T5,及
び、T2,T6）と上記第２の定電流源（I4）との夫々の接
続点より差動出力（V01,V02）を取出す出力端子（21,
22）とより構成してなる。
す如く、 入力端子（11,12）に入来する差動入力（V1,V2）を直接
夫々のゲートに供給される２個の入力段FET（T3,T4）
と、入力段FET（T3,T4）の夫々のソースに同じ抵抗値の
抵抗（R1）を夫々介して共通の第１の定電流源（I3）に
接続された入力側電流回路と、入力段FET（T3,T4）の夫
々のドレインに別のFET（T1,T5,及び、T2,T6）で構成さ
れるカレントミラー回路を介して夫々同じ電流値の第２
の定電流源（I4）を接続され、別のFET（T1,T5,及び、T
2,T6）と第２の定電流源（I4）との接続点の間に同じ抵
抗値の抵抗（R2）を２個直列に接続された出力側電流回
路と、出力側電流回路における上記別のFET（T1,T5,及
び、T2,T6）と上記第２の定電流源（I4）との夫々の接
続点より差動出力（V01,V02）を取出す出力端子（21,
22）とより構成してなる。
差動入力を（V1−V2）、利得をR2/R1とすると、差動出
力（V01−V02）は（R2/R1）・（V1−V2）となり、従来
回路と同じ利得R2/R1を持ち、かつ、差動入力を直接２
個の入力段FET T3,T4に供給しているところから入力イ
ンピーダンスの高い差動入力差動出力型増幅器を得るこ
とができる。
力（V01−V02）は（R2/R1）・（V1−V2）となり、従来
回路と同じ利得R2/R1を持ち、かつ、差動入力を直接２
個の入力段FET T3,T4に供給しているところから入力イ
ンピーダンスの高い差動入力差動出力型増幅器を得るこ
とができる。
第１図は本発明になる差動入力差動出力型増幅器の第１
実施例の回路図を示す。同図において、入力端子11,12
は夫々直接MOSFET T3,T4のゲートに接続されており、F
ET T3,T4のソースは抵抗R1を介して共通に定電流源I4
に接続されており、そのドレインはMOSFET T1,T2のド
レイン及びゲートに接続されている。FET T1,T2のソー
スは電源に接続されており、そのドレイン及びゲートは
MOSFET T5,T6のゲートに接続されている。FET T1,T5
にて第１のカレントミラー回路、FET T2,T6にて第２の
カレントミラー回路が構成されている。
実施例の回路図を示す。同図において、入力端子11,12
は夫々直接MOSFET T3,T4のゲートに接続されており、F
ET T3,T4のソースは抵抗R1を介して共通に定電流源I4
に接続されており、そのドレインはMOSFET T1,T2のド
レイン及びゲートに接続されている。FET T1,T2のソー
スは電源に接続されており、そのドレイン及びゲートは
MOSFET T5,T6のゲートに接続されている。FET T1,T5
にて第１のカレントミラー回路、FET T2,T6にて第２の
カレントミラー回路が構成されている。
FET T5,T6のソースは電源に接続されており、そのドレ
インは夫々出力端子21,22に接続されていると共に、夫
々定電流源I4に接続されている。FET T5,T6の各ドレイ
ン間には２個の抵抗R2が直列に接続されている。
インは夫々出力端子21,22に接続されていると共に、夫
々定電流源I4に接続されている。FET T5,T6の各ドレイ
ン間には２個の抵抗R2が直列に接続されている。
ここで、FET T1,T2,T5,T6の電流増幅率を夫々βT1,β
T2,βT5,βT6とし、FET T3,T4の相互コンダクタンスを
夫々 とすると、 なる条件を満足するとき、出力差動利得はR2/R1とな
り、差動出力（V01−V02）は、 となる。以下、これについて説明する。
T2,βT5,βT6とし、FET T3,T4の相互コンダクタンスを
夫々 とすると、 なる条件を満足するとき、出力差動利得はR2/R1とな
り、差動出力（V01−V02）は、 となる。以下、これについて説明する。
いま、V1＝V2の定常時のFET T3のソース電位をV3A、定
電流源I3と抵抗R1との接続点の電位をVAとすると、V1−
V2＝ΔV1のように入力端子11が変動した場合、FET T3
のソース電位はV3A＋ΔV1になり、定電流源I3と抵抗R1
との接続点の電位は になる。これにより、FET T3側の抵抗R1に流れる電流
は、 になり、FET T4側の抵抗R1に流れる電流は、 となる。ここに、V4AはFET T4のソース電位である。
電流源I3と抵抗R1との接続点の電位をVAとすると、V1−
V2＝ΔV1のように入力端子11が変動した場合、FET T3
のソース電位はV3A＋ΔV1になり、定電流源I3と抵抗R1
との接続点の電位は になる。これにより、FET T3側の抵抗R1に流れる電流
は、 になり、FET T4側の抵抗R1に流れる電流は、 となる。ここに、V4AはFET T4のソース電位である。
従って、FET T3側の抵抗R1に流れる電流の変化分は、 となり、FET T4側の抵抗R1に流れる電流の変化分は、 となる。電流変化分ΔV1/2R1はカレントミラーとしてFE
T T1を介してFET T5に流れる一方、電流変化分−（Δ
V1/2R1）はカレントミラーとしてFET T2を介してFET
T6に流れる。この場合、電流変化分ΔV1/2R1は２個の抵
抗R2を介して右側の定電流源I4に流れ、この２個の抵抗
R2には なる電圧を生じ、これが出力端子21,22間より取出され
て差動出力（V01−V02）となる。
T T1を介してFET T5に流れる一方、電流変化分−（Δ
V1/2R1）はカレントミラーとしてFET T2を介してFET
T6に流れる。この場合、電流変化分ΔV1/2R1は２個の抵
抗R2を介して右側の定電流源I4に流れ、この２個の抵抗
R2には なる電圧を生じ、これが出力端子21,22間より取出され
て差動出力（V01−V02）となる。
一方、前述の条件を、 にすると、差動出力（V01−V02）は、 となる。
このように、本発明の差動入力差動出力型増幅器は、入
力端子11,12に直接MOSFET T3,T4のゲートが接続されて
いるので、第６図示の従来回路に比して入力インピーダ
ンスを高くとり得（DC的にパスがない）、この場合、従
来回路と同じ利得R2/R1を有する。
力端子11,12に直接MOSFET T3,T4のゲートが接続されて
いるので、第６図示の従来回路に比して入力インピーダ
ンスを高くとり得（DC的にパスがない）、この場合、従
来回路と同じ利得R2/R1を有する。
次に、FET T1,T5,或いは、FET T2,T6によるカレント
ミラー回路の消費電力について考えてみる。第１図示の
回路のカレントミラー回路の概略を示すと第２図に示す
如くとなる。同図において、入力側電流I1は入力側トラ
ンジスタQ1を経て流れる一方、この入力側電流I1に比例
した大きさの出力側電流I2が出力側トランジスタQ2を経
て流れる。
ミラー回路の消費電力について考えてみる。第１図示の
回路のカレントミラー回路の概略を示すと第２図に示す
如くとなる。同図において、入力側電流I1は入力側トラ
ンジスタQ1を経て流れる一方、この入力側電流I1に比例
した大きさの出力側電流I2が出力側トランジスタQ2を経
て流れる。
ここで、トランジスタQ1,Q2の電流増幅率を夫々β1,β
２とすると、出力側電流I2は、 I2＝（β2/β１）I1 （１） となる。ここで、入力側電流I1の微小変化分又は実信号
成分をΔI1、入力側電流I1のDC成分（一定）をI1DCとす
ると、入力側電流I1は I1≡I1DC＋ΔI1 （２） となり、（１）式，（２）式より、出力側電流I2は I2＝（β2/β１）・（I1DC＋ΔI1） （３） となる。
２とすると、出力側電流I2は、 I2＝（β2/β１）I1 （１） となる。ここで、入力側電流I1の微小変化分又は実信号
成分をΔI1、入力側電流I1のDC成分（一定）をI1DCとす
ると、入力側電流I1は I1≡I1DC＋ΔI1 （２） となり、（１）式，（２）式より、出力側電流I2は I2＝（β2/β１）・（I1DC＋ΔI1） （３） となる。
ところで、本発明では回路構成上、出力側電流I2に入力
側電流I1のDC成分を取出したくない。つまり、主として
（β2/β１）・ΔI1を得たい。このような場合、上記
（３）式中、（β2/β１）・I1DCの項は余分であり、出
力側電流I2にはこの（β2/β１）・I1DCなる比較的大き
な電流が流れ、この分だけ消費電力が多くなる不都合を
生じる。
側電流I1のDC成分を取出したくない。つまり、主として
（β2/β１）・ΔI1を得たい。このような場合、上記
（３）式中、（β2/β１）・I1DCの項は余分であり、出
力側電流I2にはこの（β2/β１）・I1DCなる比較的大き
な電流が流れ、この分だけ消費電力が多くなる不都合を
生じる。
第３図は上記不都合を除去した本発明になる差動入力差
動出力型増幅器の第２実施例の回路図を示し、同図中、
第１図と同一構成部分には同一番号、同一符号を付す。
同図において、MOSFET T1′はFET T1と並列に接続さ
れており、MOSFET T2′はFET T2と並列に接続されて
いる。FET T1′,T2′のゲートは共通にDCバイアス端子
３に接続されている。つまり、FET T1,T1′,T5にて第
１のカレントミラー回路、FET T2,T2′,T6にて第２の
カレントミラー回路が構成されている。
動出力型増幅器の第２実施例の回路図を示し、同図中、
第１図と同一構成部分には同一番号、同一符号を付す。
同図において、MOSFET T1′はFET T1と並列に接続さ
れており、MOSFET T2′はFET T2と並列に接続されて
いる。FET T1′,T2′のゲートは共通にDCバイアス端子
３に接続されている。つまり、FET T1,T1′,T5にて第
１のカレントミラー回路、FET T2,T2′,T6にて第２の
カレントミラー回路が構成されている。
いま、一方のカレントミラー回路の概略を第４図に示
し、その原理図を第５図に示す。
し、その原理図を第５図に示す。
第５図において、入力側電流I1は一定電流I11として定
電流源Ａに流れると共に、電流I12として入力側トラン
ジスタQ1を経て流れる。このように、定電流源Ａを設け
たため、入力側電流I1のDC成分はこの定電流源Ａを経て
流れる一定電流I11分だけ少なくなる。従って、前記
（３）式より、出力側電流I2は、 I2＝（β2/β１）｛（I1DC−I11）＋ΔI1）｝ （４） となり、（β2/β１）・I11だけ第２図示の回路のもの
よりも省電力化を図り得る。
電流源Ａに流れると共に、電流I12として入力側トラン
ジスタQ1を経て流れる。このように、定電流源Ａを設け
たため、入力側電流I1のDC成分はこの定電流源Ａを経て
流れる一定電流I11分だけ少なくなる。従って、前記
（３）式より、出力側電流I2は、 I2＝（β2/β１）｛（I1DC−I11）＋ΔI1）｝ （４） となり、（β2/β１）・I11だけ第２図示の回路のもの
よりも省電力化を図り得る。
これと同様に、第４図において、入力側電流I1は電流I
11としてトランジスタQ3を経て流れると共に、電流I12
として入力側トランジスタQ1を経て流れる。この場合、
トランジスタQ3のドレイン飽和領域（saturation領域）
におけるドレイン・ソース間電圧対ドレイン・ソース電
流特性の傾きRDSが充分大であるとすれば、端子３からD
Cバイアスにより電流I11を任意の大きさに設定できる。
従って、前記（４）式中、I1DC＝I11に設定することも
でき、DC成分を全く無視し得る程度にすることができ
る。
11としてトランジスタQ3を経て流れると共に、電流I12
として入力側トランジスタQ1を経て流れる。この場合、
トランジスタQ3のドレイン飽和領域（saturation領域）
におけるドレイン・ソース間電圧対ドレイン・ソース電
流特性の傾きRDSが充分大であるとすれば、端子３からD
Cバイアスにより電流I11を任意の大きさに設定できる。
従って、前記（４）式中、I1DC＝I11に設定することも
でき、DC成分を全く無視し得る程度にすることができ
る。
このように、第３図示の第２実施例のものは、第１図示
の第１実施例のものに比して省電力化を図り得る。その
他の動作は第１実施例と同様であるので、その説明を省
略する。
の第１実施例のものに比して省電力化を図り得る。その
他の動作は第１実施例と同様であるので、その説明を省
略する。
本発明によれば、従来回路と同じ利得を有し、かつ、入
力インピーダンスの高い増幅器を得ることができ、従来
のものに比して系を安定にし得、更に、主として交流信
号をカレントミラーすることで省電力化を図り得る等の
特長を有する。
力インピーダンスの高い増幅器を得ることができ、従来
のものに比して系を安定にし得、更に、主として交流信
号をカレントミラーすることで省電力化を図り得る等の
特長を有する。
第１図は本発明の第１実施例の回路図、 第２図は一般のカレントミラー回路の回路図、 第３図は本発明の第２実施例の回路図、 第４図は本発明におけるカレントミラー回路の回路図、 第５図は本発明におけるカレントミラー回路の原理図、 第６図は従来の回路図である。 図において、 11,12は差動入力端子、 21,22は差動出力端子、 ３はDCバイアス端子、 T1〜T6,T1′,T2′はFET、 R1,R2は抵抗、 I3,I4は定電流源である。
Claims (2)
- 【請求項１】入力端子（11,12）に入来する差動入力（V
1,V2）を直接夫々のゲートに供給される２個の入力段FE
T（T3,T4）と、 該入力段FET（T3,T4）の夫々のソースに同じ抵抗値の抵
抗（R1）を夫々介して共通の第１の定電流源（I3）に接
続された入力側電流回路と、 該入力段FET（T3,T4）の夫々のドレインに別のFET（T1,
T5,及び、T2,T6）で構成されるカレントミラー回路を介
して夫々同じ電流値の第２の定電流源（I4）を接続さ
れ、該別のFET（T1,T5,及び、T2,T6）と該第２の定電流
源（I4）との接続点の間に同じ抵抗値の抵抗（R2）を２
個直列に接続された出力側電流回路と、 該出力側電流回路における上記別のFET（T1,T5,及び、T
2,T6）と上記第２の定電流源（I4）との夫々の接続点よ
り差動出力（V01,V02）を取出す出力端子（21,22）とよ
り構成してなることを特徴とする差動入力差動出力型増
幅器。 - 【請求項２】該カレントミラー回路は、入力側トランジ
スタ（T1又はT2）に並列に定電流回路（T1′と３、又
は、T2′と３）を接続してなることを特徴とする特許請
求の範囲第１項記載の差動入力差動出力型増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204347A JPH07112136B2 (ja) | 1986-08-29 | 1986-08-29 | 差動入力差動出力型増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204347A JPH07112136B2 (ja) | 1986-08-29 | 1986-08-29 | 差動入力差動出力型増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6360611A JPS6360611A (ja) | 1988-03-16 |
| JPH07112136B2 true JPH07112136B2 (ja) | 1995-11-29 |
Family
ID=16488995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204347A Expired - Lifetime JPH07112136B2 (ja) | 1986-08-29 | 1986-08-29 | 差動入力差動出力型増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112136B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142942A (ja) * | 1993-11-18 | 1995-06-02 | Nec Corp | 差動増幅器 |
| JP2000156616A (ja) * | 1998-11-19 | 2000-06-06 | Sony Corp | 多入力差動増幅回路 |
| JP5364270B2 (ja) * | 2008-01-22 | 2013-12-11 | 株式会社東芝 | 充電装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140210A (ja) * | 1984-12-13 | 1986-06-27 | Toshiba Corp | 信号処理回路 |
-
1986
- 1986-08-29 JP JP61204347A patent/JPH07112136B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360611A (ja) | 1988-03-16 |
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