JPH05291893A - クロック選択回路 - Google Patents
クロック選択回路Info
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- JPH05291893A JPH05291893A JP9543192A JP9543192A JPH05291893A JP H05291893 A JPH05291893 A JP H05291893A JP 9543192 A JP9543192 A JP 9543192A JP 9543192 A JP9543192 A JP 9543192A JP H05291893 A JPH05291893 A JP H05291893A
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Abstract
(57)【要約】
【目的】 クロック信号の切り換え時における出力波形
へのスパイクの発生およびクロックパルス幅の乱れを有
効に防止できるクロック選択回路を提供する。 【構成】 第１，第２のクロック信号の立ち下がりに同
期するパルスをそれぞれ発生する第１，第２のパルス発
生回路１３，１４，１５，１６と、これら第１および第
２のパルス発生回路の出力を入力とする２入力ＡＮＤ回
路１７と、この２入力ＡＮＤ回路の出力をコントロール
入力とし、クロック選択信号をデータ入力として、コン
トロール入力が高レベルにあるときはデータ入力を出力
し、低レベルにあるときはデータ入力をラッチして出力
するラッチ回路１８と、このラッチ回路の出力に基づい
て第１，第２のクロック信号を選択する選択回路１１，
１２，１９，２０とを具えるクロック選択回路。
へのスパイクの発生およびクロックパルス幅の乱れを有
効に防止できるクロック選択回路を提供する。 【構成】 第１，第２のクロック信号の立ち下がりに同
期するパルスをそれぞれ発生する第１，第２のパルス発
生回路１３，１４，１５，１６と、これら第１および第
２のパルス発生回路の出力を入力とする２入力ＡＮＤ回
路１７と、この２入力ＡＮＤ回路の出力をコントロール
入力とし、クロック選択信号をデータ入力として、コン
トロール入力が高レベルにあるときはデータ入力を出力
し、低レベルにあるときはデータ入力をラッチして出力
するラッチ回路１８と、このラッチ回路の出力に基づい
て第１，第２のクロック信号を選択する選択回路１１，
１２，１９，２０とを具えるクロック選択回路。
Description
【０００１】
【産業上の利用分野】この発明は、論理回路におけるク
ロック選択回路に関するものである。
ロック選択回路に関するものである。
【０００２】
【従来の技術】従来のクロック選択回路として、例えば
「デジタルＩＣ回路の設計」（湯山俊夫著、第１１版、
ＣＱ出版社）第３９〜４０頁に、図３に示すものが記載
されている。図３に示すクロック選択回路においては、
第１のクロック信号ＣＫ１を第１の２入力ＡＮＤ回路１
の一方の入力端子に、第２のクロック信号ＣＫ２を第２
の２入力ＡＮＤ回路２の一方の入力端子にそれぞれ供給
すると共に、これら第１，第２の２入力ＡＮＤ回路１，
２の他方の入力端子にクロック選択信号ＳＥＬを、一方
はインバータ回路３で反転して供給し、これら第１，第
２の２入力ＡＮＤ回路１，２の出力を２入力ＯＲ回路４
に供給して、クロック選択信号ＳＥＬにより第１のクロ
ック信号ＣＫ１および第２のクロック信号ＣＫ２を選択
的に出力させるようにしている。
「デジタルＩＣ回路の設計」（湯山俊夫著、第１１版、
ＣＱ出版社）第３９〜４０頁に、図３に示すものが記載
されている。図３に示すクロック選択回路においては、
第１のクロック信号ＣＫ１を第１の２入力ＡＮＤ回路１
の一方の入力端子に、第２のクロック信号ＣＫ２を第２
の２入力ＡＮＤ回路２の一方の入力端子にそれぞれ供給
すると共に、これら第１，第２の２入力ＡＮＤ回路１，
２の他方の入力端子にクロック選択信号ＳＥＬを、一方
はインバータ回路３で反転して供給し、これら第１，第
２の２入力ＡＮＤ回路１，２の出力を２入力ＯＲ回路４
に供給して、クロック選択信号ＳＥＬにより第１のクロ
ック信号ＣＫ１および第２のクロック信号ＣＫ２を選択
的に出力させるようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、図３に
示す従来のクロック選択回路においては、第１，第２の
クロック信号ＣＫ１，ＣＫ２が同期している場合に、ク
ロック信号ＣＫ１，ＣＫ２がともに高レベルの状態でク
ロック選択信号ＳＥＬを高レベルから低レベルに切り換
えると、出力にスパイクが生じるという問題がある。
示す従来のクロック選択回路においては、第１，第２の
クロック信号ＣＫ１，ＣＫ２が同期している場合に、ク
ロック信号ＣＫ１，ＣＫ２がともに高レベルの状態でク
ロック選択信号ＳＥＬを高レベルから低レベルに切り換
えると、出力にスパイクが生じるという問題がある。
【０００４】すなわち、図４にタイミングチャートを示
すように、クロック選択信号ＳＥＬが高レベルから低レ
ベルになると、第２の２入力ＡＮＤ回路２の出力Ｚは同
時に高レベルから低レベルになるが、インバータ回路３
の出力Ｘは、該インバータ回路内での遅延時間だけ遅れ
て低レベルから高レベルになるため、第１の２入力ＡＮ
Ｄ回路１の出力Ｙは、第２の２入力ＡＮＤ回路２の出力
Ｚの変化よりも遅れて低レベルから高レベルになる。こ
のため、２入力ＯＲ回路４の入力が同時に低レベルにな
る状態が生じ、これによりその出力ＯＵＴに負のスパイ
クが生じることになる。
すように、クロック選択信号ＳＥＬが高レベルから低レ
ベルになると、第２の２入力ＡＮＤ回路２の出力Ｚは同
時に高レベルから低レベルになるが、インバータ回路３
の出力Ｘは、該インバータ回路内での遅延時間だけ遅れ
て低レベルから高レベルになるため、第１の２入力ＡＮ
Ｄ回路１の出力Ｙは、第２の２入力ＡＮＤ回路２の出力
Ｚの変化よりも遅れて低レベルから高レベルになる。こ
のため、２入力ＯＲ回路４の入力が同時に低レベルにな
る状態が生じ、これによりその出力ＯＵＴに負のスパイ
クが生じることになる。
【０００５】また、第１，第２のクロック信号ＣＫ１，
ＣＫ２が非同期の場合には、それらの位相が一致したと
きに切り換えを行う必要があるが、図３に示す従来のク
ロック選択回路においては、位相の一致を検出してクロ
ックの切り換えを行う機能を有していない。このため、
クロック選択信号ＳＥＬの切り換わり時にクロックが切
り換わってしまい、図５に示すように、第１，第２のク
ロック信号ＣＫ１，ＣＫ２の変化のタイミングによって
は、出力波形のパルス幅が変化してしまうという問題も
ある。
ＣＫ２が非同期の場合には、それらの位相が一致したと
きに切り換えを行う必要があるが、図３に示す従来のク
ロック選択回路においては、位相の一致を検出してクロ
ックの切り換えを行う機能を有していない。このため、
クロック選択信号ＳＥＬの切り換わり時にクロックが切
り換わってしまい、図５に示すように、第１，第２のク
ロック信号ＣＫ１，ＣＫ２の変化のタイミングによって
は、出力波形のパルス幅が変化してしまうという問題も
ある。
【０００６】この発明は、このような従来の問題点に着
目してなされたもので、クロック信号の切り換え時にお
ける出力波形へのスパイクの発生およびクロックパルス
幅の乱れを有効に防止できるよう適切に構成したクロッ
ク選択回路を提供することを目的とする。
目してなされたもので、クロック信号の切り換え時にお
ける出力波形へのスパイクの発生およびクロックパルス
幅の乱れを有効に防止できるよう適切に構成したクロッ
ク選択回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明では、第１のクロック信号を入力し、その
立ち下がりに同期するパルスを発生する第１のパルス発
生回路と、第２のクロック信号を入力し、その立ち下が
りに同期するパルスを発生する第２のパルス発生回路
と、これら第１および第２のパルス発生回路の出力を入
力とする２入力ＡＮＤ回路と、この２入力ＡＮＤ回路の
出力をコントロール入力とし、前記第１および第２のク
ロック信号を選択するためのクロック選択信号をデータ
入力として、前記コントロール入力が高レベルにあると
きはデータ入力を出力し、低レベルにあるときはデータ
入力をラッチして出力するラッチ回路と、前記第１およ
び第２のクロック信号を入力し、これらのクロック信号
を前記ラッチ回路の出力に基づいて選択する選択回路と
によりクロック選択回路を構成する。
め、この発明では、第１のクロック信号を入力し、その
立ち下がりに同期するパルスを発生する第１のパルス発
生回路と、第２のクロック信号を入力し、その立ち下が
りに同期するパルスを発生する第２のパルス発生回路
と、これら第１および第２のパルス発生回路の出力を入
力とする２入力ＡＮＤ回路と、この２入力ＡＮＤ回路の
出力をコントロール入力とし、前記第１および第２のク
ロック信号を選択するためのクロック選択信号をデータ
入力として、前記コントロール入力が高レベルにあると
きはデータ入力を出力し、低レベルにあるときはデータ
入力をラッチして出力するラッチ回路と、前記第１およ
び第２のクロック信号を入力し、これらのクロック信号
を前記ラッチ回路の出力に基づいて選択する選択回路と
によりクロック選択回路を構成する。
【０００８】
【作用】かかる構成において、第１および第２のパルス
発生回路の出力を入力とする２入力ＡＮＤ回路の出力
は、第１および第２のクロック信号がともに低レベルに
あるときに高レベルとなり、その時のクロック選択信号
がラッチ回路から出力され、それに基づいて第１および
第２のクロック信号が選択される。したがって、第１お
よび第２のクロック信号の切り換えは、両者の位相が一
致し、ともに低レベルのときに行われることになるの
で、切り換え時に出力波形にスパイクが発生することが
ないと共に、出力パルス幅が変化することもない。
発生回路の出力を入力とする２入力ＡＮＤ回路の出力
は、第１および第２のクロック信号がともに低レベルに
あるときに高レベルとなり、その時のクロック選択信号
がラッチ回路から出力され、それに基づいて第１および
第２のクロック信号が選択される。したがって、第１お
よび第２のクロック信号の切り換えは、両者の位相が一
致し、ともに低レベルのときに行われることになるの
で、切り換え時に出力波形にスパイクが発生することが
ないと共に、出力パルス幅が変化することもない。
【０００９】
【実施例】図１は、この発明の一実施例を示すものであ
る。この実施例では、第１のクロック信号ＣＫ１を第１
の２入力ＡＮＤ回路１１の一方の入力端子に、第２のク
ロック信号ＣＫ２を第２の２入力ＡＮＤ回路１２の一方
の入力端子にそれぞれ供給する。また、第１のクロック
信号ＣＫ１は、第１の２入力ＮＯＲ回路１３の一方の入
力端子に供給すると共に、第１の反転遅延素子１４を介
して該ＮＯＲ回路１３の他方の入力端子に供給する。同
様に、第２のクロック信号ＣＫ２は、第２の２入力ＮＯ
Ｒ回路１５の一方の入力端子に供給すると共に、第２の
反転遅延素子１６を介して該ＮＯＲ回路１５の他方の入
力端子に供給する。
る。この実施例では、第１のクロック信号ＣＫ１を第１
の２入力ＡＮＤ回路１１の一方の入力端子に、第２のク
ロック信号ＣＫ２を第２の２入力ＡＮＤ回路１２の一方
の入力端子にそれぞれ供給する。また、第１のクロック
信号ＣＫ１は、第１の２入力ＮＯＲ回路１３の一方の入
力端子に供給すると共に、第１の反転遅延素子１４を介
して該ＮＯＲ回路１３の他方の入力端子に供給する。同
様に、第２のクロック信号ＣＫ２は、第２の２入力ＮＯ
Ｒ回路１５の一方の入力端子に供給すると共に、第２の
反転遅延素子１６を介して該ＮＯＲ回路１５の他方の入
力端子に供給する。
【００１０】第１，第２の２入力ＮＯＲ回路１３，１５
の出力は、第３の２入力ＡＮＤ回路１７に供給し、この
ＡＮＤ回路１７の出力をラッチ回路１８のコントロール
信号入力端子Ｇに供給する。ラッチ回路１８には、その
データ入力端子Ｄにクロック選択信号ＳＥＬを供給し、
入力端子Ｇに供給されるコントロール信号が高レベルの
とき、データ入力端子Ｄに供給されるデータを通過させ
て出力端子から出力させ、低レベルのときにデータをラ
ッチして、そのラッチしたデータを出力端子から出力さ
せる。このラッチ回路１８の出力は、第２の２入力ＡＮ
Ｄ回路１２の他方の入力端子に供給すると共に、インバ
ータ回路１９を介して第１の２入力ＡＮＤ回路１１の他
方の入力端子に供給し、これら第１，第２の２入力ＡＮ
Ｄ回路１１，１２の出力を２入力ＯＲ回路２０に供給し
て、クロック選択信号ＳＥＬにより選択された第１のク
ロック信号ＣＫ１および第２のクロック信号ＣＫ２の出
力信号ＯＵＴを得る。
の出力は、第３の２入力ＡＮＤ回路１７に供給し、この
ＡＮＤ回路１７の出力をラッチ回路１８のコントロール
信号入力端子Ｇに供給する。ラッチ回路１８には、その
データ入力端子Ｄにクロック選択信号ＳＥＬを供給し、
入力端子Ｇに供給されるコントロール信号が高レベルの
とき、データ入力端子Ｄに供給されるデータを通過させ
て出力端子から出力させ、低レベルのときにデータをラ
ッチして、そのラッチしたデータを出力端子から出力さ
せる。このラッチ回路１８の出力は、第２の２入力ＡＮ
Ｄ回路１２の他方の入力端子に供給すると共に、インバ
ータ回路１９を介して第１の２入力ＡＮＤ回路１１の他
方の入力端子に供給し、これら第１，第２の２入力ＡＮ
Ｄ回路１１，１２の出力を２入力ＯＲ回路２０に供給し
て、クロック選択信号ＳＥＬにより選択された第１のク
ロック信号ＣＫ１および第２のクロック信号ＣＫ２の出
力信号ＯＵＴを得る。
【００１１】以下、この実施例の動作を図２に示すタイ
ミングチャートを参照しながら説明する。図１におい
て、第１，第２のクロック信号ＣＫ１，ＣＫ２が立ち下
がると、第１，第２の２入力ＮＯＲ回路１３，１５の出
力ａ，ｂには、それぞれ第１，第２の反転遅延素子１
４，１６による遅延分のパルス幅を有する正パルスが発
生する。したがって、第３の２入力ＡＮＤ回路１７の出
力ｃには、クロック信号ＣＫ１，ＣＫ２がともに立ち下
がり、出力ａ，ｂに同時に正パルスが発生したときにの
み、正パルスが発生することになる。
ミングチャートを参照しながら説明する。図１におい
て、第１，第２のクロック信号ＣＫ１，ＣＫ２が立ち下
がると、第１，第２の２入力ＮＯＲ回路１３，１５の出
力ａ，ｂには、それぞれ第１，第２の反転遅延素子１
４，１６による遅延分のパルス幅を有する正パルスが発
生する。したがって、第３の２入力ＡＮＤ回路１７の出
力ｃには、クロック信号ＣＫ１，ＣＫ２がともに立ち下
がり、出力ａ，ｂに同時に正パルスが発生したときにの
み、正パルスが発生することになる。
【００１２】一方、ラッチ回路１８は、コントロール信
号が高レベルのときスルーとなって、データ入力端子Ｄ
に供給されるクロック選択信号ＳＥＬを出力に伝達し、
低レベルのときは前の状態を保持するので、ラッチ回路
１８の出力ｄには、クロック信号ＣＫ１，ＣＫ２がとも
に立ち下がり、出力ｃに正パルスが発生した時点でのク
ロック選択信号ＳＥＬの状態が伝達されることになり、
この出力ｃによってクロック信号ＣＫ１，ＣＫ２の切り
換えが行われることになる。
号が高レベルのときスルーとなって、データ入力端子Ｄ
に供給されるクロック選択信号ＳＥＬを出力に伝達し、
低レベルのときは前の状態を保持するので、ラッチ回路
１８の出力ｄには、クロック信号ＣＫ１，ＣＫ２がとも
に立ち下がり、出力ｃに正パルスが発生した時点でのク
ロック選択信号ＳＥＬの状態が伝達されることになり、
この出力ｃによってクロック信号ＣＫ１，ＣＫ２の切り
換えが行われることになる。
【００１３】この実施例によれば、クロック選択信号Ｓ
ＥＬが高レベルから低レベルに切り換わったときに、図
４で示したように、第１，第２の２入力ＡＮＤ回路１
１，１２の出力がともに低レベルとなるが、この状態で
はクロック信号ＣＫ１，ＣＫ２がともに低レベルなの
で、出力波形に何ら影響を及ぼすことはない。また、ク
ロック信号ＣＫ１，ＣＫ２が非同期の場合でも、それら
がともに低レベルとなり、出力ａ，ｂがともに高レベル
になった時点でのクロック選択信号ＳＥＬによって切り
換えが行われるので、切り換え時におけるクロックパル
ス幅の乱れも生じない。
ＥＬが高レベルから低レベルに切り換わったときに、図
４で示したように、第１，第２の２入力ＡＮＤ回路１
１，１２の出力がともに低レベルとなるが、この状態で
はクロック信号ＣＫ１，ＣＫ２がともに低レベルなの
で、出力波形に何ら影響を及ぼすことはない。また、ク
ロック信号ＣＫ１，ＣＫ２が非同期の場合でも、それら
がともに低レベルとなり、出力ａ，ｂがともに高レベル
になった時点でのクロック選択信号ＳＥＬによって切り
換えが行われるので、切り換え時におけるクロックパル
ス幅の乱れも生じない。
【００１４】なお、この発明は上述した実施例にのみ限
定されるものではなく、幾多の変形または変更が可能で
ある。例えば、上述した実施例では、各クロック信号に
対して反転遅延素子とＮＯＲ回路とを用いて、クロック
信号の立ち下がり時に正パルスを生成するようにした
が、クロック信号をインバータ回路で反転し、その反転
出力を２入力ＡＮＤ回路の一方の入力端子に供給すると
共に、反転遅延素子を介して該２入力ＡＮＤ回路の他方
の入力端子に供給して、クロック信号の立ち下がりに同
期する正パルスを生成するよう構成することもできる。
定されるものではなく、幾多の変形または変更が可能で
ある。例えば、上述した実施例では、各クロック信号に
対して反転遅延素子とＮＯＲ回路とを用いて、クロック
信号の立ち下がり時に正パルスを生成するようにした
が、クロック信号をインバータ回路で反転し、その反転
出力を２入力ＡＮＤ回路の一方の入力端子に供給すると
共に、反転遅延素子を介して該２入力ＡＮＤ回路の他方
の入力端子に供給して、クロック信号の立ち下がりに同
期する正パルスを生成するよう構成することもできる。
【００１５】
【発明の効果】以上のように、この発明によれば、第１
および第２のクロック信号の切り換えを、両者の位相が
一致し、ともに低レベルのときに行うよう構成したの
で、切り換え時における出力波形へのスパイクの発生お
よびクロックパルス幅の乱れを有効に防止することがで
きる。
および第２のクロック信号の切り換えを、両者の位相が
一致し、ともに低レベルのときに行うよう構成したの
で、切り換え時における出力波形へのスパイクの発生お
よびクロックパルス幅の乱れを有効に防止することがで
きる。
【図１】この発明の一実施例を示す回路図である。
【図２】図１の動作を説明するためのタイミングチャー
トである。
トである。
【図３】従来のクロック選択回路の構成を示す図であ
る。
る。
【図４】図３の動作を説明するためのタイミングチャー
トである。
トである。
【図５】同じく図３の動作を説明するためのタイミング
チャートである。
チャートである。
【符号の説明】 １１ 第１の２入力ＡＮＤ回路 １２ 第２の２入力ＡＮＤ回路 １３ 第１の２入力ＮＯＲ回路 １４ 第１の反転遅延素子 １５ 第２の２入力ＮＯＲ回路 １６ 第２の反転遅延素子 １７ 第３の２入力ＡＮＤ回路 １８ ラッチ回路 １９ インバータ回路 ２０ ２入力ＯＲ回路
Claims (4)
- 【請求項１】 第１のクロック信号を入力し、その立ち
下がりに同期するパルスを発生する第１のパルス発生回
路と、第２のクロック信号を入力し、その立ち下がりに
同期するパルスを発生する第２のパルス発生回路と、こ
れら第１および第２のパルス発生回路の出力を入力とす
る２入力ＡＮＤ回路と、この２入力ＡＮＤ回路の出力を
コントロール入力とし、前記第１および第２のクロック
信号を選択するためのクロック選択信号をデータ入力と
して、前記コントロール入力が高レベルにあるときはデ
ータ入力を出力し、低レベルにあるときはデータ入力を
ラッチして出力するラッチ回路と、前記第１および第２
のクロック信号を入力し、これらのクロック信号を前記
ラッチ回路の出力に基づいて選択する選択回路とを具え
ることを特徴とするクロック選択回路。 - 【請求項２】 前記第１および第２のパルス発生回路の
各々は、反転遅延素子および２入力ＮＯＲ回路を有し、
対応するクロック信号を２入力ＮＯＲ回路の一方の入力
端子に供給すると共に、反転遅延素子を介して２入力Ｎ
ＯＲ回路の他方の入力端子に供給して、該２入力ＮＯＲ
回路から対応するクロック信号の立ち下がりに同期する
パルスを発生させるよう構成したことを特徴とする請求
項１記載のクロック選択回路。 - 【請求項３】 前記第１および第２のパルス発生回路の
各々は、インバータ回路、反転遅延素子および２入力Ａ
ＮＤ回路を有し、対応するクロック信号をインバータ回
路で反転し、その反転出力を２入力ＡＮＤ回路の一方の
入力端子に供給すると共に、反転遅延素子を介して２入
力ＡＮＤ回路の他方の入力端子に供給して、該２入力Ａ
ＮＤ回路から対応するクロック信号の立ち下がりに同期
するパルスを発生させるよう構成したことを特徴とする
請求項１記載のクロック選択回路。 - 【請求項４】 前記選択回路は、第１および第２の２入
力ＡＮＤ回路、２入力ＯＲ回路およびインバータ回路を
有し、前記第１のクロック信号を第１の２入力ＡＮＤ回
路の一方の入力端子に、前記第２のクロック信号を第２
の２入力ＡＮＤ回路の一方の入力端子にそれぞれ供給
し、これら第１および第２の２入力ＡＮＤ回路の他方の
入力端子に、前記ラッチ回路の出力を、一方はインバー
タ回路を介して供給し、第１および第２の２入力ＡＮＤ
回路の出力を２入力ＯＲ回路に供給して、該２入力ＯＲ
回路から選択したクロック信号を得るよう構成したこと
を特徴とする請求項１，２または３記載のクロック選択
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9543192A JPH05291893A (ja) | 1992-04-15 | 1992-04-15 | クロック選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9543192A JPH05291893A (ja) | 1992-04-15 | 1992-04-15 | クロック選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291893A true JPH05291893A (ja) | 1993-11-05 |
Family
ID=14137513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9543192A Withdrawn JPH05291893A (ja) | 1992-04-15 | 1992-04-15 | クロック選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004049570A1 (ja) * | 2002-11-28 | 2004-06-10 | Fujitsu Limited | セレクタ回路及び半導体装置 |
-
1992
- 1992-04-15 JP JP9543192A patent/JPH05291893A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004049570A1 (ja) * | 2002-11-28 | 2004-06-10 | Fujitsu Limited | セレクタ回路及び半導体装置 |
| US7256620B2 (en) | 2002-11-28 | 2007-08-14 | Fujitsu Limited | Selector circuit and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |