JPH04223729A - 信号同期化回路装置 - Google Patents

信号同期化回路装置

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JPH04223729A
JPH04223729A JP3083254A JP8325491A JPH04223729A JP H04223729 A JPH04223729 A JP H04223729A JP 3083254 A JP3083254 A JP 3083254A JP 8325491 A JP8325491 A JP 8325491A JP H04223729 A JPH04223729 A JP H04223729A
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JP
Japan
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signal
flip
flop
output
input
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Withdrawn
Application number
JP3083254A
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English (en)
Inventor
Peter Preller
ペーター　プレラー
Andreas Grubert
アンドレアス　グルーベルト
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Siemens Corp
Original Assignee
Siemens Corp
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Publication date
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Publication of JPH04223729A publication Critical patent/JPH04223729A/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパルス状信号の同期化の
ための回路装置に関する。
【０００２】
【産業上の利用分野】非同期のパルス状信号の同期化の
ための回路装置はたとえばティーツェ、シェンク（Ｔｉ
ｅｔｚｅ　Ｓｃｈｅｎｋ）の“半導体回路技術”、第８
版、第２５５ないし２５６頁、特に第１０４９図から知
られている。非同期の信号はここではクロック制御され
るフリップフロップのデータ入力端に供給される。フリ
ップフロップのクロック入力端には同期化すべきシステ
ムクロックが与えられている。フリップフロップのデー
タ出力端から同期化されたデータ信号を取り出すことが
できる。非同期信号はこの際システムクロックの立ち上
がりおよび（または）立ち下がりにより評価される。た
とえば高密度集積ＭＯＳ回路のようなディジタル回路で
は往々にして信号送信回路および信号処理回路のシステ
ムクロック信号の間の遅い位相シフトが生ずる。たいて
いこれらのシフトは熱的影響に帰せられる。いま信号処
理回路の入力端におけるデータ信号の立ち上がりまたは
立ち下がり区間がそのシステムクロックの評価時点に位
置していると、クロック周期の幅を有するジッタに通ず
る評価の不確実さが生ずる。
【０００３】
【発明が解決しようとする課題】本発明の課題はパルス
状信号の同期化のための回路装置を、ジッターのない同
期化を保証し得るように改良することである。
【０００４】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、データ入力端、データ出力端お
よびクロック入力端を有するクロック制御されるフリッ
プフロップを有し、フリップフロップのデータ入力端に
同期化すべきパルス状信号が供給され、フリップフロッ
プのデータ出力端から同期化された信号が取り出し可能
であるパルス状信号の同期化のための回路装置において
、同期化すべきパルス状信号が供給される測定回路が設
けられており、測定回路に少なくとも１つのクロック信
号が供給され、測定回路が、測定回路に供給されるクロ
ック信号に等しいか、もしくは測定回路に供給されるク
ロック信号に対して位相シフトされたクロック信号であ
る１つの出力信号を発生し、測定回路から発生された出
力信号がフリップフロップのクロック入力端に供給され
、測定回路が、パルス状信号の評価すべき側縁と測定回
路の出力信号の評価された側縁との間の位相差を求め、
また位相差の予め定められた値を下回った際に測定回路
の出力信号をそれぞれ他のクロック信号に切換える手段
が設けられるものである。
【０００５】本発明の具体的な構成は請求項２位かに示
すとおりである。
【０００６】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
【０００７】図１に示されている原理回路図はクロック
制御されるフリップフロップ２および測定回路４を含ん
でいる。測定回路４は２つの入力端および１つの出力端
を有する。同期化すべきパルス状信号は第１の入力端子
１を介してフリップフロップ２のデータ入力端および測
定回路４の第１の入力端に供給される。第２の入力端子
Ｓを介して測定回路４の第２の入力端はクロック信号を
与えられる。測定回路４は、クロック制御されるフリッ
プフロップ２のクロック入力端に供給される１つの出力
信号を発生する。同期化された信号はフリップフロップ
２のデータ出力端に与えられ、出力端子３から取り出し
可能である。
【０００８】機能を説明するため、データ信号が１つの
パルス列であり、またこのパルス列の側縁がクロック信
号の論理“１”範囲の内側に位置していると仮定する。 さらに、このパルス列の側縁がクロック信号の評価され
る側縁のジッターに通ずる範囲の外側に位置していると
仮定する。その際にデータ信号の周波数はクロック信号
の周波数にくらべて小さいものとする。立ち上がり区間
による評価も立ち下がり区間による評価もこの場合に評
価時点での信号状態の一義的な対応付けを生ずるであろ
う。いまクロック信号の周波数が最小に上昇することか
ら出発すると、クロック信号の評価側縁は徐々に同期化
すべき信号の側縁の範囲に延びるであろう。同期化すべ
き信号の側縁が定められた範囲内に位置すると、このこ
とを測定回路が認識し、また評価をこれまでのクロック
信号に対して位相シフトされたクロック信号に切換える
。この位相シフトされたクロック信号はたとえばこれま
でのクロック信号に重ならないクロック信号または反転
されたクロック信号であってよい。こうしてジッターが
確実に回避される。
【０００９】図２に示す本発明による回路装置は再びク
ロック制御されるフリップフロップ２を示しており、そ
のデータ入力端は第１の入力端子１と、またそのデータ
出力端は出力端子３と接続されている。測定回路４は第
１の微分器６を含んでおり、その入力端は入力端子１と
接続されている。第１の微分器６の出力は論理アンドゲ
ート８の第１の入力端に供給される。論理アンドゲート
８の出力端は別のフリップフロップ９の入力端と接続さ
れている。別のフリップフロップ９はクロック制御され
ず、またフリップフロップ９の入力端における１つのパ
ルスの際にその出力端における論理状態を反転する。フ
リップフロップ９の出力端は排他的オアゲート１０の第
１の入力端と接続されている。排他的オアゲート１０の
第２の入力端は、第２の入力端子５に与えられている信
号を与えられる。排他的オアゲート１０の出力端は一方
では測定回路の出力端と、従ってまた第１のフリップフ
ロップ２のクロック入力端および第２の微分器７の入力
端と接続されている。第２の微分器７の出力端はアンド
ゲート８の第２の入力端と接続されている。
【０００１０】図２中に参照符号ＡないしＨを付されて
いる個所における８つの信号の時間的経過が示されてい
る図４を用い、動作を一層詳細に説明する。入力端子５
には、図４中に参照符号Ａを付されているクロック信号
が、また入力端子１には何分の一もの低い周波数を有す
るパルス状データ信号Ｂが与えられている。微分器６の
入力端に１つのパルス立ち上がり区間が生ずると、微分
器６はその出力端に予め定められた幅のパルスを生ずる
。同じ過程が微分器７により同期クロック信号Ｇの立ち
上がり区間により行われる。微分器６、７により形成さ
れるパルスの時間的経過は図４中に参照符号ＣおよびＤ
を付されている。微分器６、７により形成される両信号
はアンドゲート８を介して論理演算される。アンドゲー
ト８の出力端には、データ信号Ｂの立ち上がり区間が同
期クロック信号Ｇの立ち上がり区間の特定の範囲のなか
に位置するか否かを指示する論理信号Ｅが与えられてい
る。この範囲の大きさは微分器６、７により決定され、
また１つの広い範囲内で選定され得る。
【０００１１】データ信号Ｂの立ち上がり区間が予め定
められた範囲（図４中にたとえば破線により記入されて
いる）のなかに位置すると、アンドゲート８の出力端に
１つの短いパルスが発生される。このパルスは第２のフ
リップフロップ９のデータ出力端の論理状態を反転する
。フリップフロップ９の論理状態に関係してクロック信
号もしくは反転されたクロック信号がクロック制御され
るフリップフロップ２のクロック入力端に供給される。 排他的オアゲート１０はこのことを簡単な仕方で可能に
する。排他的オアゲート１０の第１の入力端に１つの論
理“０”が与えられていると、排他的オアゲートの出力
信号は第２の入力端子に与えられているクロック信号に
等しい。排他的オアゲート１０の第１の入力端に１つの
論理“１”が与えられていると、排他的オアゲートの出
力信号は第２の入力端子おいて反転されたクロック信号
に等しい。同期化される信号が専ら入力端子５に与えら
れているクロック信号と同期化されるべきであったなら
ば、出力端子３において取り出し可能な信号は、クロッ
ク入力端で入力端子５と接続されている別のフリップフ
ロップ（図２中には示されていない）を介して導かれな
ければならないであろう。
【０００１２】図２中に示されている本発明による実施
例は図１中に示されている原理回路装置の１つの簡単な
実現を可能にし、その際ただ１つのクロック信号が必要
である。さらにただ１つのクロック制御されるフリップ
フロップ２の使用により短い信号伝播時間が保証されて
いる。もちろん、相応のフリップフロップ２および微分
器６、７を有し、クロック信号の立ち下がり区間による
評価を保証する本発明による実現も可能である。図２中
に示されている測定回路装置は評価側縁とデータ信号の
立ち上がり区間との間の位相差のみを比較する。このこ
とはたいていデータ信号のジッタなしの同期化のために
も十分である。立ち下がり区間も測定回路により検出さ
れるべきであったならば、微分器６は立ち下がり区間に
おいても定められた長さの相応のパルスを形成しなけれ
ばならないであろう。さらに、示されている回路装置は
容易にＭＯＳ技術を使用して製作することができる。
【００１３】図３中に示されている第２の実施例は２つ
の直列に接続されている遅延要素１１、１２を含んでい
る。第１の遅延要素の入力端は第１の入力端子１と接続
されている。さらに図３による回路装置は２つの直列に
接続されているクロック制御されるフリップフロップ１
４、１７を含んでいる。第１のフリップフロップ１４の
データ入力端は直列に接続されている遅延要素１１、１
２の中間取り出し点と接続されている。第１のフリップ
フロップ１４のデータ出力端は第２のフリップフロップ
１７のデータ入力端と接続されている。さらに４つの別
のフリップフロップ１３、１６、１５、１８が設けられ
ている。第３のフリップフロップ１３のデータ入力端は
第１の入力端子１に与えられている信号を与えられる。 第３のフリップフロップ１３のデータ出力端は第４のフ
リップフロップ１６のデータ入力端と、また第５のフリ
ップフロップ１５のデータ出力端は第６のフリップフロ
ップ１８のデータ入力端と接続されている。第５のフリ
ップフロップ１５のデータ入力端は第２の遅延要素１２
の出力端と接続されている。第１、第３および第５のフ
リップフロップ１４、１３、１５のクロック入力端はオ
アゲート２０の出力信号を与えられる。第２、第４およ
び第６のフリップフロップ１７、１６、１８のクロック
入力端は第２の入力端子２３と接続されている。第４お
よび第６のフリップフロップ１６、１８のデータ出力は
排他的オアゲート２１の両入力端に供給される。排他的
オアゲート２１の出力端は第７のフリップフロップ１９
のデータ入力端と接続されている。第２のフリップフロ
ップ１７のデータ出力端は別の第８のフリップフロップ
２２のデータ入力端と接続されている。第８のフリップ
フロップ２２の出力信号を供給される出力端子３が設け
られている。第８のフリップフロップ２２および第７の
フリップフロップ１９のクロック入力端およびオアゲー
ト２０の第１の入力端と接続されている第３の入力端子
５が設けられている。第８のフリップフロップ１９の出
力信号はオアゲート２０の第２の入力端に供給される。
【００１４】図３中に参照符号ＩないしＴを付されてい
る個所における１１の信号の時間的経過を示す図５を用
いて、動作を一層詳細に説明する。入力端子５には第１
のクロック信号が与えられている。このクロック信号と
重ならない１つのクロック信号が第２の入力端子２３に
与えられている。両信号は図５中で参照符号ＩおよびＫ
を付されている。図１からのクロック制御されるフリッ
プフロップ２はここでは直列に接続されているフリップ
フロップ１４、１７により形成される。図１からの測定
回路４はここではフリップフロップ１３、１６；１５、
１８、排他的オア回路２１、フリップフロップ１９、オ
アゲート２０および両遅延要素１１、１２から成ってい
る。すべてのフリップフロップは、１つのこのようなフ
リップフロップのクロック入力端における１つの論理“
１”の際にデータ出力端における信号がデータ入力端に
おける信号に等しく、またクロック入力端における１つ
の立ち下がり区間によりこの時点でデータ入力端に与え
られている信号がデータ出力端において記憶されるよう
に構成されている。
【００１５】データ信号Ｌは第１の遅延要素１１を介し
てクロック制御されるフリップフロップ１４のデータ入
力端に到達する。図５中にこの信号は参照符号Ｍを付さ
れている。データ信号Ｌおよび２回遅らされたデータ信
号Ｎはフリップフロップ１３、１６；１５、１８を介し
て排他的オアゲート２１に供給される。第７のフリップ
フロップ１９の出力、従ってまた信号Ｓが論理“０”で
あれば、フリップフロップ１３、１４、１５のクロック
入力端には第２の入力端子５に与えられているクロック
信号が与えられている。データ信号Ｍの側縁がクロック
信号Ｉの評価側縁の予め定められた範囲の外部に位置し
ていると、データ信号Ｍは３つのフリップフロップ１４
、１７、２２を介して第１のクロック信号Ｉと同期化さ
れる。
【００１６】信号ＯおよびＱは、データ信号Ｍの１つの
側縁がクロック信号Ｉの評価するクロック側縁の特定の
予め定められた範囲の内部に位置しているか否かを指示
する。この指示が肯定であれば、信号ＯおよびＱは相異
なっており、第７のフリップフロップ１９の出力端にお
ける信号Ｓを反転する。信号Ｓが論理“１”であれば、
フリップフロップ１３、１４、１５のクロック入力端に
は同じく論理“１”が与えられている。データ信号の評
価は入力端子２３に与えられている第２のクロック信号
Ｋによりフリップフロップ１７を介して、測定はフリッ
プフロップ１６および１８を介して行われる。第８のフ
リップフロップ２２はジッターなしのデータ信号Ｐを受
け取り、それをクロック信号Ｉと同期化する。このフリ
ップフロップ２２は、既に図２で説明したように、特定
の用途では省略され得る。こうして得られた同期したデ
ータ信号は図５中に参照符号Ｔを付されている。
【００１７】図６には図３中に示されているＭＯＳ技術
での実施例が示されている。時間遅延要素１１、１２は
それぞれ２つの直列に接続されているインバータ２４、
２５；２６、２７により、またフリップフロップ１３、
１４、１５はそれぞれ２つの電界効果トランジスタ２８
、２９；３１、３２；３４、３５およびインバータ３０
；３３；３６により形成されている。両トランジスタ２
８、２９；３１、３２；３４、３５の負荷パスは並列に
接続されている。トランジスタ２８、２９；３１、３２
；３４、３５の互いに接続されたドレイン端子はフリッ
プフロップ１３、１４、１５のデータ入力端と接続され
ており、トランジスタ２８、２９；３１、３２；３４、
３５の互いに接続されたソース端子はインバータ３０；
３３；３６の入力端と接続されている。インバータ３０
；３３；３６の出力端はフリップフロップ１３、１４、
１５の出力端と接続されている。第１のトランジスタ２
８；３１；３４のゲート端子は入力端子５と、またそれ
ぞれ第２のトランジスタ２９；３２；３５のゲート端子
はフリップフロップ１９のデータ出力端と接続されてい
る。フリップフロップ１６、１７、１８、２２はそれぞ
れ電界効果トランジスタ３７；３９；４１；４８および
インバータ３８；４０；４２；４９により形成される。 トランジスタ３７；３９；４１；４８のドレイン端子は
ここで再びフリップフロップ１６、１７、１８、２２の
データ入力端と、トランジスタ３７、３９、４１、４８
のソース端子はインバータ３８、４０、４２、４９の入
力端と、またその出力端はフリップフロップ１６、１７
、１８、２２のデータ出力端と接続されている。排他的
オアゲート２１は、負荷パスで直列に接続されている４
つのトランジスタ５２…５９と３つのインバータ５０、
５１、６０とを含んでいる。ここに示されている排他的
オアゲート２１は付加の入力端を有する。排他的オアゲ
ート２１の出力信号は１つのトランジスタ対の第１のト
ランジスタ５２…５５の接続されているドレイン端子か
ら取り出される。別の入力端は第１の両トランジスタ対
の第２のトランジスタ５６、５７のソース端子と第１の
インバータ６０の入力端とに接続されている。インバー
タ６０の出力端はそれぞれ第３および第４のトランジス
タ対の第２のトランジスタ５８、５９のソース端子と接
続されている。排他的オアゲート２１の第１のデータ入
力端は第１および第４のトランジスタ対の第１のトラン
ジスタ５２、５５のゲート端子と第２のインバータ５０
の入力端と接続されている。第２のインバータ５０の出
力端は第２および第３のトランジスタ対の第１のトラン
ジスタ５３、５４のゲート端子と接続されている。 同じ仕方で第２のデータ入力端はそれぞれ第１および第
３のトランジスタ対の第２のトランジスタ５６、５８と
、また第３のインバータを介して第２および第４のトラ
ンジスタ対の第２のトランジスタ５７、５９のゲート端
子と接続されている。フリップフロップ１９は２つの直
列に接続されているフリップフロップを有する。これら
の両フリップフロップは、フリップフロップ１６、１７
、１８、２２と同じ仕方で、電界効果トランジスタ６１
；６４およびインバータ６２；６３から構成されている
。トランジスタ６１のドレイン端子は排他的オアゲート
の出力信号を与えられており、またそのゲート端子は第
１の入力端子５と接続されている。第２のトランジスタ
６４のゲート端子は入力端子２３と、またインバータ６
３の出力端は排他的オアゲート２１の別の入力端と接続
されている。両フリップフロップ６１、６２；６３、６
４の直列回路は、それぞれトランジスタ２９、３２、３
５のゲート端子と接続されている中間取り出し点を設け
られている。ゲート４４、４５およびインバータ４３は
Ｄフリップフロップを形成しており、その入力信号はフ
リップフロップ１７の出力端に、またその出力信号はト
ランジスタ４６およびインバータ４７により形成されて
いるフリップフロップに供給される。フリップフロップ
２２のデータ入力端はインバータ４７の出力信号を与え
られる。
【００１８】動作は図３で説明した動作に相応する。フ
リップフロップ１７のデータ出力端とフリップフロップ
２２のデータ入力端との間の両付加フリップフロップ４
３…４７は、フリップフロップ１４および１７により同
期化されたデータ信号を増幅する役割をする。このこと
は、先に接続されているフリップフロップ１４、１７が
それぞれ１つのトランジスタおよび１つの後段に接続さ
れているインバータ段によってのみ形成されるので必要
である。インバータ段の入力キャパシタンスは保持キャ
パシタンスとしての役割をし、また非常に小さい。排他
的オアゲート２１の両入力端に等しい信号が与えられて
いると、第１のトランジスタ対５２、５６を介して、も
しくは第２のトランジスタ対５３、５７を介して別の入
力端が排他的オアゲート２１の出力端と短絡される。
【００１９】データ入力端に相異なる信号が与えられて
いると、第３および第４のトランジスタ対は導通状態に
なり、従って別の入力端に与えられている信号はインバ
ータ６０を介して反転され、出力端に導かれる。フリッ
プフロップ１９はこの信号を記憶する。フリップフロッ
プ１９の出力端に論理“１”が与えられていると、トラ
ンジスタ２９、３２、３５は導通状態になる。それによ
り入力端子５に与えられているクロック信号との同期化
は不能動化され、同期化はいま入力端子２３に与えられ
ているクロックを介して行われる。
【００２０】図７および図８には、入力信号の立ち上が
り区間または立ち下がり区間の同期化を可能にする拡張
された排他的オアゲートが示されている。図７に示され
ている排他的オアゲートは２つの付加の電界効果トラン
ジスタ６５、６６およびインバータ６７により拡張され
ている。第１のトランジスタ６５のドレイン端子は排他
的オアゲートの出力端と、またトランジスタ６５のソー
ス端子は排他的オアゲートの別の入力端と接続されてい
る。インバータ６０の出力端とトランジスタ５８および
５９のソース端子との間に第２の別のトランジスタ６６
の負荷パスが接続されている。第１の別のトランジスタ
６５のゲート端子は付加のインバータ６７の出力端と接
続されている。付加のインバータ６７の入力端および第
２の別のトランジスタ６６のゲート端子は、第１の入力
端子１に与えられている信号を与えられる。
【００２１】図８に示されている拡張された排他的オア
ゲートは、第２の別のトランジスタ６６のゲート端子が
別のインバータ６８の出力端と、また別のトランジスタ
６５のゲート端子および別のインバータ６８の入力端か
第１の入力端子と接続されていることを別として、図７
に示されている拡張された排他的オアゲートに相応する
。インバータ６７はここでは省略されている。
【００２２】入力端子１における論理“０”の際にはト
ランジスタ６５および６６により、図７に示されている
排他的オアゲートは不能動化される。同じことが入力端
子１における論理“１”の際に図８に示されている排他
的オアゲートにも当てはまる。入力端子１における立ち
上がり区間により、図７に示されている排他的オアゲー
トは能動化される。その場合、動作は図６で説明した動
作に相応する。同じことが入力端子１における立ち下が
り区間の際に図８に示されている排他的オアゲートにも
当てはまる。
【００２３】図１ないし３ならびに６ないし８に示され
ている回路は相応の変形をして各電子回路に使用するこ
とができる。
【図面の簡単な説明】
【図１】本発明による原理回路の接続図である。
【図２】本発明の第１の実施例の接続図である。
【図３】本発明の第２の実施例の接続図である。
【図４】図２に示されている実施例における信号の時間
的経過を示す線図である。
【図５】図３に示されている実施例における信号の時間
的経過を示す線図である。
【図６】図３に示されている実施例の具体的構成を示す
接続図である。
【図７】本発明に使用される排他的オア回路の一例の接
続図である。
【図８】本発明に使用される排他的オア回路の別の例の
接続図である。
【符号の説明】
１　　　　データ入力端 ２　　　　クロック制御されるフリップフロップ３　　
　　データ出力端 ４　　　　測定回路 ５　　　　入力端子 ６、７　　　　微分器 ８　　　　アンドゲート ９　　　　フリップフロップ １０　　　　排他的オアゲート １３〜１９　　　　フリップフロップ ２０　　　　オアゲート ２１　　　　排他的オアゲート ２２　　　　フリップフロップ ２３　　　　入力端子

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　データ入力端（１）、データ出力端（
    ３）およびクロック入力端を有するクロック制御される
    フリップフロップ（２）を有し、フリップフロップ（２
    ）のデータ入力端（１）に同期化すべきパルス状信号が
    供給され、フリップフロップ（２）のデータ出力端（３
    ）から同期化された信号が取り出し可能であるパルス状
    信号の同期化のための回路装置において、同期化すべき
    パルス状信号が供給される測定回路（４）が設けられて
    おり、測定回路（４）に少なくとも１つのクロック信号
    （５）が供給され、測定回路（４）が、測定回路（４）
    に供給されるクロック信号（５）に等しいか、もしくは
    測定回路（４）に供給されるクロック信号（５）に対し
    て位相シフトされたクロック信号である１つの出力信号
    を発生し、測定回路（４）から発生された出力信号がフ
    リップフロップ（２）のクロック入力端に供給され、測
    定回路（４）が、パルス状信号の評価すべき側縁と測定
    回路（４）の出力信号の評価された側縁との間の位相差
    を求め、また位相差の予め定められた値を下回った際に
    測定回路（４）の出力信号をそれぞれ他のクロック信号
    に切換える手段が設けられていることを特徴とする信号
    同期化回路装置。
  2. 【請求項２】　　測定回路（４）の出力信号の切換がク
    ロック信号（５）の反転により達成されることを特徴と
    する請求項１記載の信号同期化回路装置。
  3. 【請求項３】　　同期化すべきパルス状信号が第１の微
    分器（６）に供給され、測定回路（４）の出力信号が別
    の微分器（７）に供給され、また微分器（６、７）の両
    出力信号が論理的アンドゲート（８）に供給されるよう
    にして位相差が求められることを特徴とする請求項１記
    載の信号同期化回路装置。
  4. 【請求項４】　　アンドゲート（８）の出力信号が別の
    フリップフロップ（９）のデータ入力端に供給され、２
    つの入力端および１つの出力端を有する排他的オアゲー
    ト（１０）が設けられており、排他的オアゲート（１０
    ）の第１の入力端にクロック信号（５）が供給され、排
    他的オアゲート（１０）の第２の入力端に前記別のフリ
    ップフロップ（９）の出力信号が供給され、また排他的
    オアゲートの出力端から測定回路（４）の出力信号が取
    り出し可能であることを特徴とする請求項３記載の信号
    同期化回路装置。
  5. 【請求項５】同期化すべき信号が第１回および第２回の
    遅れを生ぜしめられ、第１のクロック信号（５）に重な
    らない別のクロック信号（２３）が測定回路に供給され
    、１回遅らされた信号がクロック制御されるフリップフ
    ロップのデータ入力端に供給され、クロック制御される
    フリップフロップ（２）が２つの直列に接続されている
    別のクロック制御されるフリップフロップ（１４、１７
    ）により形成され、前記別のフリップフロップの第２の
    フリップフロップ（１７）のクロック入力端に第２のク
    ロック信号が供給され、測定回路の出力端が第１のフリ
    ップフロップ（１４）のクロック入力端と接続されてお
    り遅らされない信号および２回遅らされた信号が測定回
    路に供給され、測定回路が５つの別のクロック制御され
    るフリップフロップを含んでおり、第３および第５のフ
    リップフロップ（１３；１５）のクロック入力端が測定
    回路の出力端と、また第４および第６のフリップフロッ
    プ（１６；１８）のクロック入力端が第２のクロック信
    号（２３）と接続されており、第３のフリップフロップ
    （１３）のデータ入力端に遅らされない信号が、また第
    ５のフリップフロップ（１５）のデータ入力端に２回遅
    らされた信号が供給され、第３のフリップフロップ（１
    ３）のデータ出力端が第４のフリップフロップ（１６）
    のデータ入力端と接続されており、第５のフリップフロ
    ップ（１５）のデータ出力端が第６のフリップフロップ
    （１８）のデータ入力端と接続されており、測定回路が
    ２つの入力端および１つの出力端を有する排他的オアゲ
    ート（２１）を含んでおり、第４および第６のフリップ
    フロップ（１６；１８）の両データ出力信号が排他的オ
    アゲート（２１）の第１および第２の入力端に供給され
    、排他的オアゲート（２１）の出力信号が第７のフリッ
    プフロップ（１９）の入力端に供給され、その出力信号
    が入力端における論理“１”の際には反転され、論理“
    ０”の際には引き続き保たれており、測定回路がオアゲ
    ート（２０）を含んでおり、その出力端が測定回路の出
    力端と接続されており、オアゲート（２０）の第１の入
    力端が第７のフリップフロップ（１９）の出力端と接続
    されており、オアゲート（２０）の第２の入力端が第１
    のクロック信号（５）と接続されていることを特徴とす
    る請求項１記載の信号同期化回路装置。
  6. 【請求項６】　　別のフリップフロップ（２２）が設け
    られており、その入力端がクロック制御されるフリップ
    フロップ（２；１４、１７）の出力端と接続されており
    、また前記別のフリップフロップ（２２）のクロック入
    力端にクロック信号（５）が供給され、また前記別のフ
    リップフロップ（２２）の出力端からクロック信号と同
    期化されたパルス状信号が取り出し可能であることを特
    徴とする請求項１ないし５の１つに記載の信号同期化回
    路装置。
  7. 【請求項７】　　測定回路がパルス状信号の立ち上がり
    区間と出力信号の評価された側縁との間の位相差を求め
    ることを特徴とする請求項１ないし６の１つに記載の信
    号同期化回路装置。
  8. 【請求項８】　　測定回路がパルス状信号の立ち下がり
    区間と出力信号の評価された側縁との間の位相差を求め
    ることを特徴とする請求項１ないし６の１つに記載の信
    号同期化回路装置。
JP3083254A 1990-03-26 1991-03-22 信号同期化回路装置 Withdrawn JPH04223729A (ja)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5742188A (en) * 1996-12-10 1998-04-21 Samsung Electronics., Ltd. Universal input data sampling circuit and method thereof
TWI316329B (en) * 2006-04-26 2009-10-21 Realtek Semiconductor Corp Phase selector, data receiving device, data transmitting device utilizing phase selector and clock-selecting method
US8183982B2 (en) 2007-08-14 2012-05-22 Infineon Technologies Ag System including reply signal that at least partially overlaps request
US20090310433A1 (en) * 2008-06-12 2009-12-17 Honeywell Internationa Inc. Data alignment and de-skew system and method for double data rate input data stream
CN109738954B (zh) * 2019-03-14 2024-03-15 南方科技大学 一种时钟同步电路、时钟同步方法和海底地震仪

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR567697A (fr) * 1923-06-21 1924-03-07 Commerciale Et Ind S A Soc Table de vulcanisation pour la fabrication de chaussures
US3590280A (en) * 1969-11-18 1971-06-29 Westinghouse Electric Corp Variable multiphase clock system
US3908084A (en) * 1974-10-07 1975-09-23 Bell Telephone Labor Inc High frequency character receiver
JPS5949745B2 (ja) * 1980-09-08 1984-12-04 富士通株式会社 クロック選択方式
JPS6347105Y2 (ja) * 1981-01-13 1988-12-06
JPS59190754A (ja) * 1983-04-14 1984-10-29 Oki Electric Ind Co Ltd ビツト位相同期回路
DE3332939A1 (de) * 1983-09-13 1985-03-28 ANT Nachrichtentechnik GmbH, 7150 Backnang Schaltungsanordnung zum synchronisieren der flanken von binaersignalen mit einem takt
FR2567697B1 (fr) * 1984-07-13 1991-03-29 Servel Michel Dispositif de localisation des transitions d'un signal de donnees par rapport a un signal d'horloge et mecanisme de cadrage comprenant un tel dispositif
JPS61164354A (ja) * 1985-01-16 1986-07-25 Mitsubishi Electric Corp タイミングパルスの位相選択回路
US4996444A (en) * 1989-09-21 1991-02-26 Northern Telecom Limited Clock recovery circuit

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