JPH05291936A - ＢｉＭＯＳ半導体集積回路 - Google Patents
ＢｉＭＯＳ半導体集積回路Info
- Publication number
- JPH05291936A JPH05291936A JP4120146A JP12014692A JPH05291936A JP H05291936 A JPH05291936 A JP H05291936A JP 4120146 A JP4120146 A JP 4120146A JP 12014692 A JP12014692 A JP 12014692A JP H05291936 A JPH05291936 A JP H05291936A
- Authority
- JP
- Japan
- Prior art keywords
- output
- voltage
- semiconductor integrated
- integrated circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 バイポーラトランジスタＱ１を出力トランジ
スタとして用いたＢｉＭＯＳ半導体集積回路において、
バイポーラトランジスタＱ１からなる出力回路の出力信
号Ｖｏｕｔのダイナミックレンジを、該出力回路を制御
するＭＯＳ回路の電源電圧を低くすることなく狭くす
る。 【構成】 バイポーラトランジスタからなる出力トラン
ジスタＱ１のベースを駆動する信号のレベルを低くする
手段Ｑ３ａを設ける。
スタとして用いたＢｉＭＯＳ半導体集積回路において、
バイポーラトランジスタＱ１からなる出力回路の出力信
号Ｖｏｕｔのダイナミックレンジを、該出力回路を制御
するＭＯＳ回路の電源電圧を低くすることなく狭くす
る。 【構成】 バイポーラトランジスタからなる出力トラン
ジスタＱ１のベースを駆動する信号のレベルを低くする
手段Ｑ３ａを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ＢｉＭＯＳ半導体集積
回路、特にバイポーラトランジスタを出力トランジスタ
として用いたＢｉＭＯＳ半導体集積回路に関する。
回路、特にバイポーラトランジスタを出力トランジスタ
として用いたＢｉＭＯＳ半導体集積回路に関する。
【０００２】
【従来の技術】図４はＢｉＣＭＯＳＩＣの基本インバー
タの従来例を示す回路図である。Ｑ１はプルアップ用出
力トランジスタ、Ｑ２はプルダウン用の出力トランジス
タで、共にｎｐｎバイポーラトランジスタからなり、直
列に接続されており、その直列回路が電源端子（Ｖｃ
ｃ）とアース（Ｖｓｓ）との間に接続されている。そし
て、そのトランジスタＱ１とＱとの２の接続点が出力点
となる。Ｑ３、Ｑ４はプルアップ用出力トランジスタを
駆動するＣＭＯＳインバータを成すＭＯＳトランジスタ
で、Ｑ３はｐチャンネルＭＯＳトランジスタからなり、
Ｑ４はｎチャンネルＭＯＳトランジスタからなり、共に
ゲートに入力信号Ｖｉｎを受ける。
タの従来例を示す回路図である。Ｑ１はプルアップ用出
力トランジスタ、Ｑ２はプルダウン用の出力トランジス
タで、共にｎｐｎバイポーラトランジスタからなり、直
列に接続されており、その直列回路が電源端子（Ｖｃ
ｃ）とアース（Ｖｓｓ）との間に接続されている。そし
て、そのトランジスタＱ１とＱとの２の接続点が出力点
となる。Ｑ３、Ｑ４はプルアップ用出力トランジスタを
駆動するＣＭＯＳインバータを成すＭＯＳトランジスタ
で、Ｑ３はｐチャンネルＭＯＳトランジスタからなり、
Ｑ４はｎチャンネルＭＯＳトランジスタからなり、共に
ゲートに入力信号Ｖｉｎを受ける。
【０００３】Ｑ５、Ｑ６はプルダウン用出力トランジス
タ駆動ＭＯＳインバータを成すＭＯＳトランジスタで、
共にｎチャンネルＭＯＳトランジスタからなり、Ｑ５は
ゲートに入力信号Ｖｉｎを受け、Ｑ６はゲートにその反
転信号、具体的にはＱ３、Ｑ４からなるＣＭＯＳインバ
ータの出力信号を受ける。このＱ５、Ｑ６からなるＭＯ
Ｓインバータは、Ｑ３、Ｑ４からなるＣＭＯＳインバー
タとは異なり、バイポーラトランジスタＱ１とＱ２との
接続点と、アースとの間の電位差を電源電圧として受け
るようになっている。ＤＣパスを避けるためである。
タ駆動ＭＯＳインバータを成すＭＯＳトランジスタで、
共にｎチャンネルＭＯＳトランジスタからなり、Ｑ５は
ゲートに入力信号Ｖｉｎを受け、Ｑ６はゲートにその反
転信号、具体的にはＱ３、Ｑ４からなるＣＭＯＳインバ
ータの出力信号を受ける。このＱ５、Ｑ６からなるＭＯ
Ｓインバータは、Ｑ３、Ｑ４からなるＣＭＯＳインバー
タとは異なり、バイポーラトランジスタＱ１とＱ２との
接続点と、アースとの間の電位差を電源電圧として受け
るようになっている。ＤＣパスを避けるためである。
【０００４】このように、出力トランジスタＱ１、Ｑ２
をバイポーラトランジスタにより構成するのは、それが
高い電流駆動能力を有するからであり、例えば発光ダイ
オード等比較的大きな電流が流れる負荷の駆動に好適で
ある。尚、このバイポーラトランジスタからなる出力部
の出力信号の最大値ＶｏｕｔMAX 電源電圧Ｖｃｃ（例え
ば５Ｖ）−バイポーラトランジスタの順方向電圧降下Ｖ
ｂｅ（例えば０．７Ｖ）となり、具体的には４．３Ｖと
なる。即ち、ＶｏｕｔMAX ＝Ｖｃｃ−Ｖｂｅとなる。
をバイポーラトランジスタにより構成するのは、それが
高い電流駆動能力を有するからであり、例えば発光ダイ
オード等比較的大きな電流が流れる負荷の駆動に好適で
ある。尚、このバイポーラトランジスタからなる出力部
の出力信号の最大値ＶｏｕｔMAX 電源電圧Ｖｃｃ（例え
ば５Ｖ）−バイポーラトランジスタの順方向電圧降下Ｖ
ｂｅ（例えば０．７Ｖ）となり、具体的には４．３Ｖと
なる。即ち、ＶｏｕｔMAX ＝Ｖｃｃ−Ｖｂｅとなる。
【０００５】
【発明が解決しようとする課題】ところで、電源電圧Ｖ
ｃｃを例えば５Ｖとした場合、バイポーラトランジスタ
からなる出力信号Ｖｏｕｔの最大値は４．３Ｖと高く、
ロウのときの値を仮に０．３Ｖ（ＱＱ２の飽和電圧）と
した場合、ダイナミックレンジは４．０Ｖにもなる。こ
のように出力信号Ｖｏｕｔのダイナミックレンジが広い
と出力側で消費する電力が大きくなり、スピードも遅く
なるし、また、ノイズも大きくなるという問題があっ
た。
ｃｃを例えば５Ｖとした場合、バイポーラトランジスタ
からなる出力信号Ｖｏｕｔの最大値は４．３Ｖと高く、
ロウのときの値を仮に０．３Ｖ（ＱＱ２の飽和電圧）と
した場合、ダイナミックレンジは４．０Ｖにもなる。こ
のように出力信号Ｖｏｕｔのダイナミックレンジが広い
と出力側で消費する電力が大きくなり、スピードも遅く
なるし、また、ノイズも大きくなるという問題があっ
た。
【０００６】尤も、電源電圧Ｖｃｃを低く（例えば３Ｖ
に）すれば、出力信号Ｖｏｕｔのダイナミックレンジを
狭くすることができ、延いては消費電力を小さくし、ス
ピードアップを図り、低ノイズ化を図ることができると
いえる。しかし、そのようにすると、バイポーラトラン
ジスタからなる出力トランジスタＱ１、Ｑ２よりも前段
のＣＭＯＳ回路の動作スピードが徒らに遅くなり、Ｂｉ
ＣＭＯＳＩＣ全体としての性能が低くなる。従って、出
力トランジスタ側の都合のみで電源電圧を低くすること
は許されない。
に）すれば、出力信号Ｖｏｕｔのダイナミックレンジを
狭くすることができ、延いては消費電力を小さくし、ス
ピードアップを図り、低ノイズ化を図ることができると
いえる。しかし、そのようにすると、バイポーラトラン
ジスタからなる出力トランジスタＱ１、Ｑ２よりも前段
のＣＭＯＳ回路の動作スピードが徒らに遅くなり、Ｂｉ
ＣＭＯＳＩＣ全体としての性能が低くなる。従って、出
力トランジスタ側の都合のみで電源電圧を低くすること
は許されない。
【０００７】本発明はこのような問題点を解決すべく為
されたものであり、バイポーラトランジスタからなる出
力回路のダイナミックレンジを、該出力回路を制御する
ＭＯＳ回路の電源電圧を低くすることなく狭くすること
を目的とする。
されたものであり、バイポーラトランジスタからなる出
力回路のダイナミックレンジを、該出力回路を制御する
ＭＯＳ回路の電源電圧を低くすることなく狭くすること
を目的とする。
【０００８】
【課題を解決するための手段】本発明ＢｉＭＯＳ半導体
集積回路は、バイポーラトランジスタを出力トランジス
タとして用いたＢｉＭＯＳ半導体集積回路において、上
記バイポーラトランジスタからなる出力トランジスタの
ベースを駆動する信号のレベルを低くする手段を有する
ことを特徴とする。
集積回路は、バイポーラトランジスタを出力トランジス
タとして用いたＢｉＭＯＳ半導体集積回路において、上
記バイポーラトランジスタからなる出力トランジスタの
ベースを駆動する信号のレベルを低くする手段を有する
ことを特徴とする。
【０００９】
【作用】本発明ＢｉＭＯＳ半導体集積回路によれば、出
力トランジスタのベースを駆動する信号のレベルが低く
されるので、電源電圧が同じでもそのレベルが低くされ
る分だけ出力電圧のダイナミックレンジが狭くなる。
力トランジスタのベースを駆動する信号のレベルが低く
されるので、電源電圧が同じでもそのレベルが低くされ
る分だけ出力電圧のダイナミックレンジが狭くなる。
【００１０】
【実施例】以下、本発明ＢｉＭＯＳ半導体集積回路を図
示実施例に従って詳細に説明する。図１は本発明ＢｉＭ
ＯＳ半導体集積回路の一つの実施例の要部を示す回路図
である。本ＢｉＭＯＳ半導体集積回路は、図１に示した
ＢｉＭＯＳ半導体集積回路とはプルアップ用出力トラン
ジスタＱ１を駆動する回路が異なり、その回路に出力ト
ランジスタＱ１のベースを駆動する電圧のレベルを低下
させる機能を有するという特徴を有するが、それ以外の
点では共通し、共通する点については既に説明済みなの
で、重複する説明は省き、相違する点についてのみ説明
する。
示実施例に従って詳細に説明する。図１は本発明ＢｉＭ
ＯＳ半導体集積回路の一つの実施例の要部を示す回路図
である。本ＢｉＭＯＳ半導体集積回路は、図１に示した
ＢｉＭＯＳ半導体集積回路とはプルアップ用出力トラン
ジスタＱ１を駆動する回路が異なり、その回路に出力ト
ランジスタＱ１のベースを駆動する電圧のレベルを低下
させる機能を有するという特徴を有するが、それ以外の
点では共通し、共通する点については既に説明済みなの
で、重複する説明は省き、相違する点についてのみ説明
する。
【００１１】Ｑ３ａ、及びＱ４は互いに直列に接続され
たｎチャンネルＭＯＳトランジスタで、この直列回路が
電源端子（Ｖｃｃ）とアースとの間に接続され、該ｎチ
ャンネルＭＯＳトランジスタＱ３ａとＱ４との接続点が
出力トランジスタＱ１のベース及びＭＯＳトランジスタ
Ｑ６のゲートに接続されている。そして、ＭＯＳトラン
ジスタＱ４のゲートには入力信号Ｖｉｎが、ＭＯＳトラ
ンジスタＱ３ａのゲートにはその入力信号Ｖｉｎを反転
した信号が入力されるようになっている。尚、入力信号
Ｖｉｎを反転する回路の図示は省略した。
たｎチャンネルＭＯＳトランジスタで、この直列回路が
電源端子（Ｖｃｃ）とアースとの間に接続され、該ｎチ
ャンネルＭＯＳトランジスタＱ３ａとＱ４との接続点が
出力トランジスタＱ１のベース及びＭＯＳトランジスタ
Ｑ６のゲートに接続されている。そして、ＭＯＳトラン
ジスタＱ４のゲートには入力信号Ｖｉｎが、ＭＯＳトラ
ンジスタＱ３ａのゲートにはその入力信号Ｖｉｎを反転
した信号が入力されるようになっている。尚、入力信号
Ｖｉｎを反転する回路の図示は省略した。
【００１２】本ＢｉＭＯＳ半導体集積回路は、要する
に、図４に示す従来のＢｉＭＯＳ半導体集積回路のＱ
３、Ｑ４からなるＣＭＯＳインバータのｐチャンネルＭ
ＯＳトランジスタＱ３を、ｎチャンネルＭＯＳトランジ
スタＱ３ａに代えると共に、該ＭＯＳトランジスタＱ３
ａのゲートには入力信号Ｖｉｎをそのままではなく反転
して入力するようにしたものである。
に、図４に示す従来のＢｉＭＯＳ半導体集積回路のＱ
３、Ｑ４からなるＣＭＯＳインバータのｐチャンネルＭ
ＯＳトランジスタＱ３を、ｎチャンネルＭＯＳトランジ
スタＱ３ａに代えると共に、該ＭＯＳトランジスタＱ３
ａのゲートには入力信号Ｖｉｎをそのままではなく反転
して入力するようにしたものである。
【００１３】本ＢｉＭＯＳ半導体集積回路によれば、出
力トランジスタＱ１、Ｑ２からなる出力回路の出力電圧
Ｖｏｕｔの「ハイ」のときの電圧、謂わば出力電圧の最
大値ＶｏｕｔMAX は、図２に示すように、電源電圧Ｖｃ
ｃ−Ｑ３ａのしきい値電圧Ｖｔｈ（基板バイアス効果分
を含む）−Ｑ１のベース・エミッタ間順方向電圧Ｖｂｅ
となる。即ち、ＶｏｕｔMAX ＝Ｖｃｃ−ＶｔｈQ3a −Ｖ
ｂｅとなり、従来よりもＶｔｈQ3a 分だけ低くなる。こ
のＶｔｈQ3a は約１．５Ｖ程度になるので、出力電圧Ｖ
ｏｕｔの最大値は２．８Ｖ程度に低くなる。
力トランジスタＱ１、Ｑ２からなる出力回路の出力電圧
Ｖｏｕｔの「ハイ」のときの電圧、謂わば出力電圧の最
大値ＶｏｕｔMAX は、図２に示すように、電源電圧Ｖｃ
ｃ−Ｑ３ａのしきい値電圧Ｖｔｈ（基板バイアス効果分
を含む）−Ｑ１のベース・エミッタ間順方向電圧Ｖｂｅ
となる。即ち、ＶｏｕｔMAX ＝Ｖｃｃ−ＶｔｈQ3a −Ｖ
ｂｅとなり、従来よりもＶｔｈQ3a 分だけ低くなる。こ
のＶｔｈQ3a は約１．５Ｖ程度になるので、出力電圧Ｖ
ｏｕｔの最大値は２．８Ｖ程度に低くなる。
【００１４】従って、出力電圧Ｖｏｕｔのダイナミック
レンジがそのＶｔｈ分狭くなり、延いては、出力側の消
費電力を小さくし、スピードアップを図り、低ノイズ化
を図ることができる。本ＢｉＭＯＳ半導体集積回路にお
いては、Ｑ３ａが出力トランジスタＱ１のベース駆動電
圧のレベルを低くする働きがあるが、出力トランジスタ
Ｑ１を駆動する働きもする。
レンジがそのＶｔｈ分狭くなり、延いては、出力側の消
費電力を小さくし、スピードアップを図り、低ノイズ化
を図ることができる。本ＢｉＭＯＳ半導体集積回路にお
いては、Ｑ３ａが出力トランジスタＱ１のベース駆動電
圧のレベルを低くする働きがあるが、出力トランジスタ
Ｑ１を駆動する働きもする。
【００１５】図３は本発明ＢｉＭＯＳ半導体集積回路の
他の実施例を示す回路図である。本実施例は、図４に示
す従来のＢｉＭＯＳ半導体集積回路とはＱ３とＱ４から
なるＣＭＯＳインバータのｐチャンネルＭＯＳトランジ
スタＱ３と電源端子（Ｖｃｃ）との間に、ゲートを電源
端子Ｖｃｃに接続したｐチャンネルＭＯＳトランジスタ
Ｑ７を介挿した点で異なっているがそれ以外の点では共
通している。
他の実施例を示す回路図である。本実施例は、図４に示
す従来のＢｉＭＯＳ半導体集積回路とはＱ３とＱ４から
なるＣＭＯＳインバータのｐチャンネルＭＯＳトランジ
スタＱ３と電源端子（Ｖｃｃ）との間に、ゲートを電源
端子Ｖｃｃに接続したｐチャンネルＭＯＳトランジスタ
Ｑ７を介挿した点で異なっているがそれ以外の点では共
通している。
【００１６】ＭＯＳトランジスタＱ７を設けたのは、Ｑ
３とＱ４からなるＣＭＯＳインバータに電源電圧として
加える電圧をＶｃｃよりもＭＯＳトランジスタＱ７のし
きい値電圧Ｖｔｈ（基板バイアス効果分も含む）分低く
するためである。これにより、出力トランジスタＱ１の
ベースに印加する駆動電圧のレベルを従来よりもＭＯＳ
トランジスタＱ７のＶｔｈ（例えば１．５Ｖ程度）低く
することができ、電源電圧が同じでもそのレベルが低く
される分出力電圧のダイナミックレンジが狭くなる。即
ち、図１のＢｉＭＯＳ半導体集積回路と同じ効果を奏す
る。
３とＱ４からなるＣＭＯＳインバータに電源電圧として
加える電圧をＶｃｃよりもＭＯＳトランジスタＱ７のし
きい値電圧Ｖｔｈ（基板バイアス効果分も含む）分低く
するためである。これにより、出力トランジスタＱ１の
ベースに印加する駆動電圧のレベルを従来よりもＭＯＳ
トランジスタＱ７のＶｔｈ（例えば１．５Ｖ程度）低く
することができ、電源電圧が同じでもそのレベルが低く
される分出力電圧のダイナミックレンジが狭くなる。即
ち、図１のＢｉＭＯＳ半導体集積回路と同じ効果を奏す
る。
【００１７】また、ＭＯＳトランジスタＱ７が特別に必
要となるが、しかし、ＣＭＯＳインバータＱ３、Ｑ４の
ゲートには従来の場合と同様に入力電圧Ｖｉｎをそのま
ま印加することができ、入力電圧Ｖｉｎを反転した信号
をつくる必要がないので、その反転した信号をつくるイ
ンバータ（図１には図示せず）は必要ではない。従っ
て、図１のＢｉＭＯＳ半導体集積回路よりもＭＯＳトラ
ンジスタの数が多くなることはなく、逆に１個少なくで
きるといえる。尚、ゲートを電源端子（Ｖｃｃ）に接続
したｎチャンネルＭＯＳトランジスタＱ７に代えてゲー
トをｐチャンネルＭＯＳトランジスタＱ３のソース側に
接続したｐチャンネルＭＯＳトランジスタを用いても良
い。
要となるが、しかし、ＣＭＯＳインバータＱ３、Ｑ４の
ゲートには従来の場合と同様に入力電圧Ｖｉｎをそのま
ま印加することができ、入力電圧Ｖｉｎを反転した信号
をつくる必要がないので、その反転した信号をつくるイ
ンバータ（図１には図示せず）は必要ではない。従っ
て、図１のＢｉＭＯＳ半導体集積回路よりもＭＯＳトラ
ンジスタの数が多くなることはなく、逆に１個少なくで
きるといえる。尚、ゲートを電源端子（Ｖｃｃ）に接続
したｎチャンネルＭＯＳトランジスタＱ７に代えてゲー
トをｐチャンネルＭＯＳトランジスタＱ３のソース側に
接続したｐチャンネルＭＯＳトランジスタを用いても良
い。
【００１８】
【発明の効果】本発明ＢｉＭＯＳ半導体集積回路は、バ
イポーラトランジスタを出力トランジスタとして用いた
ＢｉＭＯＳ半導体集積回路において、上記バイポーラト
ランジスタからなる出力トランジスタのベースを駆動す
る信号のレベルを低くする手段を有することを特徴とす
るものである。従って、本発明ＢｉＭＯＳ半導体集積回
路によれば、出力トランジスタのベースを駆動する信号
のレベルが低くされるので、電源電圧が同じでもそのレ
ベルが低くされる分出力電圧のダイナミックレンジが狭
くなる。依って、出力側の消費電力を小さくし、スピー
ドアップを図り、低ノイズ化を図ることができる。
イポーラトランジスタを出力トランジスタとして用いた
ＢｉＭＯＳ半導体集積回路において、上記バイポーラト
ランジスタからなる出力トランジスタのベースを駆動す
る信号のレベルを低くする手段を有することを特徴とす
るものである。従って、本発明ＢｉＭＯＳ半導体集積回
路によれば、出力トランジスタのベースを駆動する信号
のレベルが低くされるので、電源電圧が同じでもそのレ
ベルが低くされる分出力電圧のダイナミックレンジが狭
くなる。依って、出力側の消費電力を小さくし、スピー
ドアップを図り、低ノイズ化を図ることができる。
【図１】本発明ＢｉＭＯＳ半導体集積回路の一つの実施
例を示す回路図である。
例を示す回路図である。
【図２】図１のＢｉＭＯＳ半導体集積回路の原理を説明
する回路図である。
する回路図である。
【図３】本発明ＢｉＭＯＳ半導体集積回路の他の実施例
を示す回路図である。
を示す回路図である。
【図４】ＢｉＭＯＳ半導体集積回路の従来例を示す回路
図である。
図である。
Ｑ１ バイポーラトランジスタからなる出力トランジス
タ Ｑ３ａ ベースを駆動する信号のレベルを低くする手段 Ｑ７ ベースを駆動する信号のレベルを低くする手段
タ Ｑ３ａ ベースを駆動する信号のレベルを低くする手段 Ｑ７ ベースを駆動する信号のレベルを低くする手段
Claims (1)
- 【請求項１】 バイポーラトランジスタを出力トランジ
スタとして用いたＢｉＭＯＳ半導体集積回路において、 上記バイポーラトランジスタからなる出力トランジスタ
のベースを駆動する信号のレベルを低くする手段を有す
ることを特徴とするＢｉＭＯＳ半導体集積回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4120146A JPH05291936A (ja) | 1992-04-13 | 1992-04-13 | ＢｉＭＯＳ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4120146A JPH05291936A (ja) | 1992-04-13 | 1992-04-13 | ＢｉＭＯＳ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291936A true JPH05291936A (ja) | 1993-11-05 |
Family
ID=14779107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4120146A Pending JPH05291936A (ja) | 1992-04-13 | 1992-04-13 | ＢｉＭＯＳ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291936A (ja) |
-
1992
- 1992-04-13 JP JP4120146A patent/JPH05291936A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2549743B2 (ja) | 出力回路 | |
| US5191233A (en) | Flip-flop type level-shift circuit | |
| US6373297B1 (en) | Input buffer capable of achieving quick response | |
| JP2820980B2 (ja) | 論理回路 | |
| US5103119A (en) | Ttl-level bicmos driver | |
| US5365124A (en) | BiCMOS logic circuit | |
| JPH05291936A (ja) | ＢｉＭＯＳ半導体集積回路 | |
| JP2000194432A (ja) | Ｃｍｏｓロジック用電源回路 | |
| JP2795046B2 (ja) | 出力バッファ回路 | |
| US5218244A (en) | Logic level converter circuit | |
| KR0147455B1 (ko) | 반도체 논리회로 | |
| JPH0555905A (ja) | Ｃｍｏｓ論理ゲート | |
| JPS62208715A (ja) | 半導体集積回路 | |
| JPS6057724A (ja) | 半導体集積回路 | |
| JPH06196995A (ja) | 論理レベル変換回路及びそれを用いた論理回路 | |
| JPH0420119A (ja) | レベル変換回路 | |
| JP2846338B2 (ja) | シュミットトリガ回路 | |
| JP3076101B2 (ja) | 半導体集積回路装置 | |
| JP2569861B2 (ja) | ＢｉＣＭＯＳ集積回路 | |
| JPH02264519A (ja) | 半導体装置 | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 | |
| JPH04248713A (ja) | 出力回路 | |
| JPH0472813A (ja) | Ｃｍｏｓ回路 | |
| JPH0697433A (ja) | 出力バッファ回路 | |
| JPH05268049A (ja) | 半導体装置 |