JPH05291950A - フェーズロックドループ周波数シンセサイザ - Google Patents
フェーズロックドループ周波数シンセサイザInfo
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- JPH05291950A JPH05291950A JP4119869A JP11986992A JPH05291950A JP H05291950 A JPH05291950 A JP H05291950A JP 4119869 A JP4119869 A JP 4119869A JP 11986992 A JP11986992 A JP 11986992A JP H05291950 A JPH05291950 A JP H05291950A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 漏れの減少およびステップ応答性の安定を早
くする。 【構成】 基準位相信号を互いに波長をずらせた複数の
基準位相信号に生成分配する位相分配器と、ＶＣＯ６か
らの出力を分周して得た互いに波長がずれた複数の信号
をカウントして、それぞれ出力位相信号を出力する複数
のプログラマブル分周器１２，１３とを設けて、これら
の基準位相信号と出力位相信号とを一周期あたり複数の
位相比較を行わせ、ＶＣＯ６へのリファレンス漏れを抑
えさせる。
くする。 【構成】 基準位相信号を互いに波長をずらせた複数の
基準位相信号に生成分配する位相分配器と、ＶＣＯ６か
らの出力を分周して得た互いに波長がずれた複数の信号
をカウントして、それぞれ出力位相信号を出力する複数
のプログラマブル分周器１２，１３とを設けて、これら
の基準位相信号と出力位相信号とを一周期あたり複数の
位相比較を行わせ、ＶＣＯ６へのリファレンス漏れを抑
えさせる。
Description
【０００１】
【産業上の利用分野】この発明は、フェーズロックドル
ープ（以下、ＰＬＬという）周波数シンセサイザに関す
るものである。
ープ（以下、ＰＬＬという）周波数シンセサイザに関す
るものである。
【０００２】
【従来の技術】図４は例えば「ＰＬＬの基本と応用」，
角田秀夫著，東京電機大学出版局に示された従来のＰＬ
Ｌ周波数シンセサイザを示すブロック図であり、図にお
いて、１は固定周波数発振器、２は分周器で、これが固
定周波数発振器１で発生した固定周波数を分周し、基準
位相信号ｆr を発生する。３は位相比較器であり、基準
位相信号ｆr とプログラマブル分周器７の出力位相信号
ｆp とを比較し、チャージポンプ４を制御する。
角田秀夫著，東京電機大学出版局に示された従来のＰＬ
Ｌ周波数シンセサイザを示すブロック図であり、図にお
いて、１は固定周波数発振器、２は分周器で、これが固
定周波数発振器１で発生した固定周波数を分周し、基準
位相信号ｆr を発生する。３は位相比較器であり、基準
位相信号ｆr とプログラマブル分周器７の出力位相信号
ｆp とを比較し、チャージポンプ４を制御する。
【０００３】また、５はローパスフィルタ（以下、ＬＰ
Ｆという）で、チャージポンプ４の出力を平滑する。６
は電圧制御型周波数可変発振器（以下、ＶＣＯとい
う）、７は上記のプログラマブル分周器であり、ＶＣＯ
６の出力を分周して、被比較対象となる位相信号ｆp を
出力する。
Ｆという）で、チャージポンプ４の出力を平滑する。６
は電圧制御型周波数可変発振器（以下、ＶＣＯとい
う）、７は上記のプログラマブル分周器であり、ＶＣＯ
６の出力を分周して、被比較対象となる位相信号ｆp を
出力する。
【０００４】次に動作について説明する。まず、固定周
波数発振器１の出力は、分周器２に入力されて分周され
る。ここで、分周器２の出力である基準位相信号（基準
周波数）をｆr とし、プログラマブル分周器７の分周比
をＮとすると、ＶＣＯ６の出力の位相信号ｆo とプログ
ラマブル分周器７の出力である位相信号ｆp は、ｆo＝
Ｎ×ｆp の関係がある。
波数発振器１の出力は、分周器２に入力されて分周され
る。ここで、分周器２の出力である基準位相信号（基準
周波数）をｆr とし、プログラマブル分周器７の分周比
をＮとすると、ＶＣＯ６の出力の位相信号ｆo とプログ
ラマブル分周器７の出力である位相信号ｆp は、ｆo＝
Ｎ×ｆp の関係がある。
【０００５】次に、位相比較器３はｆp ＝ｆr のとき、
チャージポンプ４の出力をハイインピーダンス状態に制
御し、ｆp 〉ｆr のとき、チャージポンプ４の出力を正
電圧（電源電圧）に制御し、ｆp 〈ｆr のとき、チャー
ジポンプ４の出力をグランド電位の各状態に制御する。
また、ＬＰＦ５はラグリードフィルタ，ＲＣフィルタ，
アクティブフィルタ等で構成され、上記チャージポンプ
４の出力を平滑して、その出力をＶＣＯ６に入力する。
チャージポンプ４の出力をハイインピーダンス状態に制
御し、ｆp 〉ｆr のとき、チャージポンプ４の出力を正
電圧（電源電圧）に制御し、ｆp 〈ｆr のとき、チャー
ジポンプ４の出力をグランド電位の各状態に制御する。
また、ＬＰＦ５はラグリードフィルタ，ＲＣフィルタ，
アクティブフィルタ等で構成され、上記チャージポンプ
４の出力を平滑して、その出力をＶＣＯ６に入力する。
【０００６】ここで、ＶＣＯ６は入力電圧（ＬＰＦ５の
出力電圧）が増加すれば、出力周波数が増加し、一方、
入力電圧が減少すれば、出力周波数が減少するものとす
れば、ｆr ＝ｆo ／Ｎのとき、チャージポンプ４はハイ
インピーダンス状態となり、ＬＰＦ５の出力電圧、すな
わちＶＣＯ６の入力電圧は変化せず、従って、ＶＣＯ６
の出力周波数は変化せず、上記ｆr ＝ｆo ／Ｎの関係が
変化しない。
出力電圧）が増加すれば、出力周波数が増加し、一方、
入力電圧が減少すれば、出力周波数が減少するものとす
れば、ｆr ＝ｆo ／Ｎのとき、チャージポンプ４はハイ
インピーダンス状態となり、ＬＰＦ５の出力電圧、すな
わちＶＣＯ６の入力電圧は変化せず、従って、ＶＣＯ６
の出力周波数は変化せず、上記ｆr ＝ｆo ／Ｎの関係が
変化しない。
【０００７】これに対して、ｆr 〉ｆo ／Ｎのときチャ
ージポンプ４は正電圧を出力し、この正電圧がＬＰＦ５
に印加され、ＬＰＦ５の出力電圧、すなわちＶＣＯ６の
入力電圧は増加し、ＶＣＯ６の出力の周波数は増加し、
従って、ｆo ／Ｎの変化率が増加する。
ージポンプ４は正電圧を出力し、この正電圧がＬＰＦ５
に印加され、ＬＰＦ５の出力電圧、すなわちＶＣＯ６の
入力電圧は増加し、ＶＣＯ６の出力の周波数は増加し、
従って、ｆo ／Ｎの変化率が増加する。
【０００８】さらに、ｆr 〈ｆo ／Ｎのときチャージポ
ンプ４はＯＶ（ＧＮＤ）を出力し、ＬＰＦ５に印加さ
れ、ＬＰＦ５の出力電圧、すなわちＶＣＯ６の入力電圧
は減少して、ＶＣＯ６の出力周波数が減少し、ｆo ／Ｎ
の変化率も減少する。このように位相の負帰還ループを
形成して、ｆo ＝Ｎ×ｆp 、すなわちＶＣＯ６の出力周
波数が分周器２の出力周波数（基準周波数）のＮ倍とな
ると、この時点で安定する。
ンプ４はＯＶ（ＧＮＤ）を出力し、ＬＰＦ５に印加さ
れ、ＬＰＦ５の出力電圧、すなわちＶＣＯ６の入力電圧
は減少して、ＶＣＯ６の出力周波数が減少し、ｆo ／Ｎ
の変化率も減少する。このように位相の負帰還ループを
形成して、ｆo ＝Ｎ×ｆp 、すなわちＶＣＯ６の出力周
波数が分周器２の出力周波数（基準周波数）のＮ倍とな
ると、この時点で安定する。
【０００９】また、定常状態（プログラマブル分周器７
の分周比Ｎが一定で、しかもＶＣＯ６の出力周波数が一
定）のときも、位相比較器３は動作しており、またＬＰ
Ｆ５の出力Ｖf を一定電圧に保つことは、不可能であ
り、Ｖf の電圧は実際には抵抗による熱損失などにより
下がり続ける。これはＬＰＦ５が、図５に示すように、
例えば抵抗Ｒ１，Ｒ２，Ｒ３およびコンデンサＣ１，Ｃ
２をπ型接続したものであるので、電流損失が大きくな
ること等による。
の分周比Ｎが一定で、しかもＶＣＯ６の出力周波数が一
定）のときも、位相比較器３は動作しており、またＬＰ
Ｆ５の出力Ｖf を一定電圧に保つことは、不可能であ
り、Ｖf の電圧は実際には抵抗による熱損失などにより
下がり続ける。これはＬＰＦ５が、図５に示すように、
例えば抵抗Ｒ１，Ｒ２，Ｒ３およびコンデンサＣ１，Ｃ
２をπ型接続したものであるので、電流損失が大きくな
ること等による。
【００１０】このため、ＶＣＯ６の周波数も下がり続
け、常にチャージポンプ４がＬＰＦ５に電荷を供給する
状態、すなわち正電圧を出力するように動作する。よっ
て、ＶＣＯ６には、常に基準周波数のパルス変調がかか
ることになる（この現象を以後リファレンス漏れとす
る）。
け、常にチャージポンプ４がＬＰＦ５に電荷を供給する
状態、すなわち正電圧を出力するように動作する。よっ
て、ＶＣＯ６には、常に基準周波数のパルス変調がかか
ることになる（この現象を以後リファレンス漏れとす
る）。
【００１１】従って、出力の位相信号ｆo が５００Ｈ
ｚ、分周比１／Ｎを１／１００００とすると、定常状態
での基準位相信号ｆr は図６（ａ）に示すようになるの
に対し、パルス変調によって、図６（ｂ）の位相信号ｆ
d のように、例えば５０１ＫＨｚの僅かのリファレンス
漏れＲが生じる。このため、ＶＣＯ６の出力ｆo および
位相比較器３の出力ｆpDも図６（ｃ），（ｄ）に示すよ
うに僅かにずれる。
ｚ、分周比１／Ｎを１／１００００とすると、定常状態
での基準位相信号ｆr は図６（ａ）に示すようになるの
に対し、パルス変調によって、図６（ｂ）の位相信号ｆ
d のように、例えば５０１ＫＨｚの僅かのリファレンス
漏れＲが生じる。このため、ＶＣＯ６の出力ｆo および
位相比較器３の出力ｆpDも図６（ｃ），（ｄ）に示すよ
うに僅かにずれる。
【００１２】なお、過渡状態（プログラマブル分周器１
の分周比ＮがＭ（Ｎ≠Ｍ）に変化してから定常状態にな
るまでの間）のｆo の動きは、一般にステップ応答と呼
ばれる。
の分周比ＮがＭ（Ｎ≠Ｍ）に変化してから定常状態にな
るまでの間）のｆo の動きは、一般にステップ応答と呼
ばれる。
【００１３】
【発明が解決しようとする課題】従来のＰＬＬ周波数シ
ンセサイザは以上のように構成されているので、基準周
波数の周期で位相比較を行うことにより、ＶＣＯ６に基
準周波数のパルス変調がかかり、このためＬＰＦ５のカ
ットオフ周波数を小さくすることが必要で、また、分周
器２の分周比が変化して定常状態に落ち着くまでの間の
ステップ応答性が悪化するなどの問題点があった。
ンセサイザは以上のように構成されているので、基準周
波数の周期で位相比較を行うことにより、ＶＣＯ６に基
準周波数のパルス変調がかかり、このためＬＰＦ５のカ
ットオフ周波数を小さくすることが必要で、また、分周
器２の分周比が変化して定常状態に落ち着くまでの間の
ステップ応答性が悪化するなどの問題点があった。
【００１４】請求項１の発明は上記のような問題点を解
消するためになされたもので、ＶＣＯにかかる基準周波
数のパルス変調を減少することができるとともに、ステ
ップ応答の収束を高速化できるＰＬＬ周波数シンセサイ
ザを得ることを目的とする。
消するためになされたもので、ＶＣＯにかかる基準周波
数のパルス変調を減少することができるとともに、ステ
ップ応答の収束を高速化できるＰＬＬ周波数シンセサイ
ザを得ることを目的とする。
【００１５】また、請求項２の発明は、半波長ずらせた
２つの基準位相信号と、プログラマブル分周器からの互
いに半波長ずらせた２つの出力位相信号との位相比較出
力を用いてＶＣＯを制御することにより、このＶＣＯに
かかる基準周波数のパルス変調を抑えることができると
ともに、ステップ応答の収束を早めることができるＰＬ
Ｌ周波数シンセサイザを得ることを目的とする。
２つの基準位相信号と、プログラマブル分周器からの互
いに半波長ずらせた２つの出力位相信号との位相比較出
力を用いてＶＣＯを制御することにより、このＶＣＯに
かかる基準周波数のパルス変調を抑えることができると
ともに、ステップ応答の収束を早めることができるＰＬ
Ｌ周波数シンセサイザを得ることを目的とする。
【００１６】さらに、請求項３の発明は、一方のプログ
ラマブル分周器が半波長ずれた信号をカウントしてもパ
ルスを出力しない場合には、半波長と異なる波長ずれの
信号をカウントすることによってパルスを位相比較器に
入力し、基準位相信号と位相比較結果に従って、ＶＣＯ
を制御することにより、このＶＣＯにかかる基準周波数
のパルス変調を抑えることができるとともに、ステップ
応答の収束を早めることができるＰＬＬ周波数シンセサ
イザを得ることを目的とする。
ラマブル分周器が半波長ずれた信号をカウントしてもパ
ルスを出力しない場合には、半波長と異なる波長ずれの
信号をカウントすることによってパルスを位相比較器に
入力し、基準位相信号と位相比較結果に従って、ＶＣＯ
を制御することにより、このＶＣＯにかかる基準周波数
のパルス変調を抑えることができるとともに、ステップ
応答の収束を早めることができるＰＬＬ周波数シンセサ
イザを得ることを目的とする。
【００１７】
【課題を解決するための手段】請求項１の発明に係るＰ
ＬＬ周波数シンセサイザは、基準位相信号を互いに波長
をずらせた複数の基準位相信号に生成分配する位相分配
器と、ＶＣＯからの出力を分周して得た互いに波長がず
れた複数の信号をカウントして、それぞれ出力位相信号
を出力する複数のプログラマブル分周器と、該各プログ
ラマブル分周器の出力位相信号および上記位相分配器か
らの基準位相信号を位相比較する各一の位相比較器とを
設けて、チャージポンプに、該位相比較器の各出力を加
算した加算出力にもとづいて出力状態を変化させ、かつ
ＬＰＦに、チャージポンプの出力を平滑させ、制御入力
電圧として上記ＶＣＯへ供給させるようにしたものであ
る。
ＬＬ周波数シンセサイザは、基準位相信号を互いに波長
をずらせた複数の基準位相信号に生成分配する位相分配
器と、ＶＣＯからの出力を分周して得た互いに波長がず
れた複数の信号をカウントして、それぞれ出力位相信号
を出力する複数のプログラマブル分周器と、該各プログ
ラマブル分周器の出力位相信号および上記位相分配器か
らの基準位相信号を位相比較する各一の位相比較器とを
設けて、チャージポンプに、該位相比較器の各出力を加
算した加算出力にもとづいて出力状態を変化させ、かつ
ＬＰＦに、チャージポンプの出力を平滑させ、制御入力
電圧として上記ＶＣＯへ供給させるようにしたものであ
る。
【００１８】また、請求項２の発明に係るＰＬＬ周波数
シンセサイザは、基準位相信号を互いに半波長ずらせた
２つの基準位相信号に生成分配する位相分配器と、ＶＣ
Ｏからの出力を分周して得た互いに半波長ずれた２つの
信号をカウントして、それぞれ出力位相信号を出力する
２つのプログラマブル分周器と、該各プログラマブル分
周器の出力位相信号および上記位相分配器からの基準位
相信号を位相比較する各一の位相比較器とを設けて、チ
ャージポンプに、該位相比較器の各出力を加算した加算
出力にもとづいて出力状態を変化させ、かつＬＰＦに、
チャージポンプの出力を平滑させ、制御入力電圧として
上記ＶＣＯへ供給させるようにしたものである。
シンセサイザは、基準位相信号を互いに半波長ずらせた
２つの基準位相信号に生成分配する位相分配器と、ＶＣ
Ｏからの出力を分周して得た互いに半波長ずれた２つの
信号をカウントして、それぞれ出力位相信号を出力する
２つのプログラマブル分周器と、該各プログラマブル分
周器の出力位相信号および上記位相分配器からの基準位
相信号を位相比較する各一の位相比較器とを設けて、チ
ャージポンプに、該位相比較器の各出力を加算した加算
出力にもとづいて出力状態を変化させ、かつＬＰＦに、
チャージポンプの出力を平滑させ、制御入力電圧として
上記ＶＣＯへ供給させるようにしたものである。
【００１９】さらに、請求項３の発明に係るＰＬＬ周波
数シンセサイザは、基準位相信号を互いに半波長ずらせ
た２つの基準位相信号に生成分配する位相分配器と、Ｖ
ＣＯからの出力を分周して得た互いに半波長ずれた２つ
の信号のうち半波長ずれた信号にもっとも近い整数をＸ
として、各々Ｘ，Ｘ＋Ｎ，Ｘ＋２Ｎ，Ｘ＋３ＮとＮ，２
Ｎ，３Ｎ，４Ｎごとにカウントしてそれぞれ出力位相信
号を出力する複数のプログラマブル分周器と、該各プロ
グラマブル分周器の出力位相信号および上記位相分配器
からの基準位相信号を位相比較する各一の位相比較器と
を設けて、チャージポンプに、該位相比較器の各出力を
加算した加算出力にもとづいて出力状態を変化させ、か
つＬＰＦに、該チャージポンプの出力を平滑させて、制
御入力電圧として上記ＶＣＯへ供給させるようにしたも
のである。
数シンセサイザは、基準位相信号を互いに半波長ずらせ
た２つの基準位相信号に生成分配する位相分配器と、Ｖ
ＣＯからの出力を分周して得た互いに半波長ずれた２つ
の信号のうち半波長ずれた信号にもっとも近い整数をＸ
として、各々Ｘ，Ｘ＋Ｎ，Ｘ＋２Ｎ，Ｘ＋３ＮとＮ，２
Ｎ，３Ｎ，４Ｎごとにカウントしてそれぞれ出力位相信
号を出力する複数のプログラマブル分周器と、該各プロ
グラマブル分周器の出力位相信号および上記位相分配器
からの基準位相信号を位相比較する各一の位相比較器と
を設けて、チャージポンプに、該位相比較器の各出力を
加算した加算出力にもとづいて出力状態を変化させ、か
つＬＰＦに、該チャージポンプの出力を平滑させて、制
御入力電圧として上記ＶＣＯへ供給させるようにしたも
のである。
【００２０】
【作用】請求項１の発明における位相分配器は、基準位
相信号を互いに波長をずらせて複数に分配し、これを基
準位相信号としてＶＣＯから帰還した出力位相信号と比
較することで、ＶＣＯに基準周波数のパルス変調をかけ
るのを抑え、また、多数回の位相比較によりステップ応
答性の収束を早められるようにする。
相信号を互いに波長をずらせて複数に分配し、これを基
準位相信号としてＶＣＯから帰還した出力位相信号と比
較することで、ＶＣＯに基準周波数のパルス変調をかけ
るのを抑え、また、多数回の位相比較によりステップ応
答性の収束を早められるようにする。
【００２１】また、請求項２の発明における位相分配器
は、互いに半波長ずれた２つの基準位相信号を出力し、
これらをＶＣＯを通して帰還した互いに半波長ずれた出
力位相信号と比較することで、ＶＣＯに基準周波数のパ
ルス変調をかけるのを抑え、かつ擬似的にパルス変調の
周波数を２倍にし、また多数回の位相比較を行うこと、
および抑えられ周波数が２倍になったパルス変調によ
り、ＬＰＦのカットオフ周波数を大きくすることができ
ることにより、ステップ応答性の収束を早められるよう
にする。
は、互いに半波長ずれた２つの基準位相信号を出力し、
これらをＶＣＯを通して帰還した互いに半波長ずれた出
力位相信号と比較することで、ＶＣＯに基準周波数のパ
ルス変調をかけるのを抑え、かつ擬似的にパルス変調の
周波数を２倍にし、また多数回の位相比較を行うこと、
および抑えられ周波数が２倍になったパルス変調によ
り、ＬＰＦのカットオフ周波数を大きくすることができ
ることにより、ステップ応答性の収束を早められるよう
にする。
【００２２】さらに、請求項３の発明におけるプログラ
マブル分周器は、一方のプログラマブル分周器が半波長
ずれた信号をカウントできない場合は、Ｎ／２に最も近
い整数の一つをＸとし、Ｘ，Ｘ＋Ｎ，Ｘ＋２Ｎ，…とカ
ウントすることにより、請求項２の状態を近似的に実現
し、ＶＣＯに基準周波数のパルス変調をかけるのを抑
え、かつ擬似的にパルス変調の周波数を２倍にし、また
多数回の位相比較を行うこと、および抑えられ周波数が
２倍になったパルス変調により、ＬＰＦのカットオフ周
波数を大きくすることができることにより、ステップ応
答性の収束を早められるようにする。
マブル分周器は、一方のプログラマブル分周器が半波長
ずれた信号をカウントできない場合は、Ｎ／２に最も近
い整数の一つをＸとし、Ｘ，Ｘ＋Ｎ，Ｘ＋２Ｎ，…とカ
ウントすることにより、請求項２の状態を近似的に実現
し、ＶＣＯに基準周波数のパルス変調をかけるのを抑
え、かつ擬似的にパルス変調の周波数を２倍にし、また
多数回の位相比較を行うこと、および抑えられ周波数が
２倍になったパルス変調により、ＬＰＦのカットオフ周
波数を大きくすることができることにより、ステップ応
答性の収束を早められるようにする。
【００２３】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１は固定周波数発振
器、２は固定周波数発振器１からの固定周波数を分周
し、基準位相信号ｆrxを出力する分周器、８は位相分配
器で、図２（ａ）に示すような基準位相信号ｆrxのパル
スを交互に別々に出力し、それぞれ波長がずれた、具体
的には、例えば図２（ｂ），（ｃ）に示すような２つの
半波長ずれた基準位相信号ｆr1，ｆr2を生成する。
ついて説明する。図１において、１は固定周波数発振
器、２は固定周波数発振器１からの固定周波数を分周
し、基準位相信号ｆrxを出力する分周器、８は位相分配
器で、図２（ａ）に示すような基準位相信号ｆrxのパル
スを交互に別々に出力し、それぞれ波長がずれた、具体
的には、例えば図２（ｂ），（ｃ）に示すような２つの
半波長ずれた基準位相信号ｆr1，ｆr2を生成する。
【００２４】９，１０は位相比較器で、後述のプログラ
マブル分周器１２，１３が出力する図２（ｄ），（ｅ）
に示すような出力位相信号ｆp1，ｆp2と上記各基準位相
信号ｆr1，ｆr2とをそれぞれ比較し、図２（ｆ），
（ｇ）に示すような出力信号を交互に出力する。１１は
各位相比較器９，１０の各出力を合成する加算器、４は
この加算器１１の出力を受けて出力状態が変化するチャ
ージポンプ、５はチャージポンプ４の出力を平滑するロ
ーパスフィルタ、６はＶＣＯである。
マブル分周器１２，１３が出力する図２（ｄ），（ｅ）
に示すような出力位相信号ｆp1，ｆp2と上記各基準位相
信号ｆr1，ｆr2とをそれぞれ比較し、図２（ｆ），
（ｇ）に示すような出力信号を交互に出力する。１１は
各位相比較器９，１０の各出力を合成する加算器、４は
この加算器１１の出力を受けて出力状態が変化するチャ
ージポンプ、５はチャージポンプ４の出力を平滑するロ
ーパスフィルタ、６はＶＣＯである。
【００２５】なお、プログラマブル分周器１２は従来同
様ｆo の波形をＮ，２Ｎ，３Ｎ，…とカウントしたとき
にパルスｆp1を出力するが、プログラマブル分周器１３
はｆo の波形を３Ｎ／２，５Ｎ／２，７Ｎ／２，…ごと
にカウントしたときにパルスｆp2を出力するものとす
る。また、固定周波数分周器２の基準位相信号ｆrxは、
ｆrx＝２ｆr とする。
様ｆo の波形をＮ，２Ｎ，３Ｎ，…とカウントしたとき
にパルスｆp1を出力するが、プログラマブル分周器１３
はｆo の波形を３Ｎ／２，５Ｎ／２，７Ｎ／２，…ごと
にカウントしたときにパルスｆp2を出力するものとす
る。また、固定周波数分周器２の基準位相信号ｆrxは、
ｆrx＝２ｆr とする。
【００２６】次に動作について説明する。この発明は、
上記のように、半波長ずれた２つの周波数帰還回路を持
つＰＬＬ周波数シンセサイザであり、従って、定常状態
においては、ｆrx＝２ｆr であるので、ｄｆr1／ｄｔ＝
ｄｆr2／ｄｔ＝ｄｆr ／ｄｔとなり、ｆr1とｆr2とｆr
の周波数は同じである。
上記のように、半波長ずれた２つの周波数帰還回路を持
つＰＬＬ周波数シンセサイザであり、従って、定常状態
においては、ｆrx＝２ｆr であるので、ｄｆr1／ｄｔ＝
ｄｆr2／ｄｔ＝ｄｆr ／ｄｔとなり、ｆr1とｆr2とｆr
の周波数は同じである。
【００２７】よって、図２（ｂ）〜（ｇ）に示すように
各２個の信号が半波長ずれた周波数帰還回路を持つだけ
で、最初系が安定であれば、安定し続けることになる。
また、位相比較を従来のＰＬＬ周波数シンセサイザに比
べて多段（ここでは２段）で行うので、位相比較一回あ
たりの位相のずれが小さくなり、基準周波数ｆr に対す
るリファレンス漏れは小さくなる。
各２個の信号が半波長ずれた周波数帰還回路を持つだけ
で、最初系が安定であれば、安定し続けることになる。
また、位相比較を従来のＰＬＬ周波数シンセサイザに比
べて多段（ここでは２段）で行うので、位相比較一回あ
たりの位相のずれが小さくなり、基準周波数ｆr に対す
るリファレンス漏れは小さくなる。
【００２８】また、位相比較は正確に半波長ずれている
のでリファレンス漏れの周波数は図２（ｈ）に示すよう
に基準周波数ｆr の２倍となりＬＰＦ５のカットオフ周
波数を小さくすることが可能で、ＬＰＦ５の任意性が増
しステップ応答の収束を早めることができる。
のでリファレンス漏れの周波数は図２（ｈ）に示すよう
に基準周波数ｆr の２倍となりＬＰＦ５のカットオフ周
波数を小さくすることが可能で、ＬＰＦ５の任意性が増
しステップ応答の収束を早めることができる。
【００２９】また、図１に示すＰＬＬ周波数シンセサイ
ザは、過渡状態において、従来のＰＬＬ周波数シンセサ
イザに比べて多数回位相比較を行うので、ステップ応答
の収束を早めることができる。
ザは、過渡状態において、従来のＰＬＬ周波数シンセサ
イザに比べて多数回位相比較を行うので、ステップ応答
の収束を早めることができる。
【００３０】実施例２．次に、この発明の他の実施例に
ついて説明する。上記実施例においては、プログラマブ
ル分周器１３がなんらかの理由により、３Ｎ／２，５Ｎ
／２，７Ｎ／２，…とカウントしたにも拘らず、パルス
を出力しない場合がある。このような場合には、Ｎ／２
のもっとも近い整数の１つをＸとしてＸ，Ｘ＋Ｎ，Ｘ＋
２Ｎ，…ごとにパルスを出力させるようにすればよく、
これによって、上記実施例と同じく、リファレンス漏れ
を小さくすることができ、ステップ応答の収束を早める
ことができる。
ついて説明する。上記実施例においては、プログラマブ
ル分周器１３がなんらかの理由により、３Ｎ／２，５Ｎ
／２，７Ｎ／２，…とカウントしたにも拘らず、パルス
を出力しない場合がある。このような場合には、Ｎ／２
のもっとも近い整数の１つをＸとしてＸ，Ｘ＋Ｎ，Ｘ＋
２Ｎ，…ごとにパルスを出力させるようにすればよく、
これによって、上記実施例と同じく、リファレンス漏れ
を小さくすることができ、ステップ応答の収束を早める
ことができる。
【００３１】この実施例では、プログラマブル分周器１
３の分周比を例えば１０００１とした場合に、図３
（ｂ），（ｃ）に示すように、定常状態において基準位
相信号ｆr1，ｆr2が正確に半波長ずれるが、図３
（ｄ），（ｅ）に示すように出力位相信号ｆP1，ｆP2は
互いに半波長よりｆ0 半周期分ずれ、従って、位相比較
器９の２つの出力信号ＰD1，ＰD2も図３（ｆ），（ｇ）
に示すように、各周期で半周期よりｆo 半周期分だけず
れることになり、加算器１１の出力として、図３（ｈ）
に示すような出力位相信号ｆPDが得られる。ここで、こ
の出力位相信号ｆPDは１００ＫＨｚに略等しい周波数と
なる。この実施例では上記第１の実施例で実施できない
場合に採用される近似的な方法で、上記分周比が１００
０１で、５０００．５波長をカウントできない場合など
に利用される。
３の分周比を例えば１０００１とした場合に、図３
（ｂ），（ｃ）に示すように、定常状態において基準位
相信号ｆr1，ｆr2が正確に半波長ずれるが、図３
（ｄ），（ｅ）に示すように出力位相信号ｆP1，ｆP2は
互いに半波長よりｆ0 半周期分ずれ、従って、位相比較
器９の２つの出力信号ＰD1，ＰD2も図３（ｆ），（ｇ）
に示すように、各周期で半周期よりｆo 半周期分だけず
れることになり、加算器１１の出力として、図３（ｈ）
に示すような出力位相信号ｆPDが得られる。ここで、こ
の出力位相信号ｆPDは１００ＫＨｚに略等しい周波数と
なる。この実施例では上記第１の実施例で実施できない
場合に採用される近似的な方法で、上記分周比が１００
０１で、５０００．５波長をカウントできない場合など
に利用される。
【００３２】
【発明の効果】以上のように、請求項１の発明によれ
ば、基準位相信号を互いに波長をずらせた複数の基準位
相信号に生成分配する位相分配器と、ＶＣＯからの出力
を分周して得た互いに波長がずれた複数の信号をカウン
トしてそれぞれ出力位相信号として出力する複数のプロ
グラマブル分周器と、該各プログラマブル分周器の出力
位相信号および上記位相分配器からの基準位相信号を位
相比較する各一の位相比較器とを設けて、チャージポン
プに、該位相比較器の各出力を加算した加算出力にもと
づいて出力状態を変化させ、かつＬＰＦに、チャージポ
ンプの出力を平滑させ、制御入力電圧として上記ＶＣＯ
へ供給させるように構成したので、ＶＣＯにかかる基準
周波数のパルス変調を減少できるとともに、ステップ応
答の収束を高速化できるものが得られる効果がある。
ば、基準位相信号を互いに波長をずらせた複数の基準位
相信号に生成分配する位相分配器と、ＶＣＯからの出力
を分周して得た互いに波長がずれた複数の信号をカウン
トしてそれぞれ出力位相信号として出力する複数のプロ
グラマブル分周器と、該各プログラマブル分周器の出力
位相信号および上記位相分配器からの基準位相信号を位
相比較する各一の位相比較器とを設けて、チャージポン
プに、該位相比較器の各出力を加算した加算出力にもと
づいて出力状態を変化させ、かつＬＰＦに、チャージポ
ンプの出力を平滑させ、制御入力電圧として上記ＶＣＯ
へ供給させるように構成したので、ＶＣＯにかかる基準
周波数のパルス変調を減少できるとともに、ステップ応
答の収束を高速化できるものが得られる効果がある。
【００３３】また、請求項２の発明によれば、基準位相
信号を互いに半波長ずらせた２つの基準位相信号に生成
分配する位相分配器と、ＶＣＯからの出力を分周して得
た互いに半波長ずれた２つの信号をカウントして、それ
ぞれ出力位相信号を出力する２つのプログラマブル分周
器と、該各プログラマブル分周器の出力位相信号および
上記位相分配器からの基準位相信号を位相比較する各一
の位相比較器とを設けて、チャージポンプに、該位相比
較器の各出力を加算した加算出力にもとづいて出力状態
を変化させ、かつＬＰＦに、チャージポンプの出力を平
滑させ、制御入力電圧として上記ＶＣＯへ供給させるよ
うに構成したので、２つの半波長ずれた２つの基準位相
信号およびプログラマブル分周器の出力位相信号との比
較出力によって、簡単な構成にて、ＶＣＯにかかる基準
周波数のパルス変調を減少できるとともに、ステップ応
答の収束を高速化できるものが得られる効果がある。
信号を互いに半波長ずらせた２つの基準位相信号に生成
分配する位相分配器と、ＶＣＯからの出力を分周して得
た互いに半波長ずれた２つの信号をカウントして、それ
ぞれ出力位相信号を出力する２つのプログラマブル分周
器と、該各プログラマブル分周器の出力位相信号および
上記位相分配器からの基準位相信号を位相比較する各一
の位相比較器とを設けて、チャージポンプに、該位相比
較器の各出力を加算した加算出力にもとづいて出力状態
を変化させ、かつＬＰＦに、チャージポンプの出力を平
滑させ、制御入力電圧として上記ＶＣＯへ供給させるよ
うに構成したので、２つの半波長ずれた２つの基準位相
信号およびプログラマブル分周器の出力位相信号との比
較出力によって、簡単な構成にて、ＶＣＯにかかる基準
周波数のパルス変調を減少できるとともに、ステップ応
答の収束を高速化できるものが得られる効果がある。
【００３４】さらに、請求項３の発明によれば、基準位
相信号を互いに半波長ずらせた２つの基準位相信号に生
成分配する位相分配器と、ＶＣＯからの出力を分周して
得た互いに半波長ずれた２つの信号のうち半波長ずれた
信号にもっとも近い整数をＸとして、Ｘ，Ｘ＋Ｎ，Ｘ＋
２Ｎ…ごとにカウントしてそれぞれ出力位相信号を出力
する複数のプログラマブル分周器と、該各プログラマブ
ル分周器の出力位相信号および上記位相分配器からの基
準位相信号を位相比較する各一の位相比較器とを設け
て、チャージポンプに、該位相比較器の各出力を加算し
た加算出力にもとづいて出力状態を変化させ、かつＬＰ
Ｆに、該チャージポンプの出力を平滑させて、制御入力
電圧として上記ＶＣＯへ供給させるように構成したの
で、一方のプログラマブル分周器が半波長ずれた信号を
カウントしても、パルスを出力しない場合には、上記と
は異なる波長ずれの信号をカウントすることで、パルス
を出力させて位相比較器に入力でき、従って基準位相信
号との位相比較結果に従って、上記請求項２と同様の効
果が得られる。
相信号を互いに半波長ずらせた２つの基準位相信号に生
成分配する位相分配器と、ＶＣＯからの出力を分周して
得た互いに半波長ずれた２つの信号のうち半波長ずれた
信号にもっとも近い整数をＸとして、Ｘ，Ｘ＋Ｎ，Ｘ＋
２Ｎ…ごとにカウントしてそれぞれ出力位相信号を出力
する複数のプログラマブル分周器と、該各プログラマブ
ル分周器の出力位相信号および上記位相分配器からの基
準位相信号を位相比較する各一の位相比較器とを設け
て、チャージポンプに、該位相比較器の各出力を加算し
た加算出力にもとづいて出力状態を変化させ、かつＬＰ
Ｆに、該チャージポンプの出力を平滑させて、制御入力
電圧として上記ＶＣＯへ供給させるように構成したの
で、一方のプログラマブル分周器が半波長ずれた信号を
カウントしても、パルスを出力しない場合には、上記と
は異なる波長ずれの信号をカウントすることで、パルス
を出力させて位相比較器に入力でき、従って基準位相信
号との位相比較結果に従って、上記請求項２と同様の効
果が得られる。
【図１】この発明の一実施例によるＰＬＬ周波数シンセ
サイザを示すブロック図である。
サイザを示すブロック図である。
【図２】図１における回路各部の信号を示すタイミング
チャート図である。
チャート図である。
【図３】図１においてプログラム分周器の出力位相信号
にずれがある場合における回路各部の信号を示すタイミ
ングチャート図である。
にずれがある場合における回路各部の信号を示すタイミ
ングチャート図である。
【図４】従来のＰＬＬ周波数シンセサイザを示すブロッ
ク図である。
ク図である。
【図５】図４におけるローパスフィルタの詳細を示す回
路図である。
路図である。
【図６】図４における回路各部の信号を示すタイミング
チャート図である。
チャート図である。
４ チャージポンプ ５ （ＬＰＦ）ローパスフィルタ ６ ＶＣＯ（電圧制御型周波数可変発振器） ８ 位相分配器 ９，１０ 位相比較器 １１ 加算器 １２ ，１３ プログラマブル分周器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】従って、出力の位相信号ｆo が５００ＭＨ
ｚ、分周比１／Ｎを１／１００００とすると、定常状態
での基準位相信号ｆr は図６（ａ）に示すようになるの
に対し、パルス変調によって、図６（ｂ）の位相信号ｆ
d のように、例えば５０ＫＨｚの僅かのリファレンス漏
れＲが生じる。このため、ＶＣＯ６の出力ｆo および位
相比較器３の出力ｆpDも図６（ｃ），（ｄ）に示すよう
に僅かにずれる。
ｚ、分周比１／Ｎを１／１００００とすると、定常状態
での基準位相信号ｆr は図６（ａ）に示すようになるの
に対し、パルス変調によって、図６（ｂ）の位相信号ｆ
d のように、例えば５０ＫＨｚの僅かのリファレンス漏
れＲが生じる。このため、ＶＣＯ６の出力ｆo および位
相比較器３の出力ｆpDも図６（ｃ），（ｄ）に示すよう
に僅かにずれる。
Claims (3)
- 【請求項１】 基準位相信号を互いに波長をずらせた複
数の基準位相信号に生成分配する位相分配器と、電圧制
御型周波数可変発振器からの出力を分周して得た互いに
波長がずれた複数の信号をカウントして、それぞれ出力
位相信号を出力する複数のプログラマブル分周器と、該
各プログラマブル分周器の出力位相信号および上記位相
分配器からの基準位相信号を位相比較する各一の位相比
較器と、該位相比較器の各出力を加算した加算出力にも
とづいて出力状態が変化するチャージポンプと、該チャ
ージポンプの出力を平滑して、制御入力電圧として上記
電圧制御型周波数可変発振器へ供給するローパスフィル
タとを備えたフェーズロックドループ周波数シンセサイ
ザ。 - 【請求項２】 基準位相信号を互いに半波長ずらせた２
つの基準位相信号に生成分配する位相分配器と、電圧制
御型周波数可変発振器からの出力を分周して得た互いに
半波長ずれた２つの信号をカウントして、それぞれ出力
位相信号を出力する２つのプログラマブル分周器と、該
各プログラマブル分周器の出力位相信号および上記位相
分配器からの基準位相信号を位相比較する各一の位相比
較器と、該位相比較器の各出力を加算した加算出力にも
とづいて出力状態が変化するチャージポンプと、該チャ
ージポンプの出力を平滑して、制御入力電圧として上記
電圧制御型周波数可変発振器へ供給するローパスフィル
タとを備えたフェーズロックドループ周波数シンセサイ
ザ。 - 【請求項３】 基準位相信号を互いに半波長ずらせた２
つの基準位相信号に生成分配する位相分配器と、電圧制
御型周波数可変発振器からの出力を分周して得た互いに
半波長ずれた２つの信号のうち、半波長ずれた信号にも
っとも近い整数をＸとして、Ｘ，Ｘ＋Ｎ，Ｘ＋２Ｎ…ご
とにカウントして、それぞれ出力位相信号を出力する複
数のプログラマブル分周器と、該各プログラマブル分周
器の出力位相信号および上記位相分配器からの基準位相
信号を位相比較する各一の位相比較器と、該位相比較器
の各出力を加算した加算出力にもとづいて出力状態が変
化するチャージポンプと、該チャージポンプの出力を平
滑し、制御入力電圧として上記電圧制御型周波数可変発
振器へ供給するローパスフィルタとを備えたフェーズロ
ックドループ周波数シンセサイザ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119869A JPH05291950A (ja) | 1992-04-15 | 1992-04-15 | フェーズロックドループ周波数シンセサイザ |
| AU35540/93A AU654905C (en) | 1992-04-15 | 1993-03-29 | Frequency synthesizer using phase-locked loop |
| EP93302460A EP0566274A1 (en) | 1992-04-15 | 1993-03-30 | Frequency synthesizer using phase-locked loop |
| US08/040,281 US5365202A (en) | 1992-04-15 | 1993-03-30 | PLL frequency synthesizer using plural phase comparisons |
| CA002093040A CA2093040C (en) | 1992-04-15 | 1993-03-31 | Frequency synthesizer using phase-locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119869A JPH05291950A (ja) | 1992-04-15 | 1992-04-15 | フェーズロックドループ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291950A true JPH05291950A (ja) | 1993-11-05 |
Family
ID=14772281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4119869A Pending JPH05291950A (ja) | 1992-04-15 | 1992-04-15 | フェーズロックドループ周波数シンセサイザ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5365202A (ja) |
| EP (1) | EP0566274A1 (ja) |
| JP (1) | JPH05291950A (ja) |
| CA (1) | CA2093040C (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302938A (ja) * | 1994-04-28 | 1995-11-14 | Sony Corp | 圧電セラミックトランス及びその製造方法 |
| DE69631002T2 (de) * | 1995-09-28 | 2004-09-16 | Sanyo Electric Co., Ltd., Moriguchi | Einstellbarer Frequenzteiler |
| EP1020994A1 (en) * | 1995-11-22 | 2000-07-19 | Sanyo Electric Co., Ltd. | PLL with variable (N+1/2) frequency dividing ratio |
| DE69624952T2 (de) * | 1996-01-09 | 2003-08-28 | Sanyo Electric Co., Ltd. | Einstellbarer Frequenzteiler |
| JP2914297B2 (ja) * | 1996-05-29 | 1999-06-28 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
| FR2846164A1 (fr) * | 2002-10-17 | 2004-04-23 | St Microelectronics Sa | Procede et dispositif de generation d'un signal ayant une frequence egale au produit d'une frequence de reference par un nombre reel |
| US10425092B2 (en) * | 2017-07-12 | 2019-09-24 | Oracle International Corporation | Subsampling phase frequency detector for a divider-less phase-locked loop |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3571743A (en) * | 1968-10-30 | 1971-03-23 | Rca Corp | Phase lock loop |
| JPS4842660A (ja) * | 1971-09-28 | 1973-06-21 | ||
| US4888564A (en) * | 1987-11-06 | 1989-12-19 | Victor Company Of Japan, Ltd. | Phase-locked loop circuit |
| JP2841693B2 (ja) * | 1990-04-19 | 1998-12-24 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
| DE4121361A1 (de) * | 1991-06-28 | 1993-01-07 | Philips Patentverwaltung | Frequenzsynthese-schaltung |
| JP2993200B2 (ja) * | 1991-07-31 | 1999-12-20 | 日本電気株式会社 | 位相同期ループ |
-
1992
- 1992-04-15 JP JP4119869A patent/JPH05291950A/ja active Pending
-
1993
- 1993-03-30 EP EP93302460A patent/EP0566274A1/en not_active Withdrawn
- 1993-03-30 US US08/040,281 patent/US5365202A/en not_active Expired - Fee Related
- 1993-03-31 CA CA002093040A patent/CA2093040C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2093040C (en) | 1999-03-23 |
| AU3554093A (en) | 1993-10-21 |
| EP0566274A1 (en) | 1993-10-20 |
| AU654905B2 (en) | 1994-11-24 |
| US5365202A (en) | 1994-11-15 |
| CA2093040A1 (en) | 1993-10-16 |
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