JPH0529310A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0529310A JPH0529310A JP3182823A JP18282391A JPH0529310A JP H0529310 A JPH0529310 A JP H0529310A JP 3182823 A JP3182823 A JP 3182823A JP 18282391 A JP18282391 A JP 18282391A JP H0529310 A JPH0529310 A JP H0529310A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- element isolation
- oxide film
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】選択酸化法による素子分離形成法に於て、酸化
領域の横方向の広がり（バーズビーク）をなくす。 【構成】シリコン基板１にパッド酸化膜２を形成し、前
記酸化膜上に窒化シリコン膜３を堆積し、素子分離領域
をパターニングする。その後、シリコン基板１上の絶縁
膜の側壁にサイドウォール４として窒化シリコン膜を形
成した後、シリコン基板に溝５を形成し、その溝に選択
的にポリシリコン膜６を成長させ、その後チャンネルス
トッパー８としてボロイオン７を注入した後、前記ポリ
シリコン膜を酸化させ素子分離酸化膜９を形成する。
領域の横方向の広がり（バーズビーク）をなくす。 【構成】シリコン基板１にパッド酸化膜２を形成し、前
記酸化膜上に窒化シリコン膜３を堆積し、素子分離領域
をパターニングする。その後、シリコン基板１上の絶縁
膜の側壁にサイドウォール４として窒化シリコン膜を形
成した後、シリコン基板に溝５を形成し、その溝に選択
的にポリシリコン膜６を成長させ、その後チャンネルス
トッパー８としてボロイオン７を注入した後、前記ポリ
シリコン膜を酸化させ素子分離酸化膜９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に選択酸化による素子分離酸化膜の形成法に関
する。
関し、特に選択酸化による素子分離酸化膜の形成法に関
する。
【０００２】
【従来の技術】従来の半導体装置の製造工程における選
択酸化法による素子分離酸化膜の形成方法は、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ ｏｘｉｄｆｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）と呼ばれる方法で主に形成されていた。以下図
４を用いて説明する。
択酸化法による素子分離酸化膜の形成方法は、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ ｏｘｉｄｆｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）と呼ばれる方法で主に形成されていた。以下図
４を用いて説明する。
【０００３】まず図４（ａ）に示すように、シリコン基
板１上に薄いパット酸化膜２Ａと厚い窒化シリコン膜３
Ａを形成したのち、素子分離領域の窒化シリコン膜３Ａ
とパット酸化２Ａをパターニングし、開口部を形成す
る。
板１上に薄いパット酸化膜２Ａと厚い窒化シリコン膜３
Ａを形成したのち、素子分離領域の窒化シリコン膜３Ａ
とパット酸化２Ａをパターニングし、開口部を形成す
る。
【０００４】次に図４（ｂ）に示すように、窒化シリコ
ン膜３Ａをマスクとして開口部内のシリコン基板を選択
的に酸化し、素子分離酸化膜１９を形成する。
ン膜３Ａをマスクとして開口部内のシリコン基板を選択
的に酸化し、素子分離酸化膜１９を形成する。
【０００５】
【発明が解決しようとする課題】デバイスの高集積化が
進むにつれ素子分離領域の縮小化、つまり選択酸化法に
よる素子分離酸化膜の形成法に於て、酸化領域の横方向
の広がり（バーズビーク）の縮小化が要求される。その
ため、従来の選択酸化による素子分離酸化膜の形成方法
では、バーズビークを縮小するため、窒化シリコン膜３
Ａを厚くし、パッド酸化膜２Ａを薄くする必要がある。
パッド酸化膜の薄膜化、及び窒化シリコン膜を厚くする
ことによりバーズビークの縮小は認められるものの、窒
化シリコン膜のもたらす応力をパッド酸化膜で緩和する
ことができなくなるため、シリコン基板に欠陥を発生さ
せ、デバイス特性を劣化させるという欠点がある。
進むにつれ素子分離領域の縮小化、つまり選択酸化法に
よる素子分離酸化膜の形成法に於て、酸化領域の横方向
の広がり（バーズビーク）の縮小化が要求される。その
ため、従来の選択酸化による素子分離酸化膜の形成方法
では、バーズビークを縮小するため、窒化シリコン膜３
Ａを厚くし、パッド酸化膜２Ａを薄くする必要がある。
パッド酸化膜の薄膜化、及び窒化シリコン膜を厚くする
ことによりバーズビークの縮小は認められるものの、窒
化シリコン膜のもたらす応力をパッド酸化膜で緩和する
ことができなくなるため、シリコン基板に欠陥を発生さ
せ、デバイス特性を劣化させるという欠点がある。
【０００６】また、チャンネルストッバーとして所望の
不純物をイオン注入する場合、パッド酸化を介してシリ
コン基板に注入し欠陥の発生を抑制していたが、パッド
酸化膜が薄くなると、窒化シリコン膜除去の際、パッド
酸化膜が同時に除去されるためベアー注入となり、欠陥
が多量に発生するという欠点がある。
不純物をイオン注入する場合、パッド酸化を介してシリ
コン基板に注入し欠陥の発生を抑制していたが、パッド
酸化膜が薄くなると、窒化シリコン膜除去の際、パッド
酸化膜が同時に除去されるためベアー注入となり、欠陥
が多量に発生するという欠点がある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板上に酸化シリコン膜と第１の窒
化シリコン膜を順次形成したのち素子分離領域のこの第
１の窒化シリコン膜と酸化シリコン膜とを選択的に除去
し開口部を形成する工程と、この開口部の側壁に第２の
窒化シリコン膜からなるサイドウオールを形成する工程
と、このサイドウオールと前記第１の窒化シリコン膜を
マスクとし前記シリコン基板に溝を形成したのちこの溝
内に選択的にシリコン層を成長させる工程と、このシリ
コン層を介してチャンネルストッパーとしての不純物を
イオン注入したのちこのシリコン層を酸化する工程とを
含むものである。
造方法は、シリコン基板上に酸化シリコン膜と第１の窒
化シリコン膜を順次形成したのち素子分離領域のこの第
１の窒化シリコン膜と酸化シリコン膜とを選択的に除去
し開口部を形成する工程と、この開口部の側壁に第２の
窒化シリコン膜からなるサイドウオールを形成する工程
と、このサイドウオールと前記第１の窒化シリコン膜を
マスクとし前記シリコン基板に溝を形成したのちこの溝
内に選択的にシリコン層を成長させる工程と、このシリ
コン層を介してチャンネルストッパーとしての不純物を
イオン注入したのちこのシリコン層を酸化する工程とを
含むものである。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
【０００９】まず図１（ａ）に示すように、低濃度Ｐ型
の面方位（１００）を有するシリコン基板１に、薄いパ
ッド酸化膜（ＳｉＯ2 ）を４５ｎｍ，窒化シリコン膜
（Ｓｉ3 Ｎ4 ）３を３００ｎｍの厚さに順次形成したの
ちパターニングし、素子分離領域に開口部を形成する。
の面方位（１００）を有するシリコン基板１に、薄いパ
ッド酸化膜（ＳｉＯ2 ）を４５ｎｍ，窒化シリコン膜
（Ｓｉ3 Ｎ4 ）３を３００ｎｍの厚さに順次形成したの
ちパターニングし、素子分離領域に開口部を形成する。
【００１０】次に図１（ｂ）に示すように、シリコン基
板１上に第２の窒化シリコン膜を形成したのちエッチバ
ックし、開口部の側壁にサイドウォール４を形成する。
このサイドウォールは横方向の酸化過程を抑制し、素子
分離領域の横方向の広がりを小さくする。更に実際のマ
スク設計寸法より小さい素子分離領域が形成されるわけ
である。その後、サイドウォール４と窒化シリコン膜３
をマスクとし、異方性エッチング法によりシリコン基板
１に溝５を２００ｎｍの深さで形成する。 次に図１
（ｃ）に示すように、この溝５にポリシリコン膜６（１
００ｎｍ）を堆積させる。その後ボロンイオン７を１０
０ＫｅＶ，１．５×１０13ｃｍ-2の条件でポリシリコン
膜６を介してシリコン基板１に注入しチャンネルストン
バー８を形成する。その際、ポリシリコン膜６は注入損
傷を緩和させる保護膜となる。
板１上に第２の窒化シリコン膜を形成したのちエッチバ
ックし、開口部の側壁にサイドウォール４を形成する。
このサイドウォールは横方向の酸化過程を抑制し、素子
分離領域の横方向の広がりを小さくする。更に実際のマ
スク設計寸法より小さい素子分離領域が形成されるわけ
である。その後、サイドウォール４と窒化シリコン膜３
をマスクとし、異方性エッチング法によりシリコン基板
１に溝５を２００ｎｍの深さで形成する。 次に図１
（ｃ）に示すように、この溝５にポリシリコン膜６（１
００ｎｍ）を堆積させる。その後ボロンイオン７を１０
０ＫｅＶ，１．５×１０13ｃｍ-2の条件でポリシリコン
膜６を介してシリコン基板１に注入しチャンネルストン
バー８を形成する。その際、ポリシリコン膜６は注入損
傷を緩和させる保護膜となる。
【００１１】次に図１（ｄ）に示すように、ポリシリコ
ン膜６を１０００℃、２時間、ウエット酸化させ素子分
離酸化膜９を形成する。次いで窒化シリコン膜を除去す
る。
ン膜６を１０００℃、２時間、ウエット酸化させ素子分
離酸化膜９を形成する。次いで窒化シリコン膜を除去す
る。
【００１２】従来技術と比較するため図２に素子分離領
域の横方向の広がりの素子分離酸化膜の膜厚依存を示
す。直線Ｂに示す従来技術の素子分離領域の横方向の広
がりに比べ、直線Ａに示す第１の実施例による素子分離
領域の横方向広がりは小さく、本発明の優位性が認めら
れる。
域の横方向の広がりの素子分離酸化膜の膜厚依存を示
す。直線Ｂに示す従来技術の素子分離領域の横方向の広
がりに比べ、直線Ａに示す第１の実施例による素子分離
領域の横方向広がりは小さく、本発明の優位性が認めら
れる。
【００１３】図３（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための半導体チップ断面図である。
例を説明するための半導体チップ断面図である。
【００１４】まず図３（ａ）に示すように、低濃度Ｐ型
の面方位（１００）を有するシリコン基板１に、第１の
実施例と同称にて薄いパッド酸化２と窒化シリコン膜３
とを形成し、パターシングして開口部を形成する。次に
図３（ｂ）に示すように、この開口部の側壁にサイドウ
ォール４を形成する。更に、シリコン基板に溝５Ａを２
００ｎｍの深さで形成する。この際、ドライエッチング
の異方性を弱めテーパを形成し、溝の側壁が傾くように
する。
の面方位（１００）を有するシリコン基板１に、第１の
実施例と同称にて薄いパッド酸化２と窒化シリコン膜３
とを形成し、パターシングして開口部を形成する。次に
図３（ｂ）に示すように、この開口部の側壁にサイドウ
ォール４を形成する。更に、シリコン基板に溝５Ａを２
００ｎｍの深さで形成する。この際、ドライエッチング
の異方性を弱めテーパを形成し、溝の側壁が傾くように
する。
【００１５】次に図３（ｃ）に示すように、溝５Ａ中に
選択的にポリシリコン膜６Ａを１００ｎｍの厚さに堆積
させる。第１の実施例に比べ、この溝５Ａの側壁の傾き
は、横方向の酸化過程を抑制し、素子分離領域の横方向
広がりをなくすと共に、ポリシリコン膜６Ａの応力を緩
和する。その後、第１の実施例と同様にして、ボロンイ
オン７をポリシリコン膜６Ａを介してシリコン基板に注
入しチャンネルストッパー８Ａを形成する。次いで図３
（ｄ）に示すように、開口部内のシリコン基板をウエッ
ト酸化させ、素子分離酸化膜９Ａを形成する。
選択的にポリシリコン膜６Ａを１００ｎｍの厚さに堆積
させる。第１の実施例に比べ、この溝５Ａの側壁の傾き
は、横方向の酸化過程を抑制し、素子分離領域の横方向
広がりをなくすと共に、ポリシリコン膜６Ａの応力を緩
和する。その後、第１の実施例と同様にして、ボロンイ
オン７をポリシリコン膜６Ａを介してシリコン基板に注
入しチャンネルストッパー８Ａを形成する。次いで図３
（ｄ）に示すように、開口部内のシリコン基板をウエッ
ト酸化させ、素子分離酸化膜９Ａを形成する。
【００１６】尚、上記実施例においては、溝中に形成す
るシリコン膜としてポリシリコン膜を用いた場合につい
て説明したが、シリコン基板に比較して酸化される速度
の早いエピタキシキル成長による単結晶シリコン膜やア
モルファスシリコン膜を用いてもよい。
るシリコン膜としてポリシリコン膜を用いた場合につい
て説明したが、シリコン基板に比較して酸化される速度
の早いエピタキシキル成長による単結晶シリコン膜やア
モルファスシリコン膜を用いてもよい。
【００１７】
【発明の効果】以上説明したように本発明は、シリコン
基板上のシリコン窒化膜の開口部の側壁にサイドウォー
ルとして窒化シリコン膜を形成した後、シリコン基板に
溝を形成し、溝内に選択的にシリコン膜を成長させ、そ
の後チャンネルストッパーとして所望の不純物をイオン
注入した後、そのシリコン膜を酸化させることにより、
素子分離領域の横方向の広がりがなく、実際の素子分離
形成領域の寸法より小さい素子分離酸化膜を形成できる
という効果がある。
基板上のシリコン窒化膜の開口部の側壁にサイドウォー
ルとして窒化シリコン膜を形成した後、シリコン基板に
溝を形成し、溝内に選択的にシリコン膜を成長させ、そ
の後チャンネルストッパーとして所望の不純物をイオン
注入した後、そのシリコン膜を酸化させることにより、
素子分離領域の横方向の広がりがなく、実際の素子分離
形成領域の寸法より小さい素子分離酸化膜を形成できる
という効果がある。
【図１】第１の実施例を説明するための半導体チップの
断面図。
断面図。
【図２】素子分離領域の横方向広がりの素子分離形成領
域の酸化膜厚依存性を示す図。
域の酸化膜厚依存性を示す図。
【図３】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図４】従来技術を説明するための半導体チップの断面
図。
図。
１ シリコン基板
２，２Ａ パッド酸化膜
３，３Ａ 窒化シリコン膜
４ サイドウォール
５，５Ａ 溝
６，６Ａ ポリシリコン膜
７ ボロンイオン
８，８Ａ チャンネルストッパー
９，１９ 素子分離酸化膜
Claims (2)
- 【請求項１】 シリコン基板上に酸化シリコン膜と第１
の窒化シリコン膜を順次形成したのち素子分離領域のこ
の第１の窒化シリコン膜と酸化シリコン膜とを選択的に
除去し開口部を形成する工程と、この開口部の側壁に第
２の窒化シリコン膜からなるサイドウオールを形成する
工程と、このサイドウオールと前記第１の窒化シリコン
膜をマスクとし前記シリコン基板に溝を形成したのちこ
の溝内に選択的にシリコン層を成長させる工程と、この
シリコン層を介してチャンネルストッパーとしての不純
物をイオン注入したのちこのシリコン層を酸化する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板に形成する溝はテーパを有
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182823A JPH0529310A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182823A JPH0529310A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529310A true JPH0529310A (ja) | 1993-02-05 |
Family
ID=16125088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182823A Pending JPH0529310A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529310A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066388A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 트렌치 구조의 소자분리막을 갖는 반도체장치 |
| US6746935B2 (en) * | 2000-03-31 | 2004-06-08 | Stmicroelectronics S.A. | MOS transistor in an integrated circuit and active area forming method |
-
1991
- 1991-07-24 JP JP3182823A patent/JPH0529310A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066388A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 트렌치 구조의 소자분리막을 갖는 반도체장치 |
| US6746935B2 (en) * | 2000-03-31 | 2004-06-08 | Stmicroelectronics S.A. | MOS transistor in an integrated circuit and active area forming method |
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