JPH05297931A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPH05297931A JPH05297931A JP10325392A JP10325392A JPH05297931A JP H05297931 A JPH05297931 A JP H05297931A JP 10325392 A JP10325392 A JP 10325392A JP 10325392 A JP10325392 A JP 10325392A JP H05297931 A JPH05297931 A JP H05297931A
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- arithmetic
- digital signal
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Abstract
(57)【要約】
【目的】 積分演算等のようにサンプリング周期を乗じ
る項を含む演算を行うデジタル信号処理装置において、
入力信号の値が小さい場合にも精度良く演算を行わせ
る。 【構成】 積分演算等、サンプリング周期を乗じる演算
項を含む演算器のみ他の演算器に比べて長いサンプリン
グ周期で動作させ、その演算器の入力部には入力信号を
上記長いサンプリング周期の信号に変換するデシメータ
を介挿した。
る項を含む演算を行うデジタル信号処理装置において、
入力信号の値が小さい場合にも精度良く演算を行わせ
る。 【構成】 積分演算等、サンプリング周期を乗じる演算
項を含む演算器のみ他の演算器に比べて長いサンプリン
グ周期で動作させ、その演算器の入力部には入力信号を
上記長いサンプリング周期の信号に変換するデシメータ
を介挿した。
Description
【０００１】
【産業上の利用分野】この発明は特に産業用機器の制御
に用いて好適なデジタル信号処理装置に関する。
に用いて好適なデジタル信号処理装置に関する。
【０００２】
【従来の技術】図３は従来の一般的なデジタル信号処理
装置の構成を示すブロック図である。この図において、
ｘ（ｎ）は時刻ｎの時の離散時間信号であり、このデジ
タル信号処理装置にサンプリング周期Ｔの間隔で順次入
力される。１，１，…は、各々演算器であり、入力信号
に対し、各々所定の伝達関数Ｇ1（ｚ）、Ｇ2（ｚ）、
…、ＧL（ｚ）に従ったデジタル信号処理を施す。各演
算器１，１，…における信号処理結果ｙ1（ｎ）、ｙ
2（ｎ）、…、ｙL（ｎ）は加算器２によって加算され
る。これらの信号処理結果は、Ｄ／Ａ（デジタル／アナ
ログ）コンバータ等の後続装置が必要とするデータの桁
数に適合するように、まるめ処理あるいは小数点以下の
数値の切捨て処理等が施される。そして、その結果得ら
れる最終的なデジタル信号Ｙ（ｎ）が後続装置へと供給
される。
装置の構成を示すブロック図である。この図において、
ｘ（ｎ）は時刻ｎの時の離散時間信号であり、このデジ
タル信号処理装置にサンプリング周期Ｔの間隔で順次入
力される。１，１，…は、各々演算器であり、入力信号
に対し、各々所定の伝達関数Ｇ1（ｚ）、Ｇ2（ｚ）、
…、ＧL（ｚ）に従ったデジタル信号処理を施す。各演
算器１，１，…における信号処理結果ｙ1（ｎ）、ｙ
2（ｎ）、…、ｙL（ｎ）は加算器２によって加算され
る。これらの信号処理結果は、Ｄ／Ａ（デジタル／アナ
ログ）コンバータ等の後続装置が必要とするデータの桁
数に適合するように、まるめ処理あるいは小数点以下の
数値の切捨て処理等が施される。そして、その結果得ら
れる最終的なデジタル信号Ｙ（ｎ）が後続装置へと供給
される。
【０００３】例えばＰＩＤ調節器として機能するデジタ
ル信号処理装置は、図３の構成において、下記の伝達関
数Ｇ1（ｚ）、Ｇ2（ｚ）およびＧ3（ｚ）に対応した演
算処理を行う３個の演算器１，１，１を設けることによ
り構成することができる。これらの３個の演算器は、各
々、比例調節器、積分調節器、微分調節器として機能す
るものである。 Ｇ1（ｚ）＝ＫP （１） Ｇ2（ｚ）＝ＫI・Ｔ／（１−ｚ-1） （２） Ｇ3（ｚ）＝ＫD（１−ｚ-1）／Ｔ （３） 上記式（１）、（２）、（３）において、ＫP、ＫIおよ
びＫDは、比例調節器、積分調節器および微分調節器の
各々のゲインである。また、Ｔは被処理デジタル信号、
すなわち、離散時間信号ｘ（ｎ）のサンプリング周期で
あり、ｚ-1は１サンプリング周期分の遅延処理に対応し
た遅延子である。ここで、微分調節器、比例調節器が高
周波領域まで優れた応答性を発揮するためには、サンプ
リング周期をできるだけ短くすることが必要である。
ル信号処理装置は、図３の構成において、下記の伝達関
数Ｇ1（ｚ）、Ｇ2（ｚ）およびＧ3（ｚ）に対応した演
算処理を行う３個の演算器１，１，１を設けることによ
り構成することができる。これらの３個の演算器は、各
々、比例調節器、積分調節器、微分調節器として機能す
るものである。 Ｇ1（ｚ）＝ＫP （１） Ｇ2（ｚ）＝ＫI・Ｔ／（１−ｚ-1） （２） Ｇ3（ｚ）＝ＫD（１−ｚ-1）／Ｔ （３） 上記式（１）、（２）、（３）において、ＫP、ＫIおよ
びＫDは、比例調節器、積分調節器および微分調節器の
各々のゲインである。また、Ｔは被処理デジタル信号、
すなわち、離散時間信号ｘ（ｎ）のサンプリング周期で
あり、ｚ-1は１サンプリング周期分の遅延処理に対応し
た遅延子である。ここで、微分調節器、比例調節器が高
周波領域まで優れた応答性を発揮するためには、サンプ
リング周期をできるだけ短くすることが必要である。
【０００４】
【発明が解決しようとする課題】ところで、デジタル信
号処理装置にあって例えば積分演算を行う回路を含むも
のは、上記式（２）において示したように、積分すべき
信号に対し、サンプリング周期Ｔを乗算する処理を行
う。ここで、他の演算回路が高周波領域まで優れた応答
性を要求される場合には、上述した理由により、デジタ
ル信号処理装置のサンプリング周期が非常に細かく（凡
そ１００μｓ以下）設定される。このため、積分演算の
際、積分すべき信号に対して極めて小さな値の係数ＫI
・Ｔ（ＫIは通常、１０1〜１０2程度の値）が乗算され
ることになる。従って、積分すべき信号が小さい場合で
は、丸め、切捨て等の処理結果が０となってしまい、正
常な積分演算が行われなくなるという事態が発生する。
全体のサンプリング周期を長くすればこの問題は解決す
るが、逆に比例演算、微分演算の応答性が損われてしま
う。この問題は高精度の位置決めが必要とされる装置や
磁気浮上装置等の制御にデジタル信号処理装置を用いる
場合に、特に重要な問題となる。例えば図４は従来のデ
ジタル信号処理装置によってＰＩＤ制御器を磁気軸受の
軸の変動を抑制するための負帰還系に介挿し、軸に外力
を加えた際の軸の変位を測定した結果を示すものであ
る。ここで、ＰＩＤ制御器のサンプリング周期は５０μ
ｓとした。また、図４において縦軸は軸の変位を検出す
る検出器から得られる検出信号の値であり、１０ｍＶは
１μｍ分の軸の変位に対応している。図４は、外力によ
り軸が７μｍの範囲で揺動する様子を表している。これ
は、デジタル信号処理装置へ入力される７μｍの範囲に
相当する被処理信号に対し、積分演算が正常に機能しな
いことによるものである。
号処理装置にあって例えば積分演算を行う回路を含むも
のは、上記式（２）において示したように、積分すべき
信号に対し、サンプリング周期Ｔを乗算する処理を行
う。ここで、他の演算回路が高周波領域まで優れた応答
性を要求される場合には、上述した理由により、デジタ
ル信号処理装置のサンプリング周期が非常に細かく（凡
そ１００μｓ以下）設定される。このため、積分演算の
際、積分すべき信号に対して極めて小さな値の係数ＫI
・Ｔ（ＫIは通常、１０1〜１０2程度の値）が乗算され
ることになる。従って、積分すべき信号が小さい場合で
は、丸め、切捨て等の処理結果が０となってしまい、正
常な積分演算が行われなくなるという事態が発生する。
全体のサンプリング周期を長くすればこの問題は解決す
るが、逆に比例演算、微分演算の応答性が損われてしま
う。この問題は高精度の位置決めが必要とされる装置や
磁気浮上装置等の制御にデジタル信号処理装置を用いる
場合に、特に重要な問題となる。例えば図４は従来のデ
ジタル信号処理装置によってＰＩＤ制御器を磁気軸受の
軸の変動を抑制するための負帰還系に介挿し、軸に外力
を加えた際の軸の変位を測定した結果を示すものであ
る。ここで、ＰＩＤ制御器のサンプリング周期は５０μ
ｓとした。また、図４において縦軸は軸の変位を検出す
る検出器から得られる検出信号の値であり、１０ｍＶは
１μｍ分の軸の変位に対応している。図４は、外力によ
り軸が７μｍの範囲で揺動する様子を表している。これ
は、デジタル信号処理装置へ入力される７μｍの範囲に
相当する被処理信号に対し、積分演算が正常に機能しな
いことによるものである。
【０００５】この発明は上述した事情に鑑みてなされた
ものであり、積分演算等のようにサンプリング周期が乗
じられる項を含む演算処理を高精度で実行することがで
きるデジタル信号処理装置を提供することを目的とす
る。
ものであり、積分演算等のようにサンプリング周期が乗
じられる項を含む演算処理を高精度で実行することがで
きるデジタル信号処理装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この発明は、所定のサン
プリング周期に同期し所定の演算処理を逐次実行するデ
ジタル信号処理装置において、前記演算処理のうちサン
プリング周期が乗じられる項を含む演算を行う演算部
は、他の演算処理を行う演算部よりも長いサンプリング
周期に同期して動作し、かつ、前記サンプリング周期が
乗じられる項を含む演算を行う演算部の入力部には、入
力離散時間信号のサンプリング周期を該演算部に対応し
たサンプリング周期に変換するデシメータが接続されて
なることを特徴としている。
プリング周期に同期し所定の演算処理を逐次実行するデ
ジタル信号処理装置において、前記演算処理のうちサン
プリング周期が乗じられる項を含む演算を行う演算部
は、他の演算処理を行う演算部よりも長いサンプリング
周期に同期して動作し、かつ、前記サンプリング周期が
乗じられる項を含む演算を行う演算部の入力部には、入
力離散時間信号のサンプリング周期を該演算部に対応し
たサンプリング周期に変換するデシメータが接続されて
なることを特徴としている。
【０００７】
【作用】上記構成によれば、サンプリング周期を乗じる
項を含む演算を行う演算部は、他の演算部より長いサン
プリング周期に同期して動作するので、入力信号に乗算
する係数を大きくすることができ、該演算部における演
算処理は精度よく行われる。
項を含む演算を行う演算部は、他の演算部より長いサン
プリング周期に同期して動作するので、入力信号に乗算
する係数を大きくすることができ、該演算部における演
算処理は精度よく行われる。
【０００８】
【実施例】以下、図面を参照し、本発明の一実施例を説
明する。図１はこの発明の一実施例によるデジタル信号
処理装置の構成を示すブロック図である。なお、この図
において前述した図３と対応する部分には同一の符号を
付し、その説明を省略する。図１に示すデジタル信号処
理装置においては、積分演算を行う演算器１（伝達関数
Ｇ2（ｚ））の入力部に、ローパスフィルタ（以下、Ｌ
ＰＦと略す）３およびデシメータ５が直列に介挿されて
いる。また、積分演算を行う演算器１の出力部には、イ
ンタポレータ６およびＬＰＦ４が直列に介挿されてい
る。この構成により、積分演算を行う演算器は、他の演
算器のサンプリング周期のＬ倍のサンプリング周期に同
期して演算処理が行われる。また、デシメータ５はＬＰ
Ｆ３を介して供給される被処理信号たる離散時間信号ｘ
（ｎ）のサンプリング周期をＬ倍に変換して演算器１へ
供給する装置である。このようなデシメータ５は、例え
ば、順次供給される離散時間信号ｘ（ｎ）のサンプル数
をカウントするカウンタと、このカウンタによってＬ個
のサンプルがカウントされる毎にその時点におけるサン
プルを演算器１へ送る回路によって構成することができ
る。インタポレータ６は、演算器１から得られる積分結
果（離散時間信号）を時間軸上において補間する装置で
ある。このインタポレータ６により、演算器１の出力信
号のサンプリング周期が１／Ｌに変換され、積分演算を
行う演算器１以外の他の演算器に対応したサンプリング
周期と同一のサンプリング周期に同期した信号として出
力される。
明する。図１はこの発明の一実施例によるデジタル信号
処理装置の構成を示すブロック図である。なお、この図
において前述した図３と対応する部分には同一の符号を
付し、その説明を省略する。図１に示すデジタル信号処
理装置においては、積分演算を行う演算器１（伝達関数
Ｇ2（ｚ））の入力部に、ローパスフィルタ（以下、Ｌ
ＰＦと略す）３およびデシメータ５が直列に介挿されて
いる。また、積分演算を行う演算器１の出力部には、イ
ンタポレータ６およびＬＰＦ４が直列に介挿されてい
る。この構成により、積分演算を行う演算器は、他の演
算器のサンプリング周期のＬ倍のサンプリング周期に同
期して演算処理が行われる。また、デシメータ５はＬＰ
Ｆ３を介して供給される被処理信号たる離散時間信号ｘ
（ｎ）のサンプリング周期をＬ倍に変換して演算器１へ
供給する装置である。このようなデシメータ５は、例え
ば、順次供給される離散時間信号ｘ（ｎ）のサンプル数
をカウントするカウンタと、このカウンタによってＬ個
のサンプルがカウントされる毎にその時点におけるサン
プルを演算器１へ送る回路によって構成することができ
る。インタポレータ６は、演算器１から得られる積分結
果（離散時間信号）を時間軸上において補間する装置で
ある。このインタポレータ６により、演算器１の出力信
号のサンプリング周期が１／Ｌに変換され、積分演算を
行う演算器１以外の他の演算器に対応したサンプリング
周期と同一のサンプリング周期に同期した信号として出
力される。
【０００９】このような構成によれば、上記Ｌを大きく
することにより、積分演算の際に積分すべき信号に乗算
する係数ＫI・Ｔを大きくすることができる。従って、
入力信号ｘ（ｎ）の値が小さい場合にも正常に積分演算
を行うことができる。また、積分演算を行う演算器１以
外の他の演算器は短いサンプリング周期により動作する
ので、全体のデジタル信号処理は高周波まで優れた応答
性が維持される。
することにより、積分演算の際に積分すべき信号に乗算
する係数ＫI・Ｔを大きくすることができる。従って、
入力信号ｘ（ｎ）の値が小さい場合にも正常に積分演算
を行うことができる。また、積分演算を行う演算器１以
外の他の演算器は短いサンプリング周期により動作する
ので、全体のデジタル信号処理は高周波まで優れた応答
性が維持される。
【００１０】図２は上記実施例によるデジタル信号処理
装置を用い、前に図４を用いて説明したのと同じ磁気軸
受の軸の変動の抑制制御を行った場合の結果を示すもの
である。本装置を構成するに際し、積分を行う演算器１
のサンプリング周期のみを他の演算器のサンプリング周
期の２０倍とした。図２と図４とを比較すると、本装置
により、軸の揺動が完全に改善されていることがわか
る。
装置を用い、前に図４を用いて説明したのと同じ磁気軸
受の軸の変動の抑制制御を行った場合の結果を示すもの
である。本装置を構成するに際し、積分を行う演算器１
のサンプリング周期のみを他の演算器のサンプリング周
期の２０倍とした。図２と図４とを比較すると、本装置
により、軸の揺動が完全に改善されていることがわか
る。
【００１１】なお、上記実施例においては、各演算器
１、１、…が出力する信号をデジタル信号のまま加算し
て信号処理結果として出力する場合を説明したが、各演
算器の出力をアナログ信号に変換してから加算し、信号
処理結果として利用してもよい。このような場合には、
積分演算を行う演算器１の後段にインタポレータ６を接
続しなくても所期の効果を得ることができる。また、デ
シメートによる折り返し歪が問題とならない場合はＬＰ
Ｆ３を、インターポレート後の信号を補正する必要がな
い場合はＬＰＦ４を省くことができる。また、上記実施
例の構成は、ある伝達関数を展開、変形したもの、また
はその一部分であるとみなすこともできる。また、上記
構成のすべてまたは一部をソフトウェア化することも当
然考えられる変形例である。
１、１、…が出力する信号をデジタル信号のまま加算し
て信号処理結果として出力する場合を説明したが、各演
算器の出力をアナログ信号に変換してから加算し、信号
処理結果として利用してもよい。このような場合には、
積分演算を行う演算器１の後段にインタポレータ６を接
続しなくても所期の効果を得ることができる。また、デ
シメートによる折り返し歪が問題とならない場合はＬＰ
Ｆ３を、インターポレート後の信号を補正する必要がな
い場合はＬＰＦ４を省くことができる。また、上記実施
例の構成は、ある伝達関数を展開、変形したもの、また
はその一部分であるとみなすこともできる。また、上記
構成のすべてまたは一部をソフトウェア化することも当
然考えられる変形例である。
【００１２】
【発明の効果】以上説明したように、この発明によるデ
ジタル信号処理装置は、サンプリング周期が乗じられる
項を含む演算を行う演算部は、他の演算処理を行う演算
部よりも長いサンプリング周期に同期して動作し、か
つ、前記サンプリング周期が乗じられる項を含む演算を
行う演算部の入力部には、入力離散時間信号のサンプリ
ング周期を該演算部に対応したサンプリング周期に変換
するデシメータが接続されてなるので、被処理信号の値
が小さい場合においても、上記サンプリング周期を乗算
する項を含む演算に関し高い演算精度が得られ、他の演
算処理を行う演算部は所定のサンプリング周期で演算を
行うため、高周波まで優れた応答性が維持されるという
効果がある。
ジタル信号処理装置は、サンプリング周期が乗じられる
項を含む演算を行う演算部は、他の演算処理を行う演算
部よりも長いサンプリング周期に同期して動作し、か
つ、前記サンプリング周期が乗じられる項を含む演算を
行う演算部の入力部には、入力離散時間信号のサンプリ
ング周期を該演算部に対応したサンプリング周期に変換
するデシメータが接続されてなるので、被処理信号の値
が小さい場合においても、上記サンプリング周期を乗算
する項を含む演算に関し高い演算精度が得られ、他の演
算処理を行う演算部は所定のサンプリング周期で演算を
行うため、高周波まで優れた応答性が維持されるという
効果がある。
【図１】 この発明の一実施例によるデジタル信号処理
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】 同実施例の効果を説明する図である。
【図３】 従来のデジタル信号処理装置の構成を示すブ
ロック図である。
ロック図である。
【図４】 従来のデジタル信号処理装置により磁気軸受
の軸の振動抑制制御を行った場合の問題点を説明する図
である。
の軸の振動抑制制御を行った場合の問題点を説明する図
である。
１……演算器、５……デシメータ。
Claims (1)
- 【請求項１】 所定のサンプリング周期に同期し所定の
演算処理を逐次実行するデジタル信号処理装置におい
て、 前記演算処理のうちサンプリング周期が乗じられる項を
含む演算を行う演算部は、他の演算処理を行う演算部よ
りも長いサンプリング周期に同期して動作し、かつ、前
記サンプリング周期が乗じられる項を含む演算を行う演
算部の入力部には、入力離散時間信号のサンプリング周
期を該演算部に対応したサンプリング周期に変換するデ
シメータが接続されてなることを特徴とするデジタル信
号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325392A JPH05297931A (ja) | 1992-04-22 | 1992-04-22 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325392A JPH05297931A (ja) | 1992-04-22 | 1992-04-22 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297931A true JPH05297931A (ja) | 1993-11-12 |
Family
ID=14349284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10325392A Pending JPH05297931A (ja) | 1992-04-22 | 1992-04-22 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297931A (ja) |
-
1992
- 1992-04-22 JP JP10325392A patent/JPH05297931A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010731 |