JPH05298093A - 処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ハ−ドウエアの活用効率を高め、高性能の計
算機の実現のために、計算機々能を細分化し、パイプラ
インピッチを上げる計算機の構成で、複数の命令を同時
に処理する処理装置の実現。 【構成】 加算機１００と、ＭＤＲ（メモリデータレジ
スタ）１２０と、ＡＣＣ（アキュムレータ）１１０と、
ＰＣ（プログラムカウンタ）１４０と、ＩＲ（インスト
ラクションレジスタ）１５０と、１加算器１４１と、チ
ャンネル１６１，１６２，１７１，１７２，３００〜３
０２，３０４〜３０７よりなる。命令メモリ１７０のア
ドレスレジスタはステージ０のＰＣ１４０であり、デー
タレジスタはステージ２のＩＲ１５０である。データメ
モリ１６０アドレスレジスタはステージ２のＩＲ１５０
であり、データレジスタはステージ３〜４のＭＤＲ１２
０である。同時に処理している命令列に相関を無くす事
ができ、ブランチ命令による処理効率の低下を生じな
い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は計算機の構成方法に係
り、特に多数の処理装置を並列に動作させるマルチプロ
セッサの構成方法に関する。

【０００２】

【従来の技術】計算機性能を向上させるには、素子性能
特に回路速度を改良する方法と、計算機構造を改良する
方法とがある。計算機構造を改良するにあたって、計算
機の持つ機能を分割し、命令列でその機能を時分割で使
う方法、いわゆるパイプライン方式を導入することが極
めて有効である。このパイプライン方式については例え
ば”ジ ア−キテクチャ− オブ パイプラインド コ
ンピュ−タ−ズ” ヘミスフェア− パブリッシング
コ−ポレ−ション １９８１年（”Ｔｈｅ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ ｏｆ ｐｉｐｅｌｉｎｅｄ ｃｏｍｐ
ｕｔｅｒｓ” Ｈｅｍｉｓｐｈｅｒｅ Ｐｕｂｌｉｓｈ
ｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ １９８１）に記載さ
れている。従来のパイプライン方式では、例えば各命令
の実行順序を命令読み出し（Ｉｎｓｔｒｕｃｔｉｏｎ
Ｆｅｔｃｈ）、命令解読（Ｄｅｃｏｒｄ）、オペランド
読み出し（Ｏｐｅｒａｎｄ Ｆｅｔｃｈ）、命令実行
（Ｅｘｅｃｕｔｉｏｎ）、書き込み（Ｗｒｉｔｅ）の連
続する５動作に分け、これらの一連の動作を別々の命令
が順次オ−バ−ラップしながら実行する。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
技術は、用意されているハ−ドウエアを時分割で有効に
活用する方法であるが、必ずしも高効率で用意されたハ
−ドウエアを活用しているとは言えない。究極的なパイ
プラインでは計算機を構成しているゲ−ト単位で時分割
動作を行わせ、計算機の論理段数分の命令を一度に実行
させることができる。いずれにせよ、計算機の性能を上
げるには、計算機の構造をより細分化し、パイプライン
のピッチをあげることが有効である。しかし、従来技術
のパイプライン方式では、計算機機能を高々５個程度に
分割し、その程度の多重動作を実現してているにすぎな
い。これは、一つの命令列を逐次実行する、いわゆるＳ
ｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｔｒｅａｍ
Ｓｉｎｇｌｅ Ｄａｔａ Ｓｔｒｅａｍ （ＳＩＳＤ）
方式の処理形態では、ブランチ命令による逐次処理順序
の変更が該パイプライン処理の秩序を乱し、先に行った
処理を無効にして全体の処理効率を低下させるからであ
る。

【０００４】本発明の目的は、計算機ハ−ドウエアの活
用効率を高め、高性能の計算機を実現するために、計算
機機能をより細分化し、パイプラインピッチを上げる計
算機の構成方法を提供しようとするものである。

【０００５】

【課題を解決するための手段】上記目的は、細分化した
計算機機能に対して、各々レジスタセットを割当て、命
令の実行順序が進むにつれて、該レジスタセットのデ−
タも順次移動させる方法を採用することにより達成され
る。

【０００６】

【作用】本発明による方式を採用すれば、各パイプライ
ンのステ−ジ毎に異なるプログラム（命令列）の命令を
実行できるため、一つのハ−ドウエアで複数のプロセッ
サを動作させるのと同じ効果がある。この形態では、単
一のハ−ドウエアが同時に処理している命令列に相関を
無くす事ができ、従来のパイプライン方式の問題点であ
ったブランチ命令による処理効率の低下は生じない。従
って、本発明よればは、単一のハ−ドウエアで高い効率
で複数のプログラムを実行するマルチプロセッサを構成
できる。

【０００７】

【実施例】以下に、本発明を実施例を使って説明する。
本発明では簡単な計算機を実施例として取り上げる。計
算機は、命令メモリ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｅｍ
ｏｒｙ：ＩＭ）から命令を読み出し、デ−タメモリ（Ｄ
ａｔａ Ｍｅｍｏｒｙ：ＤＭ）からオペランドを読み出
して演算を実行する。この計算機は加算器と以下の４個
のレジスタを持つ。 ＡＣＣ：アキュミュレ−タ（演算レジスタ、演算デ−タ
の保持） ＭＤＲ：メモリデ−タレジスタ（デ−タメモリから読み
出されたのオペランドの保持とデ−タメモリに書き込む
デ−タの保持） ＰＣ ：プログラムカウンタ（プログラムの実行アドレ
スの保持） ＩＲ ：インストラクションレジスタ（命令コ−ドの保
持） またこの計算機の命令フォ−マットは図２に示される。
命令フォ−マットは命令コ−ド（ＯＰ Ｃｏｄｅ）と命
令アドレス（Ａｄｄｒｅｓｓ）からなる。この命令は命
令メモリから読みだされ、ＩＲにセットされて解読され
た後、実行される。この計算機の命令は以下の７種類で
ある。 ＪＭＰ ：命令アドレスに無条件ジャンプ ＣＡＬ ：命令アドレスにサブル−チンジャンプ ＲＴＮ ：サブル−チンジャッンプからの復帰 ＪＡＮ ：アキュミュレ−タが負ならば命令アドレスに
ジャンプ（条件ジャンプ） ＬＡＣ ：命令アドレスのデ−タをアキュミュレ−タに
読み出す ＳＡＣ ：アキュミュレ−タのデ−タを命令アドレスに
書き込む ＡＤＤ ：命令アドレスのデ−タをアキュミュレ−タに
加算する 本実施例の計算機は構造が簡単であり、従来のパイプラ
イン技術の命令読み出し（Ｉｎｓｔｒｕｃｔｉｏｎ Ｆ
ｅｔｃｈ）と命令実行（Ｅｘｅｃｕｔｉｏｎ）に相当す
る動作のみを行う。しかし、より詳細には命令読み出
し、命令実行はより複雑な動作に細分化される。図３に
上記７個の命令を実行するための細分化された動作を示
す。図３では、命令読み出しは３個の動作ステ−ジ、命
令実行は３個の動作ステ−ジに分かれ、各命令は６個の
動作ステ−ジを経て完結する。例えば命令読み出しで
は、ステ−ジ０でＰＣのデ−タをアドレスとして命令メ
モリに転送し、命令メモリを読み出しサイクルにする。
ステ−ジ１ではＰＣを１だけ増加させ、次の命令の実行
アドレスを保持する。ステ−ジ２ではステ−ジ０で起動
された命令メモリから実行する命令コ−ドがＩＲに返さ
れる。このステ−ジでは、命令コ−ドの命令部（ＯＰ
Ｃｏｄｅ）がＩＲセットされると同じに、命令アドレス
またはＣＡＬ命令の復帰先アドレスを保持する特定の場
所（例えば０番地）がアドレスとしてデ−タメモリに送
り出される。命令実行はＩＲのセットされた命令コ−ド
により動作が異なる。例えば、ＪＭＰ命令は、ステ−ジ
３でＩＲにセットされたジャンプ先のアドレスをＰＣに
転送するだけである。一方、ＣＡＬ命令では、戻り先の
アドレスを退避させるためＰＣのデ−タをＭＤＲに転送
してデ−タメモリを書き込みサイクルにして該戻り先ア
ドレスを退避すると同時に、ＰＣにサブル−チンアドレ
スをセットするために、ＩＲからアドレスをＰＣに転送
する。ＬＡＣ命令では、ステ−ジ２で読み出しの起動が
かけられたデ−タメモリからデ−タがステ−ジ４で戻さ
れＭＤＲにセットされる。ステ−ジ５でＭＤＲにセット
されたデ−タがＡＣＣに転送される。ＡＤＤ命令ではス
テ−ジ４でＭＤＲにセットされたデ−タとＡＣＣのデ−
タがステ−ジ５で加算され結果がＡＣＣにセットされ
る。

【０００８】図３から、各命令はステ−ジごとに実行す
る動作内容が決められていることが理解できる。この図
３に示す細分化された動作を実行するための、本発明に
よる計算機のハ−ドウエア構成の実施例を図１に示す。
図１において、計算機は加算器１００と各動作ステ−ジ
（ステ−ジ０からステ−ジ５）毎におかれたレジスタ群
で構成される。同種のレジスタはデ−タがステ−ジ順に
転送されるように、シフトレジスタを構成している。一
連のシフトレジスタは用途に応じて、不必要な場合は途
中を欠落させてあり、またプログラム（命令列）でデ−
タを保持する必要のあるものは該シフトレジスタを環状
に接続し、該デ−タが該シフトレジスタ内を循環する構
成としている。以下に、図１の実施例の動作を詳細に説
明する。本実施例による処理装置は加算器１００、ＡＣ
Ｃ１１０、ＭＤＲ１２０、ＰＣ１４０、ＩＲ１５０、デ
−タメモリ１６０、命令メモリ１７０から構成されてい
る。ＡＣＣ１１０はスレ−ジ０からステ−ジ５までの各
ステ−ジにデ−タを保持するためのレジスタを持つ。各
ステ−ジのレジスタはビット毎に次のステ−ジにデ−タ
を転送できるようステ−ジ方向にシフトレジスタとして
の構成をしている。またプログラム内（命令列）でデ−
タを保持するため、ステ−ジ５のデ−タはステ−ジ０に
転送される構造を持つ。同様に、ＭＤＲ１２０はステ−
ジ３からステ−ジ５までのシフトレジスタから構成され
る。ＭＤＲ１２０のステ−ジ４ではデ−タメモリ１６０
からデ−タが転送され、ステ−ジ３ではデ−タメモリ１
６０にデ−タを転送する。ＰＣ１４０はステ−ジ０から
ステ−ジ５までのシフトレジスタから構成され、次の命
令アドレスを保持するためステ−ジ５のデ−タはステ−
ジ０に転送される構造を持つ。ステ−ジ０でＰＣ１４０
のデ−タは命令を読みだすためアドレスとして命令メモ
リ１７０に転送され、命令メモリは読みだしサイクルに
セットされる。またステ−ジ１には保持するデ−タを１
増加して次の命令アドレスをセットする目的で１加算器
１４１が付属している。ＩＲ１５０はステ−ジ２からス
テ−ジ５までのシフトレジスタから構成される。ステ−
ジ２でＩＲ１５０は該命令メモリ１７０から命令を受け
取る。

【０００９】次に、図３に示された動作を図１を使って
説明する。命令読み出しでは、ステ−ジ０ではＰＣ１４
０をアドレスレジスタとしてそのデ−タをアドレスとし
てチャンネル１７１を介して命令メモリ１７０に送り、
メモリを読み出しサイクルにする。ステ−ジ１ではＰＣ
１４０のデ−タを１加算器１４１を使って１増加させ
る。ステ−ジ２では命令メモリ１７０から命令が読み出
されチャンネル１７２を介してＩＲ１５０に転送され
る。またこのステ−ジ２ではＩＲ１５０にセットされた
命令コ−ドのアドレス部またはＣＡＬ命令の復帰先を保
持する特定番地をチャンネル１６１を介してデ−タメモ
リ１６０に転送する。ここで、ステ−ジ０からステ−ジ
２をまでデ−タを逐次転送することにより命令読み出し
が実行されることは明らか。またステ−ジ２でＩＲ１５
０に転送された命令部により以下のステ−ジ３からステ
−ジ５までの命令の実行が制御される。

【００１０】命令実行では、ＪＭＰ命令の場合は、ステ
−ジ３でＩＲ１５０からＰＣ１４０にチャンネル３００
を介してジャンプ先アドレスが転送される。ＣＡＬ命令
では、ステ−ジ３でＭＤＲ１２０にＰＣ１４０から復帰
先アドレスがチャンネル３０１を介して転送され、デ−
タメモリ１６０を書き込みサイクルにする。また、ＩＲ
１５０からＰＣ１４０にチャンネル３００を介してジャ
ンプ先アドレスが転送される。ＲＴＮ命令ではステ−ジ
４で戻り先のアドレスがＭＤＲ１２０に転送され、ステ
−ジ５で戻り先アドレスがＭＤＲ１２０からＰＣ１４０
にチャンネル３０４を介して転送される。ＪＡＮ命令は
ＡＣＣ１１０の符号を判定してＪＭＰ命令と同じ動作を
行う。ＬＡＣ命令ではステ−ジ４でデ−タメモリ１６０
よりデ−タがＭＤＲ１２０に転送され、ステ−ジ５で転
送されたデ−タがＭＤＲ１２０よりＡＣＣ１１０に加算
器１００、チャネル３０６、３０７を介して転送され
る。ＳＡＣ命令ではステ−ジ３でＡＣＣ１１０からＭＤ
Ｒ１２０に書き込みデ−タがチャンネル３０２を介して
転送され、同時にデ−タメモリ１６０を書き込みサイク
ルにする。ＡＤＤ命令ではステ−ジ４でデ−タメモリ１
６０よりデ−タがＭＤＲ１２０に転送され、ステ−ジ５
でＡＣＣ１１０とＭＤＲ１２０のデ−タがチャンネル３
０５、３０６より加算器１００に供給され、該加算器１
００の出力はチャンネル３０７を介してＡＣＣ１１０に
転送される。以上の説明より命令の実行がステ−ジ３か
らステ−ジ５まで逐次デ−タを次のステ−ジに転送する
ことにより行われることは明らか。ステ−ジ５で命令実
行が完了した後は、再びステ−ジ０に戻り、命令読み出
しを開始する。従って、図１に示す処理装置ではステ−
ジ０からステ−ジ５までを循環して実行することによ
り、プログラム（命令列）を実行することができる。

【００１１】図１の実施例を使えば、１個のハ−ドウエ
アで複数の命令を同時に処理できる。以上の説明で、命
令は各ステ−ジを逐次実行することを明らかにした。こ
のことは、１個の命令は、複数個あるステ−ジの１この
ステ−ジを専有しているにすぎない。従って、図１の実
施例では、複数個の命令を各ステ−ジに割り当てること
が出来ることを示唆している。すなわち、図１の実施例
では、６個の命令を各ステ−ジに割当て、１個のハ−ド
ウエアで６個の命令を同時に処理できることを示してい
る。さらに、図１の実施例では、各ステ−ジにレジスタ
（ＡＣＣ，ＭＤＲ，ＰＣ，ＩＲ）を置いてあるため各ス
テ−ジ間の相関を無くすことができる。このため相関の
無い複数の命令を同時に実行できるため、従来のパイプ
ライン方式で問題となったブランチ命令による処理効率
の低下は生じない。従って、命令の実行に無効が無いた
め、パイプラインの乱れは生じない。また、異なる複数
のプログラム（命令列）を１個のハ−ドウエアで実行で
きため、本発明はマルチプロセッサと同じ機能をを実現
している。

【００１２】以上の説明では、ステ−ジを６個に分けた
場合を例に本発明を説明したが、より多くのステ−ジに
分解することは可能であり、より多くの命令を同時に実
行できることは明らかである。このステ−ジはゲ−ト一
段まで分解できることは明らか。図１に示す実施例で
は、メモリを命令メモリとデ−タメモリに分けた。この
ため従来の計算機に置かれていたメモリ用の汎用レジス
タ、特にアドレスレジスタ、デ−タレジスタを省略しデ
−タの転送を効率良く実行できる。すなわち、図１で、
命令メモリのアドレスレジスタはステ−ジ０のＰＣであ
り、命令メモリのデ−タレジスタはステ−ジ２のＩＲで
ある。またデ−タメモリのアドレスレジスタはステ−ジ
２のＩＲであり、デ−タレジスタはステ−ジ３またはス
テ−ジ４のＭＤＲである。これらのレジスタの使い方は
本来、計算機に置かれたレジスタの意味に適合してお
り、無駄が無い。これらレジスタ本来の役目を実行させ
無駄の無い構成は、各ステ−ジ毎に役目を割り付けるこ
とができるが図１の実施例で可能となる。さらに、命令
メモリは毎回アクセスされるが、デ−タメモリは実行命
令の内容によりアクセスされる場合とされない場合があ
る。特に、計算機内のデ−タレジスタの数が多くなると
デ−タメモリを参照する頻度が小さくなる。また命令メ
モリの容量は比較的小さくてすむが、デ−タメモリは容
量が大きいものが要求される。以上より、命令メモリは
高速少容量、デ−タメモリは低速大容量のものが適当で
ある。図１の実施例ではこのメモリの階層構造に対処で
きる。

【００１３】

【発明の効果】本発明は、ハ−ドウエアの使用効率を高
め、１個のハ−ドウエアで複数個の命令列を同時に実行
できるマルチプロセッサを提供できる。従って、本発明
は、高性能の処理装置を実現する極めて有効な手段を提
供するものである。

【図面の簡単な説明】

【図１】本発明による処理装置の構造図

【図２】処理装置の命令フォ−マット

【図３】処理装置の動作シ−ケンス

【符号の説明】

１００：加算器、 １１０：ＡＣＣ、 １２０：ＭＤ
Ｒ、 １４０：ＰＣ、１４１：１加算器、 １５０：Ｉ
Ｒ、 １６０：デ−タメモリ １７０：命令メモリ １６１、１６２、１７１、１７２、２００、２０１、２
０２、３００、３０１、３０２、３０４、３０５、３０
６、３０７：チャンネル

Claims (5)

【特許請求の範囲】
1. 【請求項１】処理内容を複数のステ−ジに分割し、該ス
   テ−ジ毎にレジスタを置き、該レジスタの同種のものは
   該ステ−ジの順序に従ってデ−タが順次転送される構造
   を有し、１個の命令は複数個の該ステ−ジの１個を専有
   し、該専有ステ−ジを進める事により命令を実行するこ
   とを特徴とする処理装置。
2. 【請求項２】特許請求の範囲第１項において、該複数の
   ステ−ジに複数の命令を割り当てる事を特徴とする処理
   装置。
3. 【請求項３】特許請求の範囲第１項において、該レジス
   タの少なくとも１個はステ−ジ間にわたって閉じたル−
   プを構成し、該ル−プ内に蓄えられたデ−タは必要に応
   じて複数の命令間で保持される事を特徴とする処理装
   置。
4. 【請求項４】特許請求の範囲第１項において、命令読み
   だしメモリとデ−タメモリを参照する構造であり、命令
   読みだしのステ−ジでは該命令メモリを参照し、命令実
   行ステ−ジでは該デ−タメモリを参照することを特徴と
   する処理装置。
5. 【請求項５】特許請求の範囲第１項において、該命令メ
   モリのアドレスレジスタは命令読みだしのステ−ジにあ
   るプログラムカウンタであり、該命令メモリのデ−タレ
   ジスタは該ステ−ジのインストラクッションレジスタで
   あることを特徴とする処理装置。