JPH05298096A - 処理装置 - Google Patents
処理装置Info
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- JPH05298096A JPH05298096A JP9766692A JP9766692A JPH05298096A JP H05298096 A JPH05298096 A JP H05298096A JP 9766692 A JP9766692 A JP 9766692A JP 9766692 A JP9766692 A JP 9766692A JP H05298096 A JPH05298096 A JP H05298096A
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- JP
- Japan
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- instruction
- stage
- data
- computer
- hardware
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Abstract
(57)【要約】 （修正有）
【目的】計算機ハ−ドウエアの活用効率を高め、高性能
の計算機を実現するために、計算機機能をより細分化
し、パイプラインピッチを上げる計算機の構成方法を提
供する。 【構成】細分化した計算機機能に対して、各々レジスタ
セット１５０を割当て、命令の実行順序にが進につれ
て、該レジスタセットのデ−タも順次移動させる方法を
採用する。また、各パイプラインのステ−ジ毎に異なる
プログラム（命令列）ＰＣ１４０〜２００の命令を実行
できるため、一つのハ−ドウエアで複数のプロセッサを
動作させるのと同じ効果がある。この形態では、単一の
ハ−ドウエアが同時に処理している命令列に相関を無く
す事ができ、従来のパイプライン方式の問題点であった
ブランチ命令による処理効率の低下は生じない。単一の
ハ−ドウエアで複数のプログラムを実行するマルチプロ
セッサを構成できる。
の計算機を実現するために、計算機機能をより細分化
し、パイプラインピッチを上げる計算機の構成方法を提
供する。 【構成】細分化した計算機機能に対して、各々レジスタ
セット１５０を割当て、命令の実行順序にが進につれ
て、該レジスタセットのデ−タも順次移動させる方法を
採用する。また、各パイプラインのステ−ジ毎に異なる
プログラム（命令列）ＰＣ１４０〜２００の命令を実行
できるため、一つのハ−ドウエアで複数のプロセッサを
動作させるのと同じ効果がある。この形態では、単一の
ハ−ドウエアが同時に処理している命令列に相関を無く
す事ができ、従来のパイプライン方式の問題点であった
ブランチ命令による処理効率の低下は生じない。単一の
ハ−ドウエアで複数のプログラムを実行するマルチプロ
セッサを構成できる。
Description
【０００１】
【産業上の利用分野】本発明は計算機の構成方法に係
り、特に多数の処理装置を並列に動作させるマルチプロ
セッサの構成方法に関する。
り、特に多数の処理装置を並列に動作させるマルチプロ
セッサの構成方法に関する。
【０００２】
【従来の技術】計算機性能を向上させるには、素子性能
特に回路速度を改良する方法と、計算機構造を改良する
方法とがある。計算機構造を改良するにあたって、計算
機の持つ機能を分割し、命令列でその機能を時分割で使
う方法、いわゆるパイプライン方式を導入することが極
めて有効である。このパイプライン方式については例え
ば”ジ ア−キテクチャ− オブ パイプラインド コ
ンピュ−タ−ズ” ヘミスフェア− パブリッシング
コ−ポレ−ション １９８１年（”Ｔｈｅ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ ｏｆ ｐｉｐｅｌｉｎｅｄ ｃｏｍｐ
ｕｔｅｒｓ” Ｈｅｍｉｓｐｈｅｒｅ Ｐｕｂｌｉｓｈ
ｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ １９８１）に記載さ
れている。従来のパイプライン方式では、例えば各命令
の実行順序を命令読み出し（Ｉｎｓｔｒｕｃｔｉｏｎ
Ｆｅｔｃｈ）、命令解読（Ｄｅｃｏｒｄ）、オペランド
読み出し（Ｏｐｅｒａｎｄ Ｆｅｔｃｈ）、命令実行
（Ｅｘｅｃｕｔｉｏｎ）、書き込み（Ｗｒｉｔｅ）の連
続する５動作に分け、これらの一連の動作を別々の命令
が順次オ−バ−ラップしながら実行する。
特に回路速度を改良する方法と、計算機構造を改良する
方法とがある。計算機構造を改良するにあたって、計算
機の持つ機能を分割し、命令列でその機能を時分割で使
う方法、いわゆるパイプライン方式を導入することが極
めて有効である。このパイプライン方式については例え
ば”ジ ア−キテクチャ− オブ パイプラインド コ
ンピュ−タ−ズ” ヘミスフェア− パブリッシング
コ−ポレ−ション １９８１年（”Ｔｈｅ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ ｏｆ ｐｉｐｅｌｉｎｅｄ ｃｏｍｐ
ｕｔｅｒｓ” Ｈｅｍｉｓｐｈｅｒｅ Ｐｕｂｌｉｓｈ
ｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ １９８１）に記載さ
れている。従来のパイプライン方式では、例えば各命令
の実行順序を命令読み出し（Ｉｎｓｔｒｕｃｔｉｏｎ
Ｆｅｔｃｈ）、命令解読（Ｄｅｃｏｒｄ）、オペランド
読み出し（Ｏｐｅｒａｎｄ Ｆｅｔｃｈ）、命令実行
（Ｅｘｅｃｕｔｉｏｎ）、書き込み（Ｗｒｉｔｅ）の連
続する５動作に分け、これらの一連の動作を別々の命令
が順次オ−バ−ラップしながら実行する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術は、用意されているハ−ドウエアを時分割で有効
に活用する方法であるが、必ずしも高効率で用意された
ハ−ドウエアを活用しているとは言えない。究極的なパ
イプラインでは計算機を構成しているゲ−ト単位で時分
割動作を行わせ、計算機の論理段数分の命令を一度に実
行させることができる。いずれにせよ、計算機の性能を
上げるには、計算機の構造をより細分化し、パイプライ
ンのピッチをあげることが有効である。しかし、従来技
術のパイプライン方式では、計算機機能を高々５個程度
に分割し、その程度の多重動作を実現してているにすぎ
ない。これは、一つの命令列を逐次実行する、いわゆる
Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｔｒｅａｍ
Ｓｉｎｇｌｅ ＤａｔａＳｔｒｅａｍ （ＳＩＳＤ）
方式の処理形態では、ブランチ命令による逐次処理順序
の変更が該パイプライン処理の秩序を乱し、先に行った
処理を無効にして全体の処理効率を低下させるからであ
る。
来技術は、用意されているハ−ドウエアを時分割で有効
に活用する方法であるが、必ずしも高効率で用意された
ハ−ドウエアを活用しているとは言えない。究極的なパ
イプラインでは計算機を構成しているゲ−ト単位で時分
割動作を行わせ、計算機の論理段数分の命令を一度に実
行させることができる。いずれにせよ、計算機の性能を
上げるには、計算機の構造をより細分化し、パイプライ
ンのピッチをあげることが有効である。しかし、従来技
術のパイプライン方式では、計算機機能を高々５個程度
に分割し、その程度の多重動作を実現してているにすぎ
ない。これは、一つの命令列を逐次実行する、いわゆる
Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｔｒｅａｍ
Ｓｉｎｇｌｅ ＤａｔａＳｔｒｅａｍ （ＳＩＳＤ）
方式の処理形態では、ブランチ命令による逐次処理順序
の変更が該パイプライン処理の秩序を乱し、先に行った
処理を無効にして全体の処理効率を低下させるからであ
る。
【０００４】本発明の目的は、計算機ハ−ドウエアの活
用効率を高め、高性能の計算機を実現するために、計算
機機能をより細分化し、パイプラインピッチを上げる計
算機の構成方法を提供しようとするものである。
用効率を高め、高性能の計算機を実現するために、計算
機機能をより細分化し、パイプラインピッチを上げる計
算機の構成方法を提供しようとするものである。
【０００５】
【課題を解決するための手段】上記目的は、細分化した
計算機機能に対して、各々レジスタセットを割当て、命
令の実行順序が進むにつれて、該レジスタセットのデ−
タも順次移動させる方法を採用することにより達成され
る。
計算機機能に対して、各々レジスタセットを割当て、命
令の実行順序が進むにつれて、該レジスタセットのデ−
タも順次移動させる方法を採用することにより達成され
る。
【０００６】
【作用】本発明による方式を採用すれば、各パイプライ
ンのステ−ジ毎に異なるプログラム（命令列）の命令を
実行できるため、一つのハ−ドウエアで複数のプロセッ
サを動作させるのと同じ効果がある。この形態では、単
一のハ−ドウエアが同時に処理している命令列に相関を
無くす事ができ、従来のパイプライン方式の問題点であ
ったブランチ命令による処理効率の低下は生じない。
ンのステ−ジ毎に異なるプログラム（命令列）の命令を
実行できるため、一つのハ−ドウエアで複数のプロセッ
サを動作させるのと同じ効果がある。この形態では、単
一のハ−ドウエアが同時に処理している命令列に相関を
無くす事ができ、従来のパイプライン方式の問題点であ
ったブランチ命令による処理効率の低下は生じない。
【０００７】
【実施例】以下に、本発明を実施例を使って説明する。
本発明では簡単な計算機を実施例として取り上げる。こ
の計算機は加算器と以下の５個のレジスタを持つ。 ＡＣＣ：アキュミュレ−タ（演算レジスタ、演算デ−タ
の保持） ＭＤＲ：メモリデ−タレジスタ（メモリの命令アドレス
の保持） ＭＡＲ：メモリアドレスレジスタ（メモリデ−タの受渡
し） ＰＣ ：プログラムカウンタ（プログラムの実行アドレ
スの保持） ＩＲ ：インストラクションレジスタ（命令コ−ドの保
持） またこの計算機の命令フォ−マットは図２に示され、命
令は以下の７種類である。 ＪＭＰ ：命令アドレスに無条件ジャンプ ＣＡＬＬ：命令アドレスにサブル−チンジャンプ ＲＴＮ ：サブル−チンジャッンプからの復帰 ＪＡＮ ：アキュミュレ−タが負ならば命令アドレスに
ジャンプ（条件ジャンプ） ＬＡＣ ：命令アドレスのデ−タをアキュミュレ−タに
読み出す ＳＡＣ ：アキュミュレ−タのデ−タを命令アドレスに
書き込む ＡＤＤ ：命令アドレスのデ−タをアキュミュレ−タに
加算する 本実施例の計算機は構造が簡単であり、従来のパイプラ
イン技術の命令読み出し（Ｉｎｓｔｒｕｃｔｉｏｎ Ｆ
ｅｔｃｈ）と命令実行（Ｅｘｅｃｕｔｉｏｎ）に相当す
る動作のみを行う。しかし、より詳細には命令読み出
し、命令実行はより複雑な動作に細分化される。図３に
上記７個の命令を実行するための細分化された動作を示
す。図３では、命令読み出しは４個の動作ステ−ジ、命
令実行は３個の動作ステ−ジに分かれ、各命令は７個の
動作ステ−ジを経て完結する。例えば命令読み出しで
は、ステ−ジ０でＰＣのデ−タをＭＡＲに転送し、メモ
リを読み出しサイクルにする。ステ−ジ１ではＰＣを１
だけ増加させ、次の命令の実行アドレスを保持する。ス
テ−ジ２ではステ−ジ０で起動されたメモリから実行す
る命令コ−ドがＭＤＲに返される。ステ−ジ３では、Ｍ
ＤＲにセットされた命令コ−ドの命令部（ＯＰ Ｃｏｄ
ｅ）をＩＲに命令アドレスをＭＡＲにセットする。命令
実行はＩＲのセットされた命令コ−ドにより動作が異な
る。例えば、ＪＭＰ命令は、ステ−ジ４でＭＤＲにセッ
トされたジャンプ先のアドレスをＰＣに転送するだけで
ある。一方、ＣＡＬＬ命令では、戻り先のアドレスを退
避させるためＰＣのデ−タをＭＤＲに転送してメモリを
書き込みサイクルにして該戻り先アドレスを退避すると
同時に、ＰＣにサブル−チンアドレスをセットするため
に、ＭＤＲからアドレスをＰＣに転送する。ステ−ジ５
ではサブル−チンの２番目の命令を差し示すため、ＰＣ
を１だけ増加させる。ＬＡＣ命令では、ステ−ジ３で読
み出しの起動がかけられたメモリからデ−タがステ−ジ
５で戻されＭＤＲにセットされる。ステ−ジ６でＭＤＲ
にセットされたデ−タがＡＣＣに転送される。ＡＤＤ命
令ではステ−ジ５でＭＤＲにセットされたデ−タとＡＣ
Ｃのデ−タがステ−ジ６で加算され結果がＡＣＣにセッ
トされる。
本発明では簡単な計算機を実施例として取り上げる。こ
の計算機は加算器と以下の５個のレジスタを持つ。 ＡＣＣ：アキュミュレ−タ（演算レジスタ、演算デ−タ
の保持） ＭＤＲ：メモリデ−タレジスタ（メモリの命令アドレス
の保持） ＭＡＲ：メモリアドレスレジスタ（メモリデ−タの受渡
し） ＰＣ ：プログラムカウンタ（プログラムの実行アドレ
スの保持） ＩＲ ：インストラクションレジスタ（命令コ−ドの保
持） またこの計算機の命令フォ−マットは図２に示され、命
令は以下の７種類である。 ＪＭＰ ：命令アドレスに無条件ジャンプ ＣＡＬＬ：命令アドレスにサブル−チンジャンプ ＲＴＮ ：サブル−チンジャッンプからの復帰 ＪＡＮ ：アキュミュレ−タが負ならば命令アドレスに
ジャンプ（条件ジャンプ） ＬＡＣ ：命令アドレスのデ−タをアキュミュレ−タに
読み出す ＳＡＣ ：アキュミュレ−タのデ−タを命令アドレスに
書き込む ＡＤＤ ：命令アドレスのデ−タをアキュミュレ−タに
加算する 本実施例の計算機は構造が簡単であり、従来のパイプラ
イン技術の命令読み出し（Ｉｎｓｔｒｕｃｔｉｏｎ Ｆ
ｅｔｃｈ）と命令実行（Ｅｘｅｃｕｔｉｏｎ）に相当す
る動作のみを行う。しかし、より詳細には命令読み出
し、命令実行はより複雑な動作に細分化される。図３に
上記７個の命令を実行するための細分化された動作を示
す。図３では、命令読み出しは４個の動作ステ−ジ、命
令実行は３個の動作ステ−ジに分かれ、各命令は７個の
動作ステ−ジを経て完結する。例えば命令読み出しで
は、ステ−ジ０でＰＣのデ−タをＭＡＲに転送し、メモ
リを読み出しサイクルにする。ステ−ジ１ではＰＣを１
だけ増加させ、次の命令の実行アドレスを保持する。ス
テ−ジ２ではステ−ジ０で起動されたメモリから実行す
る命令コ−ドがＭＤＲに返される。ステ−ジ３では、Ｍ
ＤＲにセットされた命令コ−ドの命令部（ＯＰ Ｃｏｄ
ｅ）をＩＲに命令アドレスをＭＡＲにセットする。命令
実行はＩＲのセットされた命令コ−ドにより動作が異な
る。例えば、ＪＭＰ命令は、ステ−ジ４でＭＤＲにセッ
トされたジャンプ先のアドレスをＰＣに転送するだけで
ある。一方、ＣＡＬＬ命令では、戻り先のアドレスを退
避させるためＰＣのデ−タをＭＤＲに転送してメモリを
書き込みサイクルにして該戻り先アドレスを退避すると
同時に、ＰＣにサブル−チンアドレスをセットするため
に、ＭＤＲからアドレスをＰＣに転送する。ステ−ジ５
ではサブル−チンの２番目の命令を差し示すため、ＰＣ
を１だけ増加させる。ＬＡＣ命令では、ステ−ジ３で読
み出しの起動がかけられたメモリからデ−タがステ−ジ
５で戻されＭＤＲにセットされる。ステ−ジ６でＭＤＲ
にセットされたデ−タがＡＣＣに転送される。ＡＤＤ命
令ではステ−ジ５でＭＤＲにセットされたデ−タとＡＣ
Ｃのデ−タがステ−ジ６で加算され結果がＡＣＣにセッ
トされる。
【０００８】図３から、各命令はステ−ジごとに実行す
る動作内容が決められていることが理解できる。この図
３に示す細分化された動作を実行するための、本発明に
よる計算機のハ−ドウエア構成の実施例を図１に示す。
図１において、計算機は加算器１００と各動作ステ−ジ
（ステ−ジ０からステ−ジ６）毎におかれたレジスタ群
で構成される。同種のレジスタはデ−タがステ−ジ順に
転送されるように、シフトレジスタを構成している。一
連のシフトレジスタは用途に応じて、不必要な場合は途
中を欠落させてあり、またプログラム（命令列）でデ−
タを保持する必要のあるものは該シフトレジスタを環状
に接続し、該デ−タが該シフトレジスタ内を循環する構
成としている。以下に、図１の実施例の動作を詳細に説
明する。本実施例による処理装置は加算器１００、ＡＣ
Ｃ１１０、ＭＤＲ１２０、ＭＡＲ１３０、ＰＣ１４０、
ＩＲ１５０、メモリ１６０から構成されている。ＡＣＣ
１１０はスレ−ジ０からステ−ジ６までの各ステ−ジに
デ−タを保持するためのレジスタを持つ。各ステ−ジの
レジスタはビット毎に次のステ−ジにデ−タを転送でき
るようステ−ジ方向にシフトレジスタとしての構成をし
ている。またプログラム内（命令列）でデ−タを保持す
るため、ステ−ジ６のデ−タはステ−ジ０に転送される
構造を持つ。同様に、ＭＤＲ１２０はステ−ジ２からス
テ−ジ６までのシフトレジスタから構成される。ＭＤＲ
１２０のステ−ジ２、ステ−ジ５ではメモリ１６０から
デ−タが転送され、ステ−ジ４ではメモリ１６０にデ−
タを転送する。ＭＡＲ１３０はステ−ジ０とステ−ジ３
からステ−ジ６までのシフトレジスタから構成される。
ＭＡＲ１３０のステ−ジ０、ステ−ジ３ではアドレスを
メモリ１６０に転送する。ＰＣ１４０はステ−ジ０から
ステ−ジ６までのシフトレジスタから構成され、次の命
令アドレスを保持するためステ−ジ６のデ−タはステ−
ジ０に転送される構造を持つ。またステ−ジ１およびス
テ−ジ５には保持するデ−タを１増加して次の命令アド
レスをセットする目的で１加算器１４１、１４２が付属
している。ＩＲ１５０はステ−ジ３からステ−ジ６まで
のシフトレジスタから構成される。
る動作内容が決められていることが理解できる。この図
３に示す細分化された動作を実行するための、本発明に
よる計算機のハ−ドウエア構成の実施例を図１に示す。
図１において、計算機は加算器１００と各動作ステ−ジ
（ステ−ジ０からステ−ジ６）毎におかれたレジスタ群
で構成される。同種のレジスタはデ−タがステ−ジ順に
転送されるように、シフトレジスタを構成している。一
連のシフトレジスタは用途に応じて、不必要な場合は途
中を欠落させてあり、またプログラム（命令列）でデ−
タを保持する必要のあるものは該シフトレジスタを環状
に接続し、該デ−タが該シフトレジスタ内を循環する構
成としている。以下に、図１の実施例の動作を詳細に説
明する。本実施例による処理装置は加算器１００、ＡＣ
Ｃ１１０、ＭＤＲ１２０、ＭＡＲ１３０、ＰＣ１４０、
ＩＲ１５０、メモリ１６０から構成されている。ＡＣＣ
１１０はスレ−ジ０からステ−ジ６までの各ステ−ジに
デ−タを保持するためのレジスタを持つ。各ステ−ジの
レジスタはビット毎に次のステ−ジにデ−タを転送でき
るようステ−ジ方向にシフトレジスタとしての構成をし
ている。またプログラム内（命令列）でデ−タを保持す
るため、ステ−ジ６のデ−タはステ−ジ０に転送される
構造を持つ。同様に、ＭＤＲ１２０はステ−ジ２からス
テ−ジ６までのシフトレジスタから構成される。ＭＤＲ
１２０のステ−ジ２、ステ−ジ５ではメモリ１６０から
デ−タが転送され、ステ−ジ４ではメモリ１６０にデ−
タを転送する。ＭＡＲ１３０はステ−ジ０とステ−ジ３
からステ−ジ６までのシフトレジスタから構成される。
ＭＡＲ１３０のステ−ジ０、ステ−ジ３ではアドレスを
メモリ１６０に転送する。ＰＣ１４０はステ−ジ０から
ステ−ジ６までのシフトレジスタから構成され、次の命
令アドレスを保持するためステ−ジ６のデ−タはステ−
ジ０に転送される構造を持つ。またステ−ジ１およびス
テ−ジ５には保持するデ−タを１増加して次の命令アド
レスをセットする目的で１加算器１４１、１４２が付属
している。ＩＲ１５０はステ−ジ３からステ−ジ６まで
のシフトレジスタから構成される。
【０００９】次に、図３に示された動作を図１を使って
説明する。命令読み出しでは、ステ−ジ０でＰＣ１４０
のデ−タをＭＡＲ１３０にチャンネル２００を使って転
送すると、同時にＭＡＲ１３０のアドレスをチャンネル
１６１を介してメモリ１６０に送り、メモリを読み出し
サイクルにする。。ステ−ジ１ではＰＣ１４０のデ−タ
を１増加させる。ステ−ジ２ではメモリ１６０から命令
が読み出されチャンネル１６２を介してＭＤＲ１２０に
転送される。ステ−ジ３ではＭＤＲ１２０にセットされ
た命令コ−ドの命令部をチャンネル２０１を介してＩＲ
１５０に、またアドレス部をチャンネル２０２を介して
ＭＡＲ１３０に転送する。ここで、ステ−ジ０からステ
−ジ３をまでデ−タを逐次転送することにより命令読み
出しが実行されることは明らか。またステ−ジ３でＩＲ
１５０に転送された命令部により以下のステ−ジ４から
ステ−ジ６までの命令の実行が制御される。
説明する。命令読み出しでは、ステ−ジ０でＰＣ１４０
のデ−タをＭＡＲ１３０にチャンネル２００を使って転
送すると、同時にＭＡＲ１３０のアドレスをチャンネル
１６１を介してメモリ１６０に送り、メモリを読み出し
サイクルにする。。ステ−ジ１ではＰＣ１４０のデ−タ
を１増加させる。ステ−ジ２ではメモリ１６０から命令
が読み出されチャンネル１６２を介してＭＤＲ１２０に
転送される。ステ−ジ３ではＭＤＲ１２０にセットされ
た命令コ−ドの命令部をチャンネル２０１を介してＩＲ
１５０に、またアドレス部をチャンネル２０２を介して
ＭＡＲ１３０に転送する。ここで、ステ−ジ０からステ
−ジ３をまでデ−タを逐次転送することにより命令読み
出しが実行されることは明らか。またステ−ジ３でＩＲ
１５０に転送された命令部により以下のステ−ジ４から
ステ−ジ６までの命令の実行が制御される。
【００１０】命令実行では、ＪＭＰ命令の場合は、ステ
−ジ４でＭＤＲ１２０からＰＣ１４０にチャンネル３０
０を介してジャンプ先アドレスが転送される。ＣＡＬＬ
命令では、ステ−ジ４でＭＤＲ１２０とＰＣ１４０のジ
ャンプ先アドレスと復帰先アドレスがチャンネル３０
０、３０１を介して交換され、メモリ１６０を書き込み
サイクルにする。ステ−ジ５ではサブル−チンの２番目
の命令を示しめすためＰＣ１４０の値を１増加させる。
ＲＴＮ命令ではステ−ジ５で戻り先のアドレスがＭＤＲ
１２０に転送され、ステ−ジ６で戻り先アドレスがＭＤ
Ｒ１２０からＰＣ１４０にチャンネル３４０を介して転
送される。ＪＡＮ命令はＡＣＣ１１０の符号を判定して
ＪＭＰ命令と同じ動作を行う。ＬＡＣ命令ではステ−ジ
５でメモリ１６０よりデ−タがＭＤＲ１２０に転送さ
れ、ステ−ジ６で転送されたデ−タがＭＤＲ１２０より
ＡＣＣ１１０にチャンネル３０３を介して転送される。
ＳＡＣ命令ではステ−ジ４でＡＣＣ１１０からＭＤＲ１
２０に書き込みデ−タがチャンネル３０２を介して転送
され、同時にメモリ１６０を書き込みサイクルにする。
ＡＤＤ命令ではステ−ジ５でメモリ１６０よりデ−タが
ＭＤＲ１２０に転送され、ステ−ジ６でＡＣＣ１１０と
ＭＤＲ１２０のデ−タがチャンネル３０５、３０６より
加算器１００に供給され、該加算器１００の出力はチャ
ンネル３０７を介してＡＣＣ１１０に転送される。以上
の説明より命令の実行がステ−ジ４からステ−ジ６まで
逐次デ−タを次のステ−ジに転送することにより行われ
ることは明らか。ステ−ジ６で命令実行が完了した後
は、再びステ−ジ０に戻り、命令読み出しを開始する。
従って、図１に示す処理装置ではステ−ジ０からステ−
ジ６までを循環して実行することにより、プログラム
（命令列）を実行することができる。図１の実施例を使
えば、１個のハ−ドウエアで複数の命令を同時に処理で
きる。以上の説明で、命令は各ステ−ジを逐次実行する
ことを明らかにした。このことは、１個の命令は、複数
個あるステ−ジの１このステ−ジを専有しているにすぎ
ない。従って、図１の実施例では、複数個の命令を各ス
テ−ジに割り当てることが出来ることを示唆している。
図４はＡからＧの７個の命令を各ステ−ジに割当て例で
あり、１個のハ−ドウエアで７個の命令を同時に処理し
ている状態を示している。さらに、図４の実施例では、
各ステ−ジにレジスタ（ＡＣＣ，ＭＤＲ，ＭＡＲ，Ｐ
Ｃ，ＩＲ）を置いてあるため各ステ−ジ間の相関を無く
すことができる。このため相関の無い複数の命令を同時
に実行できるため、従来のパイプライン方式で問題とな
ったブランチ命令による処理効率の低下は生じない。図
５は７個の命令を同時に実行する時の命令実行順序を示
している。命令の実行に無効が無いため、パイプライン
の乱れは生じない。また、異なる複数のプログラム（命
令列）を１個のハ−ドウエアで実行できため、本発明は
マルチプロセッサと同じ機能をを実現している。
−ジ４でＭＤＲ１２０からＰＣ１４０にチャンネル３０
０を介してジャンプ先アドレスが転送される。ＣＡＬＬ
命令では、ステ−ジ４でＭＤＲ１２０とＰＣ１４０のジ
ャンプ先アドレスと復帰先アドレスがチャンネル３０
０、３０１を介して交換され、メモリ１６０を書き込み
サイクルにする。ステ−ジ５ではサブル−チンの２番目
の命令を示しめすためＰＣ１４０の値を１増加させる。
ＲＴＮ命令ではステ−ジ５で戻り先のアドレスがＭＤＲ
１２０に転送され、ステ−ジ６で戻り先アドレスがＭＤ
Ｒ１２０からＰＣ１４０にチャンネル３４０を介して転
送される。ＪＡＮ命令はＡＣＣ１１０の符号を判定して
ＪＭＰ命令と同じ動作を行う。ＬＡＣ命令ではステ−ジ
５でメモリ１６０よりデ−タがＭＤＲ１２０に転送さ
れ、ステ−ジ６で転送されたデ−タがＭＤＲ１２０より
ＡＣＣ１１０にチャンネル３０３を介して転送される。
ＳＡＣ命令ではステ−ジ４でＡＣＣ１１０からＭＤＲ１
２０に書き込みデ−タがチャンネル３０２を介して転送
され、同時にメモリ１６０を書き込みサイクルにする。
ＡＤＤ命令ではステ−ジ５でメモリ１６０よりデ−タが
ＭＤＲ１２０に転送され、ステ−ジ６でＡＣＣ１１０と
ＭＤＲ１２０のデ−タがチャンネル３０５、３０６より
加算器１００に供給され、該加算器１００の出力はチャ
ンネル３０７を介してＡＣＣ１１０に転送される。以上
の説明より命令の実行がステ−ジ４からステ−ジ６まで
逐次デ−タを次のステ−ジに転送することにより行われ
ることは明らか。ステ−ジ６で命令実行が完了した後
は、再びステ−ジ０に戻り、命令読み出しを開始する。
従って、図１に示す処理装置ではステ−ジ０からステ−
ジ６までを循環して実行することにより、プログラム
（命令列）を実行することができる。図１の実施例を使
えば、１個のハ−ドウエアで複数の命令を同時に処理で
きる。以上の説明で、命令は各ステ−ジを逐次実行する
ことを明らかにした。このことは、１個の命令は、複数
個あるステ−ジの１このステ−ジを専有しているにすぎ
ない。従って、図１の実施例では、複数個の命令を各ス
テ−ジに割り当てることが出来ることを示唆している。
図４はＡからＧの７個の命令を各ステ−ジに割当て例で
あり、１個のハ−ドウエアで７個の命令を同時に処理し
ている状態を示している。さらに、図４の実施例では、
各ステ−ジにレジスタ（ＡＣＣ，ＭＤＲ，ＭＡＲ，Ｐ
Ｃ，ＩＲ）を置いてあるため各ステ−ジ間の相関を無く
すことができる。このため相関の無い複数の命令を同時
に実行できるため、従来のパイプライン方式で問題とな
ったブランチ命令による処理効率の低下は生じない。図
５は７個の命令を同時に実行する時の命令実行順序を示
している。命令の実行に無効が無いため、パイプライン
の乱れは生じない。また、異なる複数のプログラム（命
令列）を１個のハ−ドウエアで実行できため、本発明は
マルチプロセッサと同じ機能をを実現している。
【００１１】以上の説明では、ステ−ジを７個に分けた
場合を例に本発明を説明したが、より多くのステ−ジに
分解することは可能であり、より多くの命令を同時に実
行できることは明らかである。このステ−ジはゲ−ト一
段まで分解できることは明らか。
場合を例に本発明を説明したが、より多くのステ−ジに
分解することは可能であり、より多くの命令を同時に実
行できることは明らかである。このステ−ジはゲ−ト一
段まで分解できることは明らか。
【００１２】
【発明の効果】本発明は、ハ−ドウエアの使用効率を高
め、１個のハ−ドウエアで複数個の命令列を同時に実行
できるマルチプロセッサを提供できる。従って、本発明
は、高性能の処理装置を実現する極めて有効な手段を提
供するものである。
め、１個のハ−ドウエアで複数個の命令列を同時に実行
できるマルチプロセッサを提供できる。従って、本発明
は、高性能の処理装置を実現する極めて有効な手段を提
供するものである。
【図１】本発明による処理装置の構造図
【図２】処理装置の命令フォ−マット
【図３】処理装置の動作シ−ケンス
【図４】処理装置の複数命令処理方法
【図５】処理装置のパイプライン動作
１００：加算器、 １１０：ＡＣＣ、 １２０：ＭＤ
Ｒ、 １３０：ＭＡＲ １４０：ＰＣ、 １４１、１４２：１加算器、１５０：
ＩＲ、 １６０：メモリ １６１、１６２、２００、２０１、２０２、３００、３
０１、３０２、３０３、３０４、３０５、３０６、３０
７：チャンネル
Ｒ、 １３０：ＭＡＲ １４０：ＰＣ、 １４１、１４２：１加算器、１５０：
ＩＲ、 １６０：メモリ １６１、１６２、２００、２０１、２０２、３００、３
０１、３０２、３０３、３０４、３０５、３０６、３０
７：チャンネル
Claims (3)
- 【請求項１】処理内容を複数のステ−ジに分割し、該ス
テ−ジ毎にレジスタを置き、該レジスタの同種のものは
該ステ−ジの順序に従ってデ−タが順次転送される構造
を有し、１個の命令は複数個の該ステ−ジの１個を専有
し、該専有ステ−ジを進める事により命令を実行するこ
とを特徴とする処理装置。 - 【請求項２】特許請求の範囲第１項において、該複数の
ステ−ジに複数の命令を割り当てる事を特徴とする処理
装置。 - 【請求項３】特許請求の範囲第１項において、該レジス
タの少なくとも１個はステ−ジ間にわたって閉じたル−
プを構成し、該ル−プ内に蓄えられたデ−タは必要に応
じて複数の命令間で保持される事を特徴とする処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9766692A JPH05298096A (ja) | 1992-04-17 | 1992-04-17 | 処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9766692A JPH05298096A (ja) | 1992-04-17 | 1992-04-17 | 処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298096A true JPH05298096A (ja) | 1993-11-12 |
Family
ID=14198368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9766692A Pending JPH05298096A (ja) | 1992-04-17 | 1992-04-17 | 処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298096A (ja) |
-
1992
- 1992-04-17 JP JP9766692A patent/JPH05298096A/ja active Pending
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