JPH05298095A - パイプライン演算装置 - Google Patents
パイプライン演算装置Info
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- JPH05298095A JPH05298095A JP4097665A JP9766592A JPH05298095A JP H05298095 A JPH05298095 A JP H05298095A JP 4097665 A JP4097665 A JP 4097665A JP 9766592 A JP9766592 A JP 9766592A JP H05298095 A JPH05298095 A JP H05298095A
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Abstract
(57)【要約】
【目的】本発明は、長い語長のオペランドを演算する高
速演算器を提供しようとするものである。 【構成】この目的のために本発明では、マイクロパイプ
ライン方式の演算器で、各ステ−ジに短く分割した該オ
ペランドの演算を割当てる方法を採用する。 【効果】本発明による方式を採用すれば、各パイプライ
ンのステ−ジ毎に短く分割したオペランドの演算を割当
てるため、ハ−ドウエアとして規模の小さな演算器で長
い語長の演算を実行できる。また演算結果はがイプライ
ンの演算ピッチで順次得られ、メモリをいちいち参照す
る必要がないため、高速で演算が完了する。
速演算器を提供しようとするものである。 【構成】この目的のために本発明では、マイクロパイプ
ライン方式の演算器で、各ステ−ジに短く分割した該オ
ペランドの演算を割当てる方法を採用する。 【効果】本発明による方式を採用すれば、各パイプライ
ンのステ−ジ毎に短く分割したオペランドの演算を割当
てるため、ハ−ドウエアとして規模の小さな演算器で長
い語長の演算を実行できる。また演算結果はがイプライ
ンの演算ピッチで順次得られ、メモリをいちいち参照す
る必要がないため、高速で演算が完了する。
Description
【０００１】
【産業上の利用分野】本発明は計算機の演算器構成方法
に係り、特に語長の長いオペランドの演算を実行する演
算器の構成方法に関する。
に係り、特に語長の長いオペランドの演算を実行する演
算器の構成方法に関する。
【０００２】
【従来の技術】計算機性能を向上させるには、素子性能
特に回路速度を改良する方法と、計算機構造を改良する
方法とがある。計算機構造を改良するにあたって、計算
機の持つ機能を分割し、命令列でその機能を時分割で使
う方法、いわゆるパイプライン方式を導入することが極
めて有効である。このパイプライン方式については例え
ば”ジ ア−キテクチャ− オブ パイプラインド コ
ンピュ−タ−ズ” ヘミスフェア− パブリッシング
コ−ポレ−ション １９８１年（”Ｔｈｅ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ ｏｆ ｐｉｐｅｌｉｎｅｄ ｃｏｍｐ
ｕｔｅｒｓ” Ｈｅｍｉｓｐｈｅｒｅ Ｐｕｂｌｉｓｈ
ｉｎｇ Ｃｏｒｃｏｒａｔｉｏｎ １９８１）に記載さ
れている。さらに、従来のパイプライン方式を改良し、
１個のハ−ドウエアで複数の処理装置を並列動作させる
マイクロパイプライン方式が開示されている。このマイ
クロパイプライン方式では処理機能を従来のパイプライ
ン方式より細かく分割し、分割した機能を各パイプライ
ンに割り当てる方法で、処理が進むにつれてデ−タを順
次のステ−ジに送る。このパイプライン方式については
例えば”マイクロパイプラインズ” コミュニケ−ショ
ン オブ ザ エ−シ−エム ｖｏｌ．３２，Ｎｏ．６
Ｊｕｎｅ １９８９ ｐ７２０−７３８（”Ｍｉｃｒ
ｏｐｉｐｌｉｎｅｓ” Ｃｏｍｍｕｎｉｃａｔｉｏｎ
ｏｆ ＴｈｅＡＣＭ ｖｏｌ．３２，Ｎｏ．６ Ｊｕｎ
ｅ １９８９ ｐ７２０−７３８）に記載されている。
また、計算機の計算精度はますます高いものが要求さ
れ、演算器の演算語長はますます長いものが必要となっ
ている。従来技術では、語長の長い演算を実行するに
は、目的とする演算語長を包含する様な規模の大きい演
算器を用意するか、ソフトウエア等の制御のもと、オペ
ランドを短い語長に分割し、その短い語長の演算を複数
回繰り返す方法が採用されてきた。
特に回路速度を改良する方法と、計算機構造を改良する
方法とがある。計算機構造を改良するにあたって、計算
機の持つ機能を分割し、命令列でその機能を時分割で使
う方法、いわゆるパイプライン方式を導入することが極
めて有効である。このパイプライン方式については例え
ば”ジ ア−キテクチャ− オブ パイプラインド コ
ンピュ−タ−ズ” ヘミスフェア− パブリッシング
コ−ポレ−ション １９８１年（”Ｔｈｅ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ ｏｆ ｐｉｐｅｌｉｎｅｄ ｃｏｍｐ
ｕｔｅｒｓ” Ｈｅｍｉｓｐｈｅｒｅ Ｐｕｂｌｉｓｈ
ｉｎｇ Ｃｏｒｃｏｒａｔｉｏｎ １９８１）に記載さ
れている。さらに、従来のパイプライン方式を改良し、
１個のハ−ドウエアで複数の処理装置を並列動作させる
マイクロパイプライン方式が開示されている。このマイ
クロパイプライン方式では処理機能を従来のパイプライ
ン方式より細かく分割し、分割した機能を各パイプライ
ンに割り当てる方法で、処理が進むにつれてデ−タを順
次のステ−ジに送る。このパイプライン方式については
例えば”マイクロパイプラインズ” コミュニケ−ショ
ン オブ ザ エ−シ−エム ｖｏｌ．３２，Ｎｏ．６
Ｊｕｎｅ １９８９ ｐ７２０−７３８（”Ｍｉｃｒ
ｏｐｉｐｌｉｎｅｓ” Ｃｏｍｍｕｎｉｃａｔｉｏｎ
ｏｆ ＴｈｅＡＣＭ ｖｏｌ．３２，Ｎｏ．６ Ｊｕｎ
ｅ １９８９ ｐ７２０−７３８）に記載されている。
また、計算機の計算精度はますます高いものが要求さ
れ、演算器の演算語長はますます長いものが必要となっ
ている。従来技術では、語長の長い演算を実行するに
は、目的とする演算語長を包含する様な規模の大きい演
算器を用意するか、ソフトウエア等の制御のもと、オペ
ランドを短い語長に分割し、その短い語長の演算を複数
回繰り返す方法が採用されてきた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、演算器の規模が大きくなる、長い語長の演
算を複数の命令に分割するため計算機が命令読みだし、
オペランド読みだし、オペランド格納等のメモリを参照
する回数が多く、演算を完了するまでの演算時間が長く
なる、等の欠点がある。
来技術では、演算器の規模が大きくなる、長い語長の演
算を複数の命令に分割するため計算機が命令読みだし、
オペランド読みだし、オペランド格納等のメモリを参照
する回数が多く、演算を完了するまでの演算時間が長く
なる、等の欠点がある。
【０００４】本発明の目的は、長い語長のオペランドを
演算する高速演算器を提供しようとするものである。
演算する高速演算器を提供しようとするものである。
【０００５】
【課題を解決するための手段】上記目的は、演算機能を
複数のステ−ジに分け、処理が進むに連れ順次デ−タを
転送するマイクロパイプライン方式の演算器で、複数ス
テ−ジに分割したオペランドの一部分を割り当てること
により達成される。
複数のステ−ジに分け、処理が進むに連れ順次デ−タを
転送するマイクロパイプライン方式の演算器で、複数ス
テ−ジに分割したオペランドの一部分を割り当てること
により達成される。
【０００６】
【作用】本発明による方式を採用すれば、各パイプライ
ンのステ−ジ毎に短く分割したオペランドの演算を割当
てるため、ハ−ドウエアとして規模の小さな演算器で長
い語長の演算を実行できる。また演算結果がイプライン
の演算ピッチで順次得られ、メモリをいちいち参照する
必要がないため、高速で演算が完了する。
ンのステ−ジ毎に短く分割したオペランドの演算を割当
てるため、ハ−ドウエアとして規模の小さな演算器で長
い語長の演算を実行できる。また演算結果がイプライン
の演算ピッチで順次得られ、メモリをいちいち参照する
必要がないため、高速で演算が完了する。
【０００７】
【実施例】以下に、本発明を実施例を使って説明する。
図２は本実施例の演算器で扱うオペランドを示してい
る。このオペランドは１２ビットの語長を持ち、１個の
オペランドを４ビットの短い語長の３個のオペランドに
分割している。本発明では、例えば演算語長４ビットの
マイクロパイプライン方式の演算回路を用意する。従っ
て、１２ビットのオペランドの加算演算を実行するには
４ビットオペランドの加算演算を３回実行する。図１は
本発明によるマイクロパイプライン演算器の第１の実施
例である。図１のマイクロパイプライン演算器は、９ス
テ−ジのパイプラインから構成されている。図１の演算
器はレジスタＡ１０、レジスタＢ２０、演算回路３０、
インストラクションレジスタ４０から構成されている。
この演算器はレジスタＡ１０とレジスタＢ２０にある１
２ビットのオペランドを演算し、その結果をレジスタＡ
１０またはレジスタＢ２０に格納する動作を行うもので
ある。演算器の制御はインストラクションレジスタにあ
る命令語が制御する。この演算器は、例えばジョセフソ
ン素子を使った演算器を想定したもので、各ステ−ジは
３相タイミングで駆動され、活性化領域が重なりあった
部分で前のステ−ジから次のステ−ジにデ−タが転送さ
れる構成である。図１のレジスタＡ１０およびレジスタ
Ｂ２０何れも４ビットごとに３個のオペランドに分割さ
れている。また、レジスタＡ１０およびレジスタＢ２０
はステ−ジ０からステ−ジ２までの３相のクロックで駆
動されるシフトレジスタを構成しており、最終段のデ−
タは初段に戻る構成となっている。従って、３相クロッ
クの進行に従ってデ−タが各レジスタ内を循環すため該
デ−タを保持することができる。該レジスタＡ１０、レ
ジスタＢ２０の１２ビットデ−タはマルチプレクサ６
１、６２を介して演算回路３０に供給される。マルチプ
レクサ６０、６１はレジスタＡ１０、レジスタＢ２０の
分割されたオペランドから１個の４ビットオペランド
を、インストラクションレジスタ４０の命令語を参照し
て選択する。従って、マルチプレクサはレジスタＡ１
０、レジスタＢ２０の３個に分割された４ビットオペラ
ンドを順次該演算回路３０に送る事ができる。演算回路
３０は４ステ−ジから構成されている。演算回路３０の
出力（演算結果）はレジスタ５０を介してレジスタＡ１
０、レジスタＢ２０に戻される。各レジスタはマルチプ
レクサ７０ａ、７０ｂを介して演算回路３０から戻され
たデ−タかレジスタ自身で循環させているデ−タのどち
らかを選択する。図３に図１に示す演算器のタイミング
を示す。各ステ−ジは３相のクロックで活性化される。
レジスタＡ１０、レジスタＢ２０はステ−ジ０からステ
−ジ２までの３相で駆動され、レジスタ内をデ−タが循
環する。演算の実行はステ−ジ３からステ−ジ８までの
６相で実行される。その内、４ビット演算回路３０はス
テ−ジ４からステ−ジ７までの４相である。該レジスタ
内を循環する１２ビットのオペランドは、最初のステ−
ジ３で最も下位の４ビット分が選択され４ビット演算回
路３０に送られる。４ビット演算回路３０では、ステ−
ジ４からステ−ジ７までの最初の処理の流れの中で、４
ビットオペランド間の演算が実行される。演算結果はス
テ−ジ８を通過してステ−ジ０でレジスタＡ１０または
レジスタＢ２０に書き込まれる。同様に、分割された中
位の４ビットオペランド、上位の４ビットオペランド何
れも順次４ビット演算回路３０に転送され、２番目、３
番目の処理の流れの中で４ビット毎に演算が実行され
る。従って、３本の処理の流れを経て１個の命令実行が
完了する。図２は２個の命令を実行する例を示してい
る。分割されたオペランド間演算でのデ−タのやり取り
は個々の処理の流れの間で実行される。図３で最初の処
理の流れと、２番目の処理の流れの間では例えば、ステ
−ジ５からステ−ジ３にデ−タの転送が行われている。
この様な処理流れの間におけるデ−タの転送は、例えば
加算演算でキャリ−の伝搬等で頻繁に実行される。図４
は図３に示す３相のクロックで活性化されるパイプライ
ン方式で処理の流れの間でデ−タを転送する方法を示し
ている。この図はパイプライン動作に従って順次転送さ
れるデ−タ３５と他の処理の流れに転送されるデ−タ４
０、他の処理流れから転送されたデ−タ３６を示してい
る。例えば、ステ−ジ８にあるデ−タはチャンネル３１
を介してステ−ジ３に転送される。これは１番目の処理
流れから３番目の処理流れにデ−タを転送することに他
ならない。同様に、ステ−ジ６からステ−ジ４にチャン
ネル３２を介してデ−タが送られているが、これは２番
目の処理流れから３番目の処理流れにデ−タを転送して
いることになる。図５は演算回路３０の回路構成例であ
る。この回路は例えばジョセフソン素子を使うと想定し
て組んである。演算回路３０は桁上げ先見加算回路で、
４個のステ−ジから構成されている。この構成で次の処
理流れに転送するデ−タは、４ビット毎に桁上げするキ
ャリ−Ｃ４、桁上げ先見回路の信号Ｐ４、Ｇ４の３個の
信号である。また、下位より転送されたキャリ−Ｃ４は
上位のキャリ−Ｃ＿として受け取られる。
図２は本実施例の演算器で扱うオペランドを示してい
る。このオペランドは１２ビットの語長を持ち、１個の
オペランドを４ビットの短い語長の３個のオペランドに
分割している。本発明では、例えば演算語長４ビットの
マイクロパイプライン方式の演算回路を用意する。従っ
て、１２ビットのオペランドの加算演算を実行するには
４ビットオペランドの加算演算を３回実行する。図１は
本発明によるマイクロパイプライン演算器の第１の実施
例である。図１のマイクロパイプライン演算器は、９ス
テ−ジのパイプラインから構成されている。図１の演算
器はレジスタＡ１０、レジスタＢ２０、演算回路３０、
インストラクションレジスタ４０から構成されている。
この演算器はレジスタＡ１０とレジスタＢ２０にある１
２ビットのオペランドを演算し、その結果をレジスタＡ
１０またはレジスタＢ２０に格納する動作を行うもので
ある。演算器の制御はインストラクションレジスタにあ
る命令語が制御する。この演算器は、例えばジョセフソ
ン素子を使った演算器を想定したもので、各ステ−ジは
３相タイミングで駆動され、活性化領域が重なりあった
部分で前のステ−ジから次のステ−ジにデ−タが転送さ
れる構成である。図１のレジスタＡ１０およびレジスタ
Ｂ２０何れも４ビットごとに３個のオペランドに分割さ
れている。また、レジスタＡ１０およびレジスタＢ２０
はステ−ジ０からステ−ジ２までの３相のクロックで駆
動されるシフトレジスタを構成しており、最終段のデ−
タは初段に戻る構成となっている。従って、３相クロッ
クの進行に従ってデ−タが各レジスタ内を循環すため該
デ−タを保持することができる。該レジスタＡ１０、レ
ジスタＢ２０の１２ビットデ−タはマルチプレクサ６
１、６２を介して演算回路３０に供給される。マルチプ
レクサ６０、６１はレジスタＡ１０、レジスタＢ２０の
分割されたオペランドから１個の４ビットオペランド
を、インストラクションレジスタ４０の命令語を参照し
て選択する。従って、マルチプレクサはレジスタＡ１
０、レジスタＢ２０の３個に分割された４ビットオペラ
ンドを順次該演算回路３０に送る事ができる。演算回路
３０は４ステ−ジから構成されている。演算回路３０の
出力（演算結果）はレジスタ５０を介してレジスタＡ１
０、レジスタＢ２０に戻される。各レジスタはマルチプ
レクサ７０ａ、７０ｂを介して演算回路３０から戻され
たデ−タかレジスタ自身で循環させているデ−タのどち
らかを選択する。図３に図１に示す演算器のタイミング
を示す。各ステ−ジは３相のクロックで活性化される。
レジスタＡ１０、レジスタＢ２０はステ−ジ０からステ
−ジ２までの３相で駆動され、レジスタ内をデ−タが循
環する。演算の実行はステ−ジ３からステ−ジ８までの
６相で実行される。その内、４ビット演算回路３０はス
テ−ジ４からステ−ジ７までの４相である。該レジスタ
内を循環する１２ビットのオペランドは、最初のステ−
ジ３で最も下位の４ビット分が選択され４ビット演算回
路３０に送られる。４ビット演算回路３０では、ステ−
ジ４からステ−ジ７までの最初の処理の流れの中で、４
ビットオペランド間の演算が実行される。演算結果はス
テ−ジ８を通過してステ−ジ０でレジスタＡ１０または
レジスタＢ２０に書き込まれる。同様に、分割された中
位の４ビットオペランド、上位の４ビットオペランド何
れも順次４ビット演算回路３０に転送され、２番目、３
番目の処理の流れの中で４ビット毎に演算が実行され
る。従って、３本の処理の流れを経て１個の命令実行が
完了する。図２は２個の命令を実行する例を示してい
る。分割されたオペランド間演算でのデ−タのやり取り
は個々の処理の流れの間で実行される。図３で最初の処
理の流れと、２番目の処理の流れの間では例えば、ステ
−ジ５からステ−ジ３にデ−タの転送が行われている。
この様な処理流れの間におけるデ−タの転送は、例えば
加算演算でキャリ−の伝搬等で頻繁に実行される。図４
は図３に示す３相のクロックで活性化されるパイプライ
ン方式で処理の流れの間でデ−タを転送する方法を示し
ている。この図はパイプライン動作に従って順次転送さ
れるデ−タ３５と他の処理の流れに転送されるデ−タ４
０、他の処理流れから転送されたデ−タ３６を示してい
る。例えば、ステ−ジ８にあるデ−タはチャンネル３１
を介してステ−ジ３に転送される。これは１番目の処理
流れから３番目の処理流れにデ−タを転送することに他
ならない。同様に、ステ−ジ６からステ−ジ４にチャン
ネル３２を介してデ−タが送られているが、これは２番
目の処理流れから３番目の処理流れにデ−タを転送して
いることになる。図５は演算回路３０の回路構成例であ
る。この回路は例えばジョセフソン素子を使うと想定し
て組んである。演算回路３０は桁上げ先見加算回路で、
４個のステ−ジから構成されている。この構成で次の処
理流れに転送するデ−タは、４ビット毎に桁上げするキ
ャリ−Ｃ４、桁上げ先見回路の信号Ｐ４、Ｇ４の３個の
信号である。また、下位より転送されたキャリ−Ｃ４は
上位のキャリ−Ｃ＿として受け取られる。
【０００８】図６は本発明による第２の実施例である。
図６の例は、１２ビットのレジスタを４ビットのレジス
タ３個に分割し、各々を各ステ−ジに割り付ける方法で
ある。図６の例では、レジスタはレジスタＡ１１０、レ
ジスタＢ１２０、レジスタＣ１３０、レジスタＤ１４０
の４個ある。各レジスタは４ビットのシフトレジスタか
ら構成されており、その最終段の出力は初段に戻されて
いるため、デ−タは該シフトレジスタの内部を循環す
る。図６の例では各レジスタは９段の４ビットシフトレ
ジスタで構成されている。更に該シフトレジスタは３相
のクロックで駆動されるため、該シフトレジスタには３
語、すなわち１２ビットのデ−タを保持することができ
る。従って、該シフトレジスタには１２ビットのオペラ
ンドを４ビットづつに分け、連続する３語で保持するこ
とができる。レジスタＡ１１０、レジスタＢ１２０、レ
ジスタＣ１３０、レジスタＤ１４０の保持するオペラン
ドは４ビット毎にステ−ジ３でチャンネル８０、８１、
８２、８３、マルチプレクサ６０、６１を介して演算回
路３０に転送される。演算回路３０では、４ビットオペ
ランドが転送される毎に１番目から３番目までの処理流
れを形づくり、オペランド間の演算を実行する。演算結
果はマルチプレクサ１７０ａ、１７０ｂ、１７０ｃ、１
７０ｄを介して該シフトレジスタに格納される。図６の
構成では、演算回路３０の動作と並行にレジスタ間のデ
−タ処理が可能である。図６の実施例ではステ−ジ６で
チャンネル１８０、マルチプレクサ１９０を介してレジ
スタＡ１１０からレジスタＢ１２０にデ−タを転送する
例を示している。
図６の例は、１２ビットのレジスタを４ビットのレジス
タ３個に分割し、各々を各ステ−ジに割り付ける方法で
ある。図６の例では、レジスタはレジスタＡ１１０、レ
ジスタＢ１２０、レジスタＣ１３０、レジスタＤ１４０
の４個ある。各レジスタは４ビットのシフトレジスタか
ら構成されており、その最終段の出力は初段に戻されて
いるため、デ−タは該シフトレジスタの内部を循環す
る。図６の例では各レジスタは９段の４ビットシフトレ
ジスタで構成されている。更に該シフトレジスタは３相
のクロックで駆動されるため、該シフトレジスタには３
語、すなわち１２ビットのデ−タを保持することができ
る。従って、該シフトレジスタには１２ビットのオペラ
ンドを４ビットづつに分け、連続する３語で保持するこ
とができる。レジスタＡ１１０、レジスタＢ１２０、レ
ジスタＣ１３０、レジスタＤ１４０の保持するオペラン
ドは４ビット毎にステ−ジ３でチャンネル８０、８１、
８２、８３、マルチプレクサ６０、６１を介して演算回
路３０に転送される。演算回路３０では、４ビットオペ
ランドが転送される毎に１番目から３番目までの処理流
れを形づくり、オペランド間の演算を実行する。演算結
果はマルチプレクサ１７０ａ、１７０ｂ、１７０ｃ、１
７０ｄを介して該シフトレジスタに格納される。図６の
構成では、演算回路３０の動作と並行にレジスタ間のデ
−タ処理が可能である。図６の実施例ではステ−ジ６で
チャンネル１８０、マルチプレクサ１９０を介してレジ
スタＡ１１０からレジスタＢ１２０にデ−タを転送する
例を示している。
【０００９】本実施例ではジョセフソン素子を念頭に３
相クロックで駆動する例を示したが、本発明を単相や、
他の多相のクロックで駆動される回路に適用でき、ま
た、ステ−ジの分割数を変えればオペランドを任意の数
に分割したパイプライン演算器を構成できることも明ら
かである。
相クロックで駆動する例を示したが、本発明を単相や、
他の多相のクロックで駆動される回路に適用でき、ま
た、ステ−ジの分割数を変えればオペランドを任意の数
に分割したパイプライン演算器を構成できることも明ら
かである。
【００１０】
【発明の効果】本発明は、ハ−ドウエアの使用効率を高
め、少ない語長の演算回路で長い語長のオペランドを演
算できる高速演算器を実現する。従って、本発明は、高
性能の処理装置を実現する極めて有効な手段を提供する
ものである。
め、少ない語長の演算回路で長い語長のオペランドを演
算できる高速演算器を実現する。従って、本発明は、高
性能の処理装置を実現する極めて有効な手段を提供する
ものである。
【図１】本発明による第１のマイクロパイプライン演算
器の実施例
器の実施例
【図２】オペランドの構成例
【図３】第１の実施例による演算器のタイミング図
【図４】処理流れ間のデ−タの転送方法
【図５】４ビット演算回路例
【図６】本発明による第２のマイクロパイプライン演算
器の実施例
器の実施例
１０：レジスタＡ、 ２０：レジスタＢ、 ３０：演算
回路、 ４０：インストラクションレジスタ、 ５０：レジスタ ６０、６１、７０ａ、７０ｂ：マルチプレクサ、 ３５：処理流れ内で順次転送されるデ−タ、 ３４、３６：処理流れ間で転送されるデ−タ ３１、３２、８０、８１、８２、８３：チャンネル、 １１０、１２０、１３０、１４０：レジスタ １７０ａ、１７０ｂ、１７０ｃ、１７０ｄ：マルチプレ
クサ １８０：チャンネル、 １９０：マルチプレクサ
回路、 ４０：インストラクションレジスタ、 ５０：レジスタ ６０、６１、７０ａ、７０ｂ：マルチプレクサ、 ３５：処理流れ内で順次転送されるデ−タ、 ３４、３６：処理流れ間で転送されるデ−タ ３１、３２、８０、８１、８２、８３：チャンネル、 １１０、１２０、１３０、１４０：レジスタ １７０ａ、１７０ｂ、１７０ｃ、１７０ｄ：マルチプレ
クサ １８０：チャンネル、 １９０：マルチプレクサ
Claims (5)
- 【請求項１】複数のレジスタと演算回路からなる演算器
であって、演算機能を複数のステ−ジに分け、処理が進
むに連れ順次デ−タを転送するマイクロパイプライン方
式の演算器であって、該複数ステ−ジに分割したオペラ
ンドの一部分を割り当てる事を特徴とする演算器。 - 【請求項２】特許請求の範囲第１項において、演算回路
の語長がオペランドの語長より短い事を特徴とする演算
器。 - 【請求項３】特許請求の範囲第２項において、該複数ス
テ−ジ間でデ−タを転送する機能を有することを特徴と
する演算器。 - 【請求項４】特許請求の範囲第３項において、複数のレ
ジスタからオペランドの一部を順次演算回路に転送し、
該転送されたオペランドは演算回路の複数のステ−ジを
進む事により演算が実行され、実行結果が該複数のレジ
スタに格納されることを特徴とする演算器。 - 【請求項５】特許請求の範囲第３項において、オペラン
ドは演算器の語長に相当する短い語長の複数のオペラン
ドに分割され、該短いオペランドの語長のシフトレジス
タで該オペランドを格納するレジスタを構成し、演算回
路のステ−ジの進行と、該シフトレジスタのデ−タ転送
が同期する事を特徴とする演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097665A JPH05298095A (ja) | 1992-04-17 | 1992-04-17 | パイプライン演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097665A JPH05298095A (ja) | 1992-04-17 | 1992-04-17 | パイプライン演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298095A true JPH05298095A (ja) | 1993-11-12 |
Family
ID=14198346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097665A Pending JPH05298095A (ja) | 1992-04-17 | 1992-04-17 | パイプライン演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6003127A (en) * | 1995-10-04 | 1999-12-14 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
-
1992
- 1992-04-17 JP JP4097665A patent/JPH05298095A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6003127A (en) * | 1995-10-04 | 1999-12-14 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
| US6308263B1 (en) | 1995-10-04 | 2001-10-23 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
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