JPH05298884A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05298884A JPH05298884A JP4121349A JP12134992A JPH05298884A JP H05298884 A JPH05298884 A JP H05298884A JP 4121349 A JP4121349 A JP 4121349A JP 12134992 A JP12134992 A JP 12134992A JP H05298884 A JPH05298884 A JP H05298884A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】
【目的】 半導体記憶装置において、低電圧化に伴う、
メモリセルの蓄積電荷量の減少及び、センスアンプ回路
に伝達される信号量の減少を防ぐことを目的とする。 【構成】 メモリセルアレイ回路と、電源端子間に、内
部電源電圧発生回路Ｅを入れることにより、メモリセル
内には、外部電源電位（ＶCC）以上の電位（ＶCCH）に
より、書き込まれるので、セル内の蓄積電荷量ＱS（＝
ＣS・ＶCCH）を大きくすることができる。その結果、外
部電源の低電圧化に伴うメモリセルの蓄積電荷量の減少
及びセンスアンプ回路に伝達される信号量の減少を防ぐ
ことができる。
メモリセルの蓄積電荷量の減少及び、センスアンプ回路
に伝達される信号量の減少を防ぐことを目的とする。 【構成】 メモリセルアレイ回路と、電源端子間に、内
部電源電圧発生回路Ｅを入れることにより、メモリセル
内には、外部電源電位（ＶCC）以上の電位（ＶCCH）に
より、書き込まれるので、セル内の蓄積電荷量ＱS（＝
ＣS・ＶCCH）を大きくすることができる。その結果、外
部電源の低電圧化に伴うメモリセルの蓄積電荷量の減少
及びセンスアンプ回路に伝達される信号量の減少を防ぐ
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に低電源電圧で動作する半導体記憶装置に関す
る。
し、特に低電源電圧で動作する半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、半導体記憶装置が用いられるコン
ピューターの電源は、システムの軽量化，ポータブル化
の観点から充電池を含む電池を用いるのが主流となって
きている。しかし低電圧動作に伴い、例えば１トランジ
スタ型メモリセルを有するダイナミックメモリにおいて
は、セル内の蓄積電荷量が小さくなり、また、センスア
ンプに入力する信号量も減少するため、センスアンプの
動作マージンも狭くなる方向にある。
ピューターの電源は、システムの軽量化，ポータブル化
の観点から充電池を含む電池を用いるのが主流となって
きている。しかし低電圧動作に伴い、例えば１トランジ
スタ型メモリセルを有するダイナミックメモリにおいて
は、セル内の蓄積電荷量が小さくなり、また、センスア
ンプに入力する信号量も減少するため、センスアンプの
動作マージンも狭くなる方向にある。
【０００３】図４は、従来技術のメモリセルアレイの回
路例である。同図で、１点鎖線で囲んだ回路群Ｄがセン
スアンプを活性化する回路、２点鎖線で囲んだ回路群Ａ
がメモリアレイ及びメモリセルからの信号を増幅するセ
ンスアンプ回路、点線で囲んだ回路群Ｃがセンスアンプ
駆動信号ＶSAN，ＶSAPを（１／２）・ＶCCの内部電源電
位ＶCC1に維持する回路である。
路例である。同図で、１点鎖線で囲んだ回路群Ｄがセン
スアンプを活性化する回路、２点鎖線で囲んだ回路群Ａ
がメモリアレイ及びメモリセルからの信号を増幅するセ
ンスアンプ回路、点線で囲んだ回路群Ｃがセンスアンプ
駆動信号ＶSAN，ＶSAPを（１／２）・ＶCCの内部電源電
位ＶCC1に維持する回路である。
【０００４】メモリアレイ回路は、ビット線（ｄ，ｄ
（反転））１対分の回路のみ示してあり、実際には、こ
のような回路を多数配置してメモリセルアレイを構成す
る。ここでメモリセルアレイはＮＭＯＳトランジスタＱ
C1とキャパシタＣSによって構成されており、図では１
組のみ示されているが、実際の半導体記憶装置において
はビット線方向に複数個存在している。
（反転））１対分の回路のみ示してあり、実際には、こ
のような回路を多数配置してメモリセルアレイを構成す
る。ここでメモリセルアレイはＮＭＯＳトランジスタＱ
C1とキャパシタＣSによって構成されており、図では１
組のみ示されているが、実際の半導体記憶装置において
はビット線方向に複数個存在している。
【０００５】センスアンプ関連回路においてメモリセル
からビット線に取り出した信号を増幅するセンスアンプ
は、ＰＭＯＳトランジスタＱP2，ＱP3およびＮＭＯＳト
ランジスタＱN1，ＱN2からなるフリップフロップを構成
要素とし、ビット線プリチャージ回路はＮＭＯＳトラン
ジスタＱT3，ＱT4により構成されている。ＮＭＯＳトラ
ンジスタＱT5はビット線バランス用素子である。センス
アンプ駆動回路はＣＭＯＳインバータＢとＰＭＯＳトラ
ンジスタＱT6およびＮＭＯＳトランジスタＱT2により構
成されている。さらにＮＭＯＳトランジスタＱP1はセン
スアンプ駆動信号ＶSAP，ＶSANのバランス用である。
からビット線に取り出した信号を増幅するセンスアンプ
は、ＰＭＯＳトランジスタＱP2，ＱP3およびＮＭＯＳト
ランジスタＱN1，ＱN2からなるフリップフロップを構成
要素とし、ビット線プリチャージ回路はＮＭＯＳトラン
ジスタＱT3，ＱT4により構成されている。ＮＭＯＳトラ
ンジスタＱT5はビット線バランス用素子である。センス
アンプ駆動回路はＣＭＯＳインバータＢとＰＭＯＳトラ
ンジスタＱT6およびＮＭＯＳトランジスタＱT2により構
成されている。さらにＮＭＯＳトランジスタＱP1はセン
スアンプ駆動信号ＶSAP，ＶSANのバランス用である。
【０００６】この従来の回路において、ビット線の容量
をＣD，初期電位をＶD，セルの容量をＣS，電荷蓄積時
の電位をＶS，ワード線が上がった後のビット線の電位
をＶXとすると、電荷保存則により、
をＣD，初期電位をＶD，セルの容量をＣS，電荷蓄積時
の電位をＶS，ワード線が上がった後のビット線の電位
をＶXとすると、電荷保存則により、
【０００７】
【数１】
【０００８】となり、センスアンプに伝達される信号量
ΔＶ（ビット線対（ｄ，ｄ（反転））間の電位差）は、
ΔＶ（ビット線対（ｄ，ｄ（反転））間の電位差）は、
【０００９】
【数２】
【００１０】となる。今メモリセルの電荷蓄積時の電位
をＶCC，ビット線の初期電位を１／２ＶCCとすると、式
（２）より、
をＶCC，ビット線の初期電位を１／２ＶCCとすると、式
（２）より、
【００１１】
【数３】
【００１２】（従来においてＣD＞＞ＣSである。）とな
る。
る。
【００１３】この結果、低電圧化によりＶCCが低くなっ
た時のセル内の蓄積電荷量の減少及び、その結果として
のセンスアンプに入力する信号量の減少の問題を解決す
るために、（従来センスアンプに伝達される信号振幅
が、式（３）よりメモリセルの容量値ＣS／ビット線の
容量値ＣD倍となることから）メモリセルの容量値ＣSを
大きくすること、ビット線の容量値ＣDを小さくするこ
とを行っていた。
た時のセル内の蓄積電荷量の減少及び、その結果として
のセンスアンプに入力する信号量の減少の問題を解決す
るために、（従来センスアンプに伝達される信号振幅
が、式（３）よりメモリセルの容量値ＣS／ビット線の
容量値ＣD倍となることから）メモリセルの容量値ＣSを
大きくすること、ビット線の容量値ＣDを小さくするこ
とを行っていた。
【００１４】
【発明が解決しようとする課題】しかし、従来の技術の
ように、メモリセルの容量を大きくする方法は、小さな
面積のメモリセル内に大きな容量を作ることから、高集
積化に伴い高度な技術を必要とし、物理的にも限界が予
想される。
ように、メモリセルの容量を大きくする方法は、小さな
面積のメモリセル内に大きな容量を作ることから、高集
積化に伴い高度な技術を必要とし、物理的にも限界が予
想される。
【００１５】また、最も一般的なダイナミックＲＡＭに
おいては１本のビット線に複数個のメモリセルを接続す
る方法が取られているが、ビット線容量を小さくするた
めには、ビット線に接続するセルの数を減らし、ビット
線を短くする方法が用いられていた。
おいては１本のビット線に複数個のメモリセルを接続す
る方法が取られているが、ビット線容量を小さくするた
めには、ビット線に接続するセルの数を減らし、ビット
線を短くする方法が用いられていた。
【００１６】しかし、この方法は、ビット線の数を増加
させ、センスアンプの数の増加にもつながる。従って、
レイアウトに要する面積も増加することから、高集積化
に適さないと考えられる。
させ、センスアンプの数の増加にもつながる。従って、
レイアウトに要する面積も増加することから、高集積化
に適さないと考えられる。
【００１７】以上述べたように、従来の方法では、低電
圧化に伴うメモリセルの信号振幅の減少及び、センスア
ンプ回路に伝達される信号量の減少を防ぐのが困難であ
った。
圧化に伴うメモリセルの信号振幅の減少及び、センスア
ンプ回路に伝達される信号量の減少を防ぐのが困難であ
った。
【００１８】本発明の目的は、低電圧化に伴うメモリセ
ルの信号振幅の減少及び、センスアンプ回路に伝達され
る信号量の減少を防止した半導体記憶装置を提供するこ
とにある。
ルの信号振幅の減少及び、センスアンプ回路に伝達され
る信号量の減少を防止した半導体記憶装置を提供するこ
とにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、メモリセル駆動回
路をもつメモリセルアレイ回路と、昇圧手段とを含む半
導体記憶装置であって、昇圧手段は、外部電源端子に供
給される外部電源電位よりも高い電位を発生するもので
あり、メモリセルアレイ回路と外部電源端子との間に接
続されたものである。
め、本発明に係る半導体記憶装置は、メモリセル駆動回
路をもつメモリセルアレイ回路と、昇圧手段とを含む半
導体記憶装置であって、昇圧手段は、外部電源端子に供
給される外部電源電位よりも高い電位を発生するもので
あり、メモリセルアレイ回路と外部電源端子との間に接
続されたものである。
【００２０】また、本発明に係る半導体記憶装置は、メ
モリセル駆動回路をもつメモリセルアレイ回路と、昇圧
手段と、検出手段と、活性化手段と有する半導体記憶装
置であって、昇圧手段は、外部電源端子に供給される外
部電源電位よりも高い電位を発生するものであり、メモ
リセルアレイ回路と外部電源端子との間に接続されたも
のであり、検出手段は、外部電源端子に供給される外部
電源電位が所定の電位より低下したことを検出するもの
であり、活性化手段は、検出手段の検出信号に基づいて
前記昇圧手段を活性化するものである。
モリセル駆動回路をもつメモリセルアレイ回路と、昇圧
手段と、検出手段と、活性化手段と有する半導体記憶装
置であって、昇圧手段は、外部電源端子に供給される外
部電源電位よりも高い電位を発生するものであり、メモ
リセルアレイ回路と外部電源端子との間に接続されたも
のであり、検出手段は、外部電源端子に供給される外部
電源電位が所定の電位より低下したことを検出するもの
であり、活性化手段は、検出手段の検出信号に基づいて
前記昇圧手段を活性化するものである。
【００２１】
【作用】本発明は、メモリセル駆動回路を含むメモリア
レイ回路と、周辺回路とを有する半導体記憶装置におい
て、外部電源電位が所定の電位より低下した場合、これ
を検出する手段を有し、メモリセル駆動回路を含むメモ
リアレイ回路と電源端子との間に、外部電源電位よりも
高い電位を発生する昇圧手段と、前記手段を活性化する
回路を有するというものである。この回路により、低電
圧動作において、メモリアレイ関連回路を電源電位以上
で動作させることができることから、メモリセル内の蓄
積電荷量を増大させ、かつセンスアンプ回路に伝達され
る信号量を増加させる作用を有している。
レイ回路と、周辺回路とを有する半導体記憶装置におい
て、外部電源電位が所定の電位より低下した場合、これ
を検出する手段を有し、メモリセル駆動回路を含むメモ
リアレイ回路と電源端子との間に、外部電源電位よりも
高い電位を発生する昇圧手段と、前記手段を活性化する
回路を有するというものである。この回路により、低電
圧動作において、メモリアレイ関連回路を電源電位以上
で動作させることができることから、メモリセル内の蓄
積電荷量を増大させ、かつセンスアンプ回路に伝達され
る信号量を増加させる作用を有している。
【００２２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２３】（実施例１）図１は、本発明の実施例１に
係るメモリアレイを示す回路図である。
係るメモリアレイを示す回路図である。
【００２４】図１において、図４と同じ機能を果たす素
子には同一記号が付されている。回路Ｅは内部電源電位
発生回路である。内部電源電位発生回路Ｅの回路を示し
ていないが、この回路は、たとえば特開昭６０−８３２
９７号に示されるような回路でも良い。
子には同一記号が付されている。回路Ｅは内部電源電位
発生回路である。内部電源電位発生回路Ｅの回路を示し
ていないが、この回路は、たとえば特開昭６０−８３２
９７号に示されるような回路でも良い。
【００２５】すなわち、内部電源電位発生回路Ｅは、外
部電源電位ＶCCを昇圧した内部電源ＶCCHを供給可能な
ものである。ＢはＣＭＯＳインバータ、また、Ａはセン
スアンプ回路の回路群、Ｄは活性化回路の回路群であ
る。
部電源電位ＶCCを昇圧した内部電源ＶCCHを供給可能な
ものである。ＢはＣＭＯＳインバータ、また、Ａはセン
スアンプ回路の回路群、Ｄは活性化回路の回路群であ
る。
【００２６】図１の回路動作を図２に示すタイミングチ
ャートを用いてリフレッシュ動作について説明する。ま
ず初期状態においてはＶPが高電位（ＶCCH）、ＶWが低
電位（０Ｖ）、ビット線ｄ，ｄ（反転）も固定電位（１
／２ＶCCH、但しＶCCHは外部電源電位を内部昇圧した電
位）、メモリセル内はハイレベルとなっている。
ャートを用いてリフレッシュ動作について説明する。ま
ず初期状態においてはＶPが高電位（ＶCCH）、ＶWが低
電位（０Ｖ）、ビット線ｄ，ｄ（反転）も固定電位（１
／２ＶCCH、但しＶCCHは外部電源電位を内部昇圧した電
位）、メモリセル内はハイレベルとなっている。
【００２７】次に図２のようにＴP1，ＴP2間においてコ
ントロール信号ＶＰを低電位（０Ｖ）に下げる。次に図
２のようにワード線の電位ＶWをＴW1，ＴW2間に高電位
ＶCCH＋αに上げる。ここでαはＮＭＯＳトランジスタ
のしきい値電圧をＶTNとすると、２ＶTNと設定する。こ
れにより、メモリセルとビット線ｄとが接続されて電荷
がメモリセルからビット線ｄへ流れるため、メモリセル
の電位ＶN1は図２のようにＴN1，ＴN2間に低下し、ＴD1
にビット線ｄ，ｄ（反転）間には電位差が生じる。
ントロール信号ＶＰを低電位（０Ｖ）に下げる。次に図
２のようにワード線の電位ＶWをＴW1，ＴW2間に高電位
ＶCCH＋αに上げる。ここでαはＮＭＯＳトランジスタ
のしきい値電圧をＶTNとすると、２ＶTNと設定する。こ
れにより、メモリセルとビット線ｄとが接続されて電荷
がメモリセルからビット線ｄへ流れるため、メモリセル
の電位ＶN1は図２のようにＴN1，ＴN2間に低下し、ＴD1
にビット線ｄ，ｄ（反転）間には電位差が生じる。
【００２８】ビット線ｄｄ（反転）間に十分電位差が生
じた後、図２のようにＴS1，ＴS2間でセンスアンプ活性
化信号ＶSを高電位ＶCCHにすることにより、図１のトラ
ンジスタＱT2，ＱT6がＯＮ状態となり、センスアンプ駆
動信号線ＶSAP，ＶSANがそれぞれ高電位（ＶCCH）、低
電位（０Ｖ）へ変化する。
じた後、図２のようにＴS1，ＴS2間でセンスアンプ活性
化信号ＶSを高電位ＶCCHにすることにより、図１のトラ
ンジスタＱT2，ＱT6がＯＮ状態となり、センスアンプ駆
動信号線ＶSAP，ＶSANがそれぞれ高電位（ＶCCH）、低
電位（０Ｖ）へ変化する。
【００２９】これにより、センスアンプが活性化状態と
なり、ビット線ｄ，ｄ（反転）の差電位が増幅される。
この後、メモリセル内の点ＶN1、ビット線ｄは高電位Ｖ
CCHとなり、ビット線ｄ（反転）の電位は低電位０Ｖと
なり、増幅は終了する。
なり、ビット線ｄ，ｄ（反転）の差電位が増幅される。
この後、メモリセル内の点ＶN1、ビット線ｄは高電位Ｖ
CCHとなり、ビット線ｄ（反転）の電位は低電位０Ｖと
なり、増幅は終了する。
【００３０】その後、ワード線ＶWが低電位（０Ｖ）に
なることにより、メモリセルとワード線が切り離され
る。次にセンスアンプ活性化信号ＶSが低電位０Ｖにな
ることで、センスアンプの動作が終了する。
なることにより、メモリセルとワード線が切り離され
る。次にセンスアンプ活性化信号ＶSが低電位０Ｖにな
ることで、センスアンプの動作が終了する。
【００３１】最後に図２のようにＶPがＴP3，ＴP4間に
高電位になって、回路群Ｃにより、ＶSAP，ＶSANが図１
のトランジスタＱT2，ＱT4、及びＱT5がＯＮすることに
より、ビット線ｄ，ｄ（反転）が１／２ＶCCHになりリ
フレッシュ動作が終了する。
高電位になって、回路群Ｃにより、ＶSAP，ＶSANが図１
のトランジスタＱT2，ＱT4、及びＱT5がＯＮすることに
より、ビット線ｄ，ｄ（反転）が１／２ＶCCHになりリ
フレッシュ動作が終了する。
【００３２】この時、メモリセル内には、外部電源電位
（ＶCC）以上の電位（ＶCCH）により書き込まれるの
で、セル内の蓄積電荷量ＱC（＝ＣS・ＶCCH）を大きく
することができる。
（ＶCC）以上の電位（ＶCCH）により書き込まれるの
で、セル内の蓄積電荷量ＱC（＝ＣS・ＶCCH）を大きく
することができる。
【００３３】その結果、外部電源の低電圧化に伴うメモ
リセルの電荷量の減少及びセンスアンプ回路に伝達され
る信号量の減少を防ぐことができる。
リセルの電荷量の減少及びセンスアンプ回路に伝達され
る信号量の減少を防ぐことができる。
【００３４】図１では、内部電源電位発生回路Ｅの出力
ＶCCHはセンスアンプ活性化回路の電源としてのみ図示
されているが、以上の説明より明らかなように、ＶCCH
は、ワード線駆動回路，ビット線プリチャージ電位Ｖ
CC1の発生回路を含むメモリアレイ制御回路系全体の電
源として供給されているものである。
ＶCCHはセンスアンプ活性化回路の電源としてのみ図示
されているが、以上の説明より明らかなように、ＶCCH
は、ワード線駆動回路，ビット線プリチャージ電位Ｖ
CC1の発生回路を含むメモリアレイ制御回路系全体の電
源として供給されているものである。
【００３５】（実施例２）図３は、本発明の実施例２に
係るメモリセルを示す回路図である。
係るメモリセルを示す回路図である。
【００３６】本実施例は、図１中の回路Ｅを破線で囲ま
れた回路群Ｆで置き換えた点を除き、実施例１と同じで
ある。
れた回路群Ｆで置き換えた点を除き、実施例１と同じで
ある。
【００３７】次に図３について説明する。同図で回路Ｅ
が内部電源電位発生回路（昇圧手段），検出回路Ｇがあ
る基準電位、例えば１．５Ｖと外部電源電位とを比較す
る回路である。
が内部電源電位発生回路（昇圧手段），検出回路Ｇがあ
る基準電位、例えば１．５Ｖと外部電源電位とを比較す
る回路である。
【００３８】基準電位（ＶRF）以上の外部電源電位（以
下外部電源電位をＶCCとする）、例えば３Ｖの電位が入
力された場合、ＶRFと比較する回路によりＶRF以上の電
位と判定され、接点ＮCCにＶCCそのままの電位３Ｖがセ
ル内に書き込まれる。
下外部電源電位をＶCCとする）、例えば３Ｖの電位が入
力された場合、ＶRFと比較する回路によりＶRF以上の電
位と判定され、接点ＮCCにＶCCそのままの電位３Ｖがセ
ル内に書き込まれる。
【００３９】ＶCCがＶRF以下、例えば１．３Ｖの場合、
ＶRFと比較する回路がＶRF以下と判定し、接点ＮCCにＶ
CCを内部電源電圧発生回路Ｅにより昇圧された電位Ｖ
CCH、例えば３Ｖでセル内に書き込まれる。
ＶRFと比較する回路がＶRF以下と判定し、接点ＮCCにＶ
CCを内部電源電圧発生回路Ｅにより昇圧された電位Ｖ
CCH、例えば３Ｖでセル内に書き込まれる。
【００４０】したがって、メモリセルアレイ関連回路は
ＶCCのいかんによらず常に所定電位以上の電位で動作さ
せられることから、メモリセル内の電荷量Ｑを大きくす
ることができる。また、外部電源の低電圧化に伴う、メ
モリセルの電荷量の減少及びセンスアンプ回路に伝達さ
れる信号量の減少を防ぐことができる。
ＶCCのいかんによらず常に所定電位以上の電位で動作さ
せられることから、メモリセル内の電荷量Ｑを大きくす
ることができる。また、外部電源の低電圧化に伴う、メ
モリセルの電荷量の減少及びセンスアンプ回路に伝達さ
れる信号量の減少を防ぐことができる。
【００４１】ここでも実施例１と同様に、外部電源電位
出力接点ＮCCは、メモリアレイ制御回路系全体に接続さ
れているものである。
出力接点ＮCCは、メモリアレイ制御回路系全体に接続さ
れているものである。
【００４２】
【発明の効果】以上説明したように本発明は、メモリセ
ル駆動回路を含むメモリアレイ回路と、周辺回路とを有
する半導体記憶装置において、少なくとも前記メモリセ
ルアレイ回路と電源端子との間に外部電源電位よりも高
い電位を発生する昇圧手段を有することにより、外部電
源の低電圧に伴うメモリセルの電荷量の減少及びセンス
アンプ回路に伝達される信号量の減少を防ぐことができ
る。
ル駆動回路を含むメモリアレイ回路と、周辺回路とを有
する半導体記憶装置において、少なくとも前記メモリセ
ルアレイ回路と電源端子との間に外部電源電位よりも高
い電位を発生する昇圧手段を有することにより、外部電
源の低電圧に伴うメモリセルの電荷量の減少及びセンス
アンプ回路に伝達される信号量の減少を防ぐことができ
る。
【図１】本発明の実施例１に係る半導体記憶装置を示す
回路図である。
回路図である。
【図２】図１に示す実施例で用いるタイミングパルス波
形を示す図である。
形を示す図である。
【図３】本発明の実施例２に係る半導体記憶装置を示す
回路図である。
回路図である。
【図４】従来例の半導体記憶装置を示す回路図である。
ＱP1，ＱCC1，ＱCC2，ＱT2，ＱT6，ＱN1，ＱN2，ＱN3，
ＱT4，ＱT5，ＱC1 ＮＭＯＳチャネルトランジスタ ＱT4，ＱP2，ＱP3 ＰＭＯＳチャネルトランジスタ ＣS メモリセルキャパシタ Ａ 回路群（センスアンプ回路） Ｂ ＣＭＯＳインバータ Ｄ 回路群（活性化回路） Ｅ 内部電源電位発生回路（昇圧手段） Ｆ 回路群 Ｇ 検出回路
ＱT4，ＱT5，ＱC1 ＮＭＯＳチャネルトランジスタ ＱT4，ＱP2，ＱP3 ＰＭＯＳチャネルトランジスタ ＣS メモリセルキャパシタ Ａ 回路群（センスアンプ回路） Ｂ ＣＭＯＳインバータ Ｄ 回路群（活性化回路） Ｅ 内部電源電位発生回路（昇圧手段） Ｆ 回路群 Ｇ 検出回路
Claims (2)
- 【請求項１】 メモリセル駆動回路をもつメモリセルア
レイ回路と、昇圧手段とを含む半導体記憶装置であっ
て、 昇圧手段は、外部電源端子に供給される外部電源電位よ
りも高い電位を発生するものであり、メモリセルアレイ
回路と外部電源端子との間に接続されたものであること
を特徴とする半導体記憶装置。 - 【請求項２】 メモリセル駆動回路をもつメモリセルア
レイ回路と、昇圧手段と、検出手段と、活性化手段と有
する半導体記憶装置であって、 昇圧手段は、外部電源端子に供給される外部電源電位よ
りも高い電位を発生するものであり、メモリセルアレイ
回路と外部電源端子との間に接続されたものであり、 検出手段は、外部電源端子に供給される外部電源電位が
所定の電位より低下したことを検出するものであり、 活性化手段は、検出手段の検出信号に基づいて前記昇圧
手段を活性化するものであることを特徴とする半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121349A JPH05298884A (ja) | 1992-04-15 | 1992-04-15 | 半導体記憶装置 |
| US08/046,849 US6240037B1 (en) | 1992-04-15 | 1993-04-14 | Dynamic random access memory device having booster against battery exhaustion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121349A JPH05298884A (ja) | 1992-04-15 | 1992-04-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298884A true JPH05298884A (ja) | 1993-11-12 |
Family
ID=14809080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121349A Pending JPH05298884A (ja) | 1992-04-15 | 1992-04-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6240037B1 (ja) |
| JP (1) | JPH05298884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567052B1 (ko) * | 1999-12-14 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 앰프 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285197A (ja) * | 2004-03-29 | 2005-10-13 | Renesas Technology Corp | 半導体記憶装置 |
| ITMI20050607A1 (it) * | 2005-04-11 | 2006-10-12 | St Microelectronics Srl | Dispositivo elettronico integrato a bassa tensione di alimentazione |
| US7924633B2 (en) * | 2009-02-20 | 2011-04-12 | International Business Machines Corporation | Implementing boosted wordline voltage in memories |
| KR20190013128A (ko) | 2017-07-31 | 2019-02-11 | 다우 실리콘즈 코포레이션 | 임시 결합 접착제용 실리콘 조성물, 이의 경화체를 포함하는 전자 제품 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204840A (en) * | 1989-08-08 | 1993-04-20 | Mazur Jeffrey G | Means and methods for preserving microprocessor memory |
-
1992
- 1992-04-15 JP JP4121349A patent/JPH05298884A/ja active Pending
-
1993
- 1993-04-14 US US08/046,849 patent/US6240037B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567052B1 (ko) * | 1999-12-14 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 앰프 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6240037B1 (en) | 2001-05-29 |
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