JPH0935474A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0935474A JPH0935474A JP7182720A JP18272095A JPH0935474A JP H0935474 A JPH0935474 A JP H0935474A JP 7182720 A JP7182720 A JP 7182720A JP 18272095 A JP18272095 A JP 18272095A JP H0935474 A JPH0935474 A JP H0935474A
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Abstract
(57)【要約】
【課題】電源電圧等を昇圧してなる昇圧電圧を発生する
昇圧回路を内蔵する半導体記憶装置、例えば、ＤＲＡＭ
に関し、昇圧回路において消費される電流を減らし、消
費電力の低減化を図る。 【解決手段】昇圧電圧ＳＶＣＣL＝ＶＣＣ／２＋ＶＴＨ
＋αを発生し、これをＢＲＳ発生回路１４に供給する昇
圧回路１７と、昇圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋
αを発生し、これをロウデコーダ１３及びＢＬＴ発生回
路１５に供給する昇圧回路１８とを設ける。
昇圧回路を内蔵する半導体記憶装置、例えば、ＤＲＡＭ
に関し、昇圧回路において消費される電流を減らし、消
費電力の低減化を図る。 【解決手段】昇圧電圧ＳＶＣＣL＝ＶＣＣ／２＋ＶＴＨ
＋αを発生し、これをＢＲＳ発生回路１４に供給する昇
圧回路１７と、昇圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋
αを発生し、これをロウデコーダ１３及びＢＬＴ発生回
路１５に供給する昇圧回路１８とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧等を昇圧
してなる昇圧電圧を発生する昇圧回路を内蔵する半導体
記憶装置に関する。
してなる昇圧電圧を発生する昇圧回路を内蔵する半導体
記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置として、
たとえば、ダイナミック・ランダム・アクセス・メモリ
（以下、ＤＲＡＭという）が知られているが、ＤＲＡＭ
は、バッテリーで駆動されるノート・ブック型のパーソ
ナル・コンピュータ等に使用されるため、消費電力を低
く抑えることが必要とされる。
たとえば、ダイナミック・ランダム・アクセス・メモリ
（以下、ＤＲＡＭという）が知られているが、ＤＲＡＭ
は、バッテリーで駆動されるノート・ブック型のパーソ
ナル・コンピュータ等に使用されるため、消費電力を低
く抑えることが必要とされる。
【０００３】図６は従来のＤＲＡＭの一例の要部を示し
ており、ＷＬ0、ＷＬnはメモリセルの選択を行うための
ワード線、ＢＬ、／ＢＬはデータ伝送路をなすビット線
である。
ており、ＷＬ0、ＷＬnはメモリセルの選択を行うための
ワード線、ＢＬ、／ＢＬはデータ伝送路をなすビット線
である。
【０００４】また、１0、１nはメモリセルであり、
２0、２nは電荷蓄積用のキャパシタ、いわゆる、セル・
キャパシタ、３0、３nは電荷の入出力を制御するｎＭＯ
Ｓトランジスタ、いわゆる、セル・トランジスタ、ＶＰ
はセルプレート電圧である。
２0、２nは電荷蓄積用のキャパシタ、いわゆる、セル・
キャパシタ、３0、３nは電荷の入出力を制御するｎＭＯ
Ｓトランジスタ、いわゆる、セル・トランジスタ、ＶＰ
はセルプレート電圧である。
【０００５】また、４はビット線ＢＬ、／ＢＬをプリチ
ャージ電圧ＶＰＲ＝ＶＣＣ／２にリセットするためのビ
ット線リセット・ショート回路であり、５〜７はビット
線リセット・ショート制御信号ＢＲＳによりオン、オフ
が制御されるｎＭＯＳトランジスタである。
ャージ電圧ＶＰＲ＝ＶＣＣ／２にリセットするためのビ
ット線リセット・ショート回路であり、５〜７はビット
線リセット・ショート制御信号ＢＲＳによりオン、オフ
が制御されるｎＭＯＳトランジスタである。
【０００６】また、８は読み出されたデータの増幅を行
うセンスアンプ、９はビット線ＢＬ、／ＢＬをセンスア
ンプ８に接続するためのビット線トランスファ回路であ
り、１０、１１はビット線トランスファ制御信号ＢＬＴ
によりオン、オフが制御されるｎＭＯＳトランジスタで
ある。
うセンスアンプ、９はビット線ＢＬ、／ＢＬをセンスア
ンプ８に接続するためのビット線トランスファ回路であ
り、１０、１１はビット線トランスファ制御信号ＢＬＴ
によりオン、オフが制御されるｎＭＯＳトランジスタで
ある。
【０００７】また、１２は電源電圧ＶＣＣを昇圧してな
る昇圧電圧ＳＶＣＣ＝ＶＣＣ（電源電圧）＋ＶＴＨ（ｎ
ＭＯＳトランジスタのスレッショルド電圧）＋α（マー
ジン電圧）を発生するチャージポンプ回路からなる昇圧
回路である。
る昇圧電圧ＳＶＣＣ＝ＶＣＣ（電源電圧）＋ＶＴＨ（ｎ
ＭＯＳトランジスタのスレッショルド電圧）＋α（マー
ジン電圧）を発生するチャージポンプ回路からなる昇圧
回路である。
【０００８】また、１３はワード線ＷＬ0〜ＷＬnの選
択、駆動を行うロウデコーダであり、このロウデコーダ
１３は、昇圧回路１２から昇圧電圧ＳＶＣＣを供給さ
れ、選択するワード線には昇圧電圧ＳＶＣＣを供給し、
非選択とするワード線は接地電圧ＶＳＳとするように構
成されている。
択、駆動を行うロウデコーダであり、このロウデコーダ
１３は、昇圧回路１２から昇圧電圧ＳＶＣＣを供給さ
れ、選択するワード線には昇圧電圧ＳＶＣＣを供給し、
非選択とするワード線は接地電圧ＶＳＳとするように構
成されている。
【０００９】また、１４は昇圧回路１２から昇圧電圧Ｓ
ＶＣＣを供給され、高レベル（以下、Ｈレベルという）
を昇圧電圧ＳＶＣＣ、低レベル（以下、Ｌレベルとい
う）を接地電圧ＶＳＳとするビット線リセット・ショー
ト制御信号ＢＲＳを発生するビット線リセット・ショー
ト制御信号発生回路（以下、ＢＲＳ発生回路という）で
ある。
ＶＣＣを供給され、高レベル（以下、Ｈレベルという）
を昇圧電圧ＳＶＣＣ、低レベル（以下、Ｌレベルとい
う）を接地電圧ＶＳＳとするビット線リセット・ショー
ト制御信号ＢＲＳを発生するビット線リセット・ショー
ト制御信号発生回路（以下、ＢＲＳ発生回路という）で
ある。
【００１０】ここに、ビット線リセット・ショート回路
４においては、ビット線リセット・ショート制御信号Ｂ
ＲＳ＝Ｈレベルとされる場合には、ｎＭＯＳトランジス
タ５〜７＝オンとなり、ビット線ＢＬ、／ＢＬはプリチ
ャージ電圧ＶＰＲにリセットされる。
４においては、ビット線リセット・ショート制御信号Ｂ
ＲＳ＝Ｈレベルとされる場合には、ｎＭＯＳトランジス
タ５〜７＝オンとなり、ビット線ＢＬ、／ＢＬはプリチ
ャージ電圧ＶＰＲにリセットされる。
【００１１】これに対して、ビット線リセット・ショー
ト制御信号ＢＲＳ＝Ｌレベルとされる場合には、ｎＭＯ
Ｓトランジスタ５〜７＝オフとなり、ビット線ＢＬ、／
ＢＬに対するプリチャージ電圧ＶＰＲの供給は遮断され
る。
ト制御信号ＢＲＳ＝Ｌレベルとされる場合には、ｎＭＯ
Ｓトランジスタ５〜７＝オフとなり、ビット線ＢＬ、／
ＢＬに対するプリチャージ電圧ＶＰＲの供給は遮断され
る。
【００１２】また、１５は昇圧回路１２から昇圧電圧Ｓ
ＶＣＣを供給され、Ｈレベルを昇圧電圧ＳＶＣＣ、Ｌレ
ベルを接地電圧ＶＳＳとするビット線トランスファ制御
信号ＢＬＴを発生するビット線トランスファ制御信号発
生回路（以下、ＢＬＴ発生回路という）である。
ＶＣＣを供給され、Ｈレベルを昇圧電圧ＳＶＣＣ、Ｌレ
ベルを接地電圧ＶＳＳとするビット線トランスファ制御
信号ＢＬＴを発生するビット線トランスファ制御信号発
生回路（以下、ＢＬＴ発生回路という）である。
【００１３】ここに、ビット線トランスファ回路９にお
いては、ビット線トランスファ制御信号ＢＬＴ＝Ｈレベ
ルとされる場合には、ｎＭＯＳトランジスタ１０、１１
＝オンとされ、ビット線ＢＬ、／ＢＬはセンスアンプ８
に接続される。
いては、ビット線トランスファ制御信号ＢＬＴ＝Ｈレベ
ルとされる場合には、ｎＭＯＳトランジスタ１０、１１
＝オンとされ、ビット線ＢＬ、／ＢＬはセンスアンプ８
に接続される。
【００１４】これに対して、ビット線トランスファ制御
信号ＢＬＴ＝Ｌレベルとされる場合には、ｎＭＯＳトラ
ンジスタ１０、１１＝オフとされ、ビット線ＢＬ、／Ｂ
Ｌはセンスアンプ８に接続されない。
信号ＢＬＴ＝Ｌレベルとされる場合には、ｎＭＯＳトラ
ンジスタ１０、１１＝オフとされ、ビット線ＢＬ、／Ｂ
Ｌはセンスアンプ８に接続されない。
【００１５】
【発明が解決しようとする課題】このＤＲＡＭにおいて
は、ワード線を駆動する電圧及びビット線トランスファ
制御信号ＢＬＴのＨレベル時の電圧は、昇圧電圧ＳＶＣ
Ｃ＝ＶＣＣ＋ＶＴＨ＋αであることが必要であるが、ビ
ット線ＢＬ、／ＢＬをプリチャージ電圧ＶＰＲ＝ＶＣＣ
／２にプリチャージするためには、ビット線リセット・
ショート制御信号ＢＲＳのＨレベル時の電圧は、ＶＣＣ
／２＋ＶＴＨ＋αであれば足りる。
は、ワード線を駆動する電圧及びビット線トランスファ
制御信号ＢＬＴのＨレベル時の電圧は、昇圧電圧ＳＶＣ
Ｃ＝ＶＣＣ＋ＶＴＨ＋αであることが必要であるが、ビ
ット線ＢＬ、／ＢＬをプリチャージ電圧ＶＰＲ＝ＶＣＣ
／２にプリチャージするためには、ビット線リセット・
ショート制御信号ＢＲＳのＨレベル時の電圧は、ＶＣＣ
／２＋ＶＴＨ＋αであれば足りる。
【００１６】ところが、このＤＲＡＭにおいては、ビッ
ト線リセット・ショート制御信号ＢＲＳのＨレベル時の
電圧を昇圧電圧ＳＶＣＣ＝ＶＣＣ＋ＶＴＨ＋αとし、こ
れを昇圧回路１２からＢＲＳ発生回路１４に供給するよ
うにしている。
ト線リセット・ショート制御信号ＢＲＳのＨレベル時の
電圧を昇圧電圧ＳＶＣＣ＝ＶＣＣ＋ＶＴＨ＋αとし、こ
れを昇圧回路１２からＢＲＳ発生回路１４に供給するよ
うにしている。
【００１７】ここに、昇圧電圧ＳＶＣＣとしてＶＣＣ＋
ＶＴＨ＋αを発生させるための昇圧回路は、ＶＣＣ／２
＋ＶＴＨ＋αなる昇圧電圧を発生させるための昇圧回路
よりも昇圧の段数を多くする必要があるが、このように
すると、効率が低下し、消費電流が多くなってしまう。
ＶＴＨ＋αを発生させるための昇圧回路は、ＶＣＣ／２
＋ＶＴＨ＋αなる昇圧電圧を発生させるための昇圧回路
よりも昇圧の段数を多くする必要があるが、このように
すると、効率が低下し、消費電流が多くなってしまう。
【００１８】即ち、このＤＲＡＭにおいては、ビット線
リセット・ショート制御信号ＢＲＳのＨレベル時の電圧
は、ＶＣＣ／２＋ＶＴＨ＋αであれば足りるにも関わら
ず、これをＶＣＣ＋ＶＴＨ＋αとしていることから、昇
圧回路１２において必要以上の電流を消費してしまい、
消費電力が増加してしまうという問題点があった。
リセット・ショート制御信号ＢＲＳのＨレベル時の電圧
は、ＶＣＣ／２＋ＶＴＨ＋αであれば足りるにも関わら
ず、これをＶＣＣ＋ＶＴＨ＋αとしていることから、昇
圧回路１２において必要以上の電流を消費してしまい、
消費電力が増加してしまうという問題点があった。
【００１９】本発明は、かかる点に鑑み、昇圧回路にお
いて消費される電流を減らし、消費電力の低減化を図る
ことができるようにした半導体記憶装置を提供すること
を目的とする。
いて消費される電流を減らし、消費電力の低減化を図る
ことができるようにした半導体記憶装置を提供すること
を目的とする。
【００２０】
【課題を解決するための手段】本発明による半導体記憶
装置は、電圧値を異にする昇圧電圧を発生する昇圧回路
を備えるというものである。
装置は、電圧値を異にする昇圧電圧を発生する昇圧回路
を備えるというものである。
【００２１】本発明によれば、昇圧電圧を必要とする内
部回路に、適正な電圧値の昇圧電圧を供給することがで
き、電圧値の低い昇圧電圧を必要とする回路に対して、
必要とする電圧値以上の昇圧電圧を供給しないで済むの
で、昇圧回路において消費される電流を減らすことがで
きる。
部回路に、適正な電圧値の昇圧電圧を供給することがで
き、電圧値の低い昇圧電圧を必要とする回路に対して、
必要とする電圧値以上の昇圧電圧を供給しないで済むの
で、昇圧回路において消費される電流を減らすことがで
きる。
【００２２】
【発明の実施の形態】以下、図１〜図５を参照して、本
発明の実施の形態の一例について、本発明をＤＲＡＭに
適用した場合を例にして説明する。なお、図１におい
て、図６に対応する部分には同一符号を付し、その重複
説明は省略する。
発明の実施の形態の一例について、本発明をＤＲＡＭに
適用した場合を例にして説明する。なお、図１におい
て、図６に対応する部分には同一符号を付し、その重複
説明は省略する。
【００２３】図１は本発明の実施の形態の一例の要部を
示す回路図であり、本発明の実施の形態の一例は、２個
の昇圧回路１７、１８を設け、その他については、図６
に示す従来のＤＲＡＭと同様に構成したものである。
示す回路図であり、本発明の実施の形態の一例は、２個
の昇圧回路１７、１８を設け、その他については、図６
に示す従来のＤＲＡＭと同様に構成したものである。
【００２４】ここに、昇圧回路１７は、電源電圧ＶＣＣ
を昇圧して、昇圧電圧ＳＶＣＣL＝ＶＣＣ／２＋ＶＴＨ
＋αを発生し、これをＢＲＳ発生回路１４に供給するも
のであり、昇圧回路１８は、電源電圧ＶＣＣを昇圧し
て、昇圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αを発生
し、これをロウデコーダ１３及びＢＬＴ発生回路１５に
供給するものである。
を昇圧して、昇圧電圧ＳＶＣＣL＝ＶＣＣ／２＋ＶＴＨ
＋αを発生し、これをＢＲＳ発生回路１４に供給するも
のであり、昇圧回路１８は、電源電圧ＶＣＣを昇圧し
て、昇圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αを発生
し、これをロウデコーダ１３及びＢＬＴ発生回路１５に
供給するものである。
【００２５】これら昇圧回路１７、１８は、たとえば、
図２に示すように構成される。図２中、ＯＳＣ、／ＯＳ
Ｃは内部の発振回路から出力される相補関係にある発振
出力である。
図２に示すように構成される。図２中、ＯＳＣ、／ＯＳ
Ｃは内部の発振回路から出力される相補関係にある発振
出力である。
【００２６】また、昇圧回路１７において、２０、２１
はＭＯＳキャパシタ、２２〜２７はｎＭＯＳトランジス
タであり、昇圧回路１８において、２８〜３１はＭＯＳ
キャパシタ、３２〜３９はｎＭＯＳトランジスタであ
る。
はＭＯＳキャパシタ、２２〜２７はｎＭＯＳトランジス
タであり、昇圧回路１８において、２８〜３１はＭＯＳ
キャパシタ、３２〜３９はｎＭＯＳトランジスタであ
る。
【００２７】ここに、図３は、昇圧回路１７の動作を説
明するための回路図であり、４１は発振出力ＯＳＣ、／
ＯＳＣを出力する発振回路、４２は昇圧回路１７のＭＯ
Ｓキャパシタ２０及びｎＭＯＳトランジスタ２２〜２４
の部分をモデル化した回路、４３は昇圧回路１７の負荷
容量である。
明するための回路図であり、４１は発振出力ＯＳＣ、／
ＯＳＣを出力する発振回路、４２は昇圧回路１７のＭＯ
Ｓキャパシタ２０及びｎＭＯＳトランジスタ２２〜２４
の部分をモデル化した回路、４３は昇圧回路１７の負荷
容量である。
【００２８】なお、昇圧回路１７のＭＯＳキャパシタ２
０及びｎＭＯＳトランジスタ２２〜２４の部分をモデル
化した回路４２において、４４はキャパシタ、４５、４
６はスイッチであり、キャパシタ４４は、ＭＯＳキャパ
シタ２０に対応し、スイッチ４５は、ｎＭＯＳトランジ
スタ２２、２３に対応し、スイッチ４６は、ｎＭＯＳト
ランジスタ２４に対応する。
０及びｎＭＯＳトランジスタ２２〜２４の部分をモデル
化した回路４２において、４４はキャパシタ、４５、４
６はスイッチであり、キャパシタ４４は、ＭＯＳキャパ
シタ２０に対応し、スイッチ４５は、ｎＭＯＳトランジ
スタ２２、２３に対応し、スイッチ４６は、ｎＭＯＳト
ランジスタ２４に対応する。
【００２９】この例では、スイッチ４５＝オン、スイッ
チ４６＝オフ、発振出力ＯＳＣ＝接地電圧ＶＳＳの状態
から、スイッチ４５＝オフ、スイッチ４６＝オンとされ
ると同時に、発振出力ＯＳＣ＝電源電圧ＶＣＣとされ
る。
チ４６＝オフ、発振出力ＯＳＣ＝接地電圧ＶＳＳの状態
から、スイッチ４５＝オフ、スイッチ４６＝オンとされ
ると同時に、発振出力ＯＳＣ＝電源電圧ＶＣＣとされ
る。
【００３０】すると、発振出力ＯＳＣの電圧が接地電圧
ＶＳＳから電源電圧ＶＣＣに上昇する時に、発振回路４
１からキャパシタ４４に電荷Ｑ１が供給され、電荷Ｑ１
と同じ量の電荷Ｑ２がキャパシタ４４からスイッチ４６
を介して負荷容量４３に供給される。
ＶＳＳから電源電圧ＶＣＣに上昇する時に、発振回路４
１からキャパシタ４４に電荷Ｑ１が供給され、電荷Ｑ１
と同じ量の電荷Ｑ２がキャパシタ４４からスイッチ４６
を介して負荷容量４３に供給される。
【００３１】続いて、スイッチ４５＝オン、スイッチ４
６＝オフとされると同時に、発振出力ＯＳＣ＝接地電圧
ＶＳＳとされる。
６＝オフとされると同時に、発振出力ＯＳＣ＝接地電圧
ＶＳＳとされる。
【００３２】すると、発振出力ＯＳＣが電源電圧ＶＣＣ
から接地電圧ＶＳＳに下降する時に、電荷Ｑ１と同じ量
の電荷Ｑ３がキャパシタ４４から発振回路４１に引き抜
かれ、電荷Ｑ３と同じ量の電荷Ｑ４がＶＣＣ電源からス
イッチ４５を介してキャパシタ４４に供給される。以
下、同様の動作が繰り返される。
から接地電圧ＶＳＳに下降する時に、電荷Ｑ１と同じ量
の電荷Ｑ３がキャパシタ４４から発振回路４１に引き抜
かれ、電荷Ｑ３と同じ量の電荷Ｑ４がＶＣＣ電源からス
イッチ４５を介してキャパシタ４４に供給される。以
下、同様の動作が繰り返される。
【００３３】したがって、昇圧回路１７のＭＯＳキャパ
シタ２０及びｎＭＯＳトランジスタ２２〜２４の部分を
モデル化した回路４２の最大効率、即ち、昇圧回路１７
の最大効率は、（負荷容量４３に対する供給電流／回路
４２での消費電流）×１００＝｛Ｑ２／（Ｑ１＋Ｑ
４）｝×１００となるが、Ｑ１＝Ｑ２＝Ｑ４であること
から、昇圧回路１７の最大効率は、（１／２）×１００
＝５０［％］となる。
シタ２０及びｎＭＯＳトランジスタ２２〜２４の部分を
モデル化した回路４２の最大効率、即ち、昇圧回路１７
の最大効率は、（負荷容量４３に対する供給電流／回路
４２での消費電流）×１００＝｛Ｑ２／（Ｑ１＋Ｑ
４）｝×１００となるが、Ｑ１＝Ｑ２＝Ｑ４であること
から、昇圧回路１７の最大効率は、（１／２）×１００
＝５０［％］となる。
【００３４】また、図４は昇圧回路１８の動作を説明す
るための回路図であり、４８は昇圧回路１８のＭＯＳキ
ャパシタ２８、２９及びｎＭＯＳトランジスタ３２〜３
５の部分をモデル化した回路、４９は昇圧回路１８の負
荷容量である。
るための回路図であり、４８は昇圧回路１８のＭＯＳキ
ャパシタ２８、２９及びｎＭＯＳトランジスタ３２〜３
５の部分をモデル化した回路、４９は昇圧回路１８の負
荷容量である。
【００３５】なお、昇圧回路１８のｎＭＯＳトランジス
タ３２〜３５の部分をモデル化した回路４８において、
５０、５１はキャパシタ、５２〜５４はスイッチであ
り、キャパシタ５０はＭＯＳキャパシタ２８に対応し、
キャパシタ５１はＭＯＳキャパシタ２９に対応し、スイ
ッチ５２はｎＭＯＳトランジスタ３２、３３に対応し、
スイッチ５３はｎＭＯＳトランジスタ３４に対応し、ス
イッチ５４はｎＭＯＳトランジスタ３５に対応する。
タ３２〜３５の部分をモデル化した回路４８において、
５０、５１はキャパシタ、５２〜５４はスイッチであ
り、キャパシタ５０はＭＯＳキャパシタ２８に対応し、
キャパシタ５１はＭＯＳキャパシタ２９に対応し、スイ
ッチ５２はｎＭＯＳトランジスタ３２、３３に対応し、
スイッチ５３はｎＭＯＳトランジスタ３４に対応し、ス
イッチ５４はｎＭＯＳトランジスタ３５に対応する。
【００３６】この例では、スイッチ５２＝オン、スイッ
チ５３＝オフ、スイッチ５４＝オン、発振出力ＯＳＣ＝
接地電圧ＶＳＳ、発振出力／ＯＳＣ＝電源電圧ＶＣＣの
状態から、スイッチ５２＝オフ、スイッチ５３＝オン、
スイッチ５４＝オフ、発振出力ＯＳＣ＝電源電圧ＶＣ
Ｃ、発振出力／ＯＳＣ＝接地電圧ＶＳＳとされる。
チ５３＝オフ、スイッチ５４＝オン、発振出力ＯＳＣ＝
接地電圧ＶＳＳ、発振出力／ＯＳＣ＝電源電圧ＶＣＣの
状態から、スイッチ５２＝オフ、スイッチ５３＝オン、
スイッチ５４＝オフ、発振出力ＯＳＣ＝電源電圧ＶＣ
Ｃ、発振出力／ＯＳＣ＝接地電圧ＶＳＳとされる。
【００３７】すると、発振出力ＯＳＣが接地電圧ＶＳＳ
から電源電圧ＶＣＣに上昇する時に、発振回路４１から
キャパシタ５０に電荷Ｑ１が供給され、電荷Ｑ１と同じ
量の電荷Ｑ２がキャパシタ５０からスイッチ５３を介し
てキャパシタ５１に供給されると共に、発振出力／ＯＳ
Ｃが電源電圧ＶＣＣから接地電圧ＶＳＳに下降する時
に、電荷Ｑ２と同じ量の電荷Ｑ５がキャパシタ５１から
発振回路４１に引き抜かれる。
から電源電圧ＶＣＣに上昇する時に、発振回路４１から
キャパシタ５０に電荷Ｑ１が供給され、電荷Ｑ１と同じ
量の電荷Ｑ２がキャパシタ５０からスイッチ５３を介し
てキャパシタ５１に供給されると共に、発振出力／ＯＳ
Ｃが電源電圧ＶＣＣから接地電圧ＶＳＳに下降する時
に、電荷Ｑ２と同じ量の電荷Ｑ５がキャパシタ５１から
発振回路４１に引き抜かれる。
【００３８】続いて、スイッチ５２＝オン、スイッチ５
３＝オフ、スイッチ５４＝オンとされると同時に、発振
出力ＯＳＣ＝接地電圧ＶＳＳ、発振出力／ＯＳＣ＝電源
電圧ＶＣＣとされる。
３＝オフ、スイッチ５４＝オンとされると同時に、発振
出力ＯＳＣ＝接地電圧ＶＳＳ、発振出力／ＯＳＣ＝電源
電圧ＶＣＣとされる。
【００３９】すると、発振出力ＯＳＣが電源電圧ＶＣＣ
から接地電圧ＶＳＳに下降する時に、電荷Ｑ１と同じ量
の電荷Ｑ３がキャパシタ５０から発振回路４１に引き抜
かれ、電荷Ｑ３と同じ量の電荷Ｑ４がＶＣＣ電源からス
イッチ５２を介してキャパシタ５０に供給される。
から接地電圧ＶＳＳに下降する時に、電荷Ｑ１と同じ量
の電荷Ｑ３がキャパシタ５０から発振回路４１に引き抜
かれ、電荷Ｑ３と同じ量の電荷Ｑ４がＶＣＣ電源からス
イッチ５２を介してキャパシタ５０に供給される。
【００４０】また、発振出力／ＯＳＣが接地電圧ＶＳＳ
から電源電圧ＶＣＣに上昇する時に、電荷Ｑ５と同じ量
の電荷Ｑ６がキャパシタ５１に供給され、電荷Ｑ６と同
じ量の電荷Ｑ７がキャパシタ５１からスイッチ５４を介
して負荷容量４９に供給される。以下、同様の動作が繰
り返される。
から電源電圧ＶＣＣに上昇する時に、電荷Ｑ５と同じ量
の電荷Ｑ６がキャパシタ５１に供給され、電荷Ｑ６と同
じ量の電荷Ｑ７がキャパシタ５１からスイッチ５４を介
して負荷容量４９に供給される。以下、同様の動作が繰
り返される。
【００４１】したがって、昇圧回路１８の最大効率は、
（負荷容量４９に対する供給電流／回路４８での消費電
流）×１００＝｛Ｑ７／（Ｑ１＋Ｑ５＋Ｑ４）｝×１０
０となるが、Ｑ１＝Ｑ４＝Ｑ５＝Ｑ７であることから、
昇圧回路１８の最大効率は、（１／３）×１００＝３３
［％］となる。
（負荷容量４９に対する供給電流／回路４８での消費電
流）×１００＝｛Ｑ７／（Ｑ１＋Ｑ５＋Ｑ４）｝×１０
０となるが、Ｑ１＝Ｑ４＝Ｑ５＝Ｑ７であることから、
昇圧回路１８の最大効率は、（１／３）×１００＝３３
［％］となる。
【００４２】なお、昇圧回路１７は、電源電圧ＶＣＣの
昇圧段数を１段とし、昇圧回路１８は、電源電圧ＶＣＣ
の昇圧段数を２段としているが、一般に、昇圧段数をＮ
段とする場合には、Ｎ個のキャパシタを介して昇圧が行
われることになるので、その最大効率は、｛１／（Ｎ＋
１）｝×１００［％］となる。
昇圧段数を１段とし、昇圧回路１８は、電源電圧ＶＣＣ
の昇圧段数を２段としているが、一般に、昇圧段数をＮ
段とする場合には、Ｎ個のキャパシタを介して昇圧が行
われることになるので、その最大効率は、｛１／（Ｎ＋
１）｝×１００［％］となる。
【００４３】ここに、昇圧回路からＢＲＳ発生回路１４
に供給すべき電流をＩBRSとすると、本発明の実施の形
態の一例においては、昇圧回路１７から昇圧電圧ＳＶＣ
ＣL＝ＶＣＣ／２＋ＶＴＨ＋αをＢＲＳ発生回路１４に
供給するようにしているが、昇圧回路１７の最大効率は
５０［％］であることから、昇圧回路１７からＢＲＳ発
生回路１４に対して電流ＩBRSを供給するために昇圧回
路１７で消費される電流は２ＩBRSで足りることにな
る。
に供給すべき電流をＩBRSとすると、本発明の実施の形
態の一例においては、昇圧回路１７から昇圧電圧ＳＶＣ
ＣL＝ＶＣＣ／２＋ＶＴＨ＋αをＢＲＳ発生回路１４に
供給するようにしているが、昇圧回路１７の最大効率は
５０［％］であることから、昇圧回路１７からＢＲＳ発
生回路１４に対して電流ＩBRSを供給するために昇圧回
路１７で消費される電流は２ＩBRSで足りることにな
る。
【００４４】これに対して、仮に、昇圧回路１８から昇
圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αをＢＲＳ発生回
路１４に供給すると、昇圧回路１８の最大効率は３３
［％］であることから、昇圧回路１８からＢＲＳ発生回
路１４に対して電流ＩBRSを供給するために昇圧回路１
８で消費される電流は３ＩBRSとなってしまう。
圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αをＢＲＳ発生回
路１４に供給すると、昇圧回路１８の最大効率は３３
［％］であることから、昇圧回路１８からＢＲＳ発生回
路１４に対して電流ＩBRSを供給するために昇圧回路１
８で消費される電流は３ＩBRSとなってしまう。
【００４５】以上のように、本発明の実施の形態の一例
によれば、昇圧電圧ＳＶＣＣL＝ＶＣＣ／２＋ＶＴＨ＋
αを発生する最大効率５０［％］の昇圧回路１７と、昇
圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αを発生する最大
効率３３［％］の昇圧回路１８とを設け、ＢＲＳ発生回
路１４に対しては、昇圧回路１７から昇圧電圧ＳＶＣＣ
L＝ＶＣＣ／２＋ＶＴＨ＋αを供給し、ロウデコーダ１
３及びＢＬＴ発生回路１５に対しては、昇圧電圧ＳＶＣ
ＣH＝ＶＣＣ＋ＶＴＨ＋αを供給するようにしているの
で、昇圧回路で消費される電流を減らし、消費電力の低
減化を図ることができる。
によれば、昇圧電圧ＳＶＣＣL＝ＶＣＣ／２＋ＶＴＨ＋
αを発生する最大効率５０［％］の昇圧回路１７と、昇
圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αを発生する最大
効率３３［％］の昇圧回路１８とを設け、ＢＲＳ発生回
路１４に対しては、昇圧回路１７から昇圧電圧ＳＶＣＣ
L＝ＶＣＣ／２＋ＶＴＨ＋αを供給し、ロウデコーダ１
３及びＢＬＴ発生回路１５に対しては、昇圧電圧ＳＶＣ
ＣH＝ＶＣＣ＋ＶＴＨ＋αを供給するようにしているの
で、昇圧回路で消費される電流を減らし、消費電力の低
減化を図ることができる。
【００４６】なお、図５に示すように、昇圧回路１７に
対して発振回路４１から出力される発振出力ＯＳＣ、／
ＯＳＣの代わりに、外部から供給されるロウアドレス・
ストローブ信号／ＲＡＳ及びこれを反転してなるロウア
ドレス・ストローブ信号ＲＡＳを供給するようにしても
良く、このようにする場合には、更に、消費電流を減ら
すことができる。
対して発振回路４１から出力される発振出力ＯＳＣ、／
ＯＳＣの代わりに、外部から供給されるロウアドレス・
ストローブ信号／ＲＡＳ及びこれを反転してなるロウア
ドレス・ストローブ信号ＲＡＳを供給するようにしても
良く、このようにする場合には、更に、消費電流を減ら
すことができる。
【００４７】また、本発明の実施の形態の一例において
は、昇圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αを発生す
る昇圧回路１７と、昇圧電圧ＳＶＣＣL＝ＶＣＣ／２＋
ＶＴＨ＋αを発生する昇圧回路１８とを設けるようにし
た場合について説明したが、この代わりに、昇圧電圧Ｓ
ＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αと、昇圧電圧ＳＶＣＣL＝
ＶＣＣ／２＋ＶＴＨ＋αとを発生する１個の昇圧回路を
設けるようにしても良い。
は、昇圧電圧ＳＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αを発生す
る昇圧回路１７と、昇圧電圧ＳＶＣＣL＝ＶＣＣ／２＋
ＶＴＨ＋αを発生する昇圧回路１８とを設けるようにし
た場合について説明したが、この代わりに、昇圧電圧Ｓ
ＶＣＣH＝ＶＣＣ＋ＶＴＨ＋αと、昇圧電圧ＳＶＣＣL＝
ＶＣＣ／２＋ＶＴＨ＋αとを発生する１個の昇圧回路を
設けるようにしても良い。
【００４８】
【発明の効果】以上のように、本発明によれば、電圧値
を異にする昇圧電圧を発生する昇圧回路を備えるとした
ことにより、昇圧電圧を必要とする内部回路に適正な電
圧値の昇圧電圧を供給することができ、電圧値の低い昇
圧電圧を必要とする回路に対して、必要とする電圧値以
上の昇圧電圧を供給しないで済むので、昇圧回路におい
て消費される電流を減らし、消費電力の低減化を図るこ
とができる。
を異にする昇圧電圧を発生する昇圧回路を備えるとした
ことにより、昇圧電圧を必要とする内部回路に適正な電
圧値の昇圧電圧を供給することができ、電圧値の低い昇
圧電圧を必要とする回路に対して、必要とする電圧値以
上の昇圧電圧を供給しないで済むので、昇圧回路におい
て消費される電流を減らし、消費電力の低減化を図るこ
とができる。
【図１】本発明の実施の形態の一例の要部を示す回路図
である。
である。
【図２】本発明の実施の形態の一例が内蔵する昇圧回路
の構成例を示す回路図である。
の構成例を示す回路図である。
【図３】本発明の実施の形態の一例が内蔵する一方の昇
圧回路の動作を説明するための回路図である。
圧回路の動作を説明するための回路図である。
【図４】本発明の実施の形態の一例が内蔵する他方の昇
圧回路の動作を説明するための回路図である。
圧回路の動作を説明するための回路図である。
【図５】本発明の実施の形態の一例が内蔵する昇圧回路
の他の駆動例を示す回路図である。
の他の駆動例を示す回路図である。
【図６】従来のＤＲＡＭの一例の要部を示す回路図であ
る。
る。
ＷＬ0、ＷＬn ワード線 ＢＬ、／ＢＬ ビット線 ＶＰ セルプレート電圧 ＶＰＲ プリチャージ電圧 ＢＲＳ ビット線リセット・ショート制御信号 ＢＬＴ ビット線トランスファ制御信号 ＳＶＣＣH、ＳＶＣＣL 昇圧電圧
Claims (6)
- 【請求項１】電圧値を異にする昇圧電圧を発生する昇圧
回路を有していることを特徴とする半導体記憶装置。 - 【請求項２】前記電圧値を異にする昇圧電圧は、メモリ
セルの選択を行うためのワード線及びデータ伝送路をな
すビット線をセンスアンプに接続するための回路に供給
すべき第１の昇圧電圧と、前記ビット線のプリチャージ
を行うための回路に供給すべき、前記第１の昇圧電圧よ
りも低い第２の昇圧電圧とを含んでいることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】前記昇圧回路は、複数の昇圧回路からなる
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】前記複数の昇圧回路は、メモリセルの選択
を行うためのワード線及びデータ伝送路をなすビット線
をセンスアンプに接続するための回路に供給すべき第１
の昇圧電圧を発生する第１の昇圧回路と、前記ビット線
のプリチャージを行うための回路に供給すべき、前記第
１の昇圧電圧よりも低い第２の昇圧電圧を発生する第２
の昇圧回路とを含んでいることを特徴とする請求項３記
載の半導体記憶装置。 - 【請求項５】前記第１の昇圧回路は、一端に被昇圧電圧
を供給される第１のスイッチ素子と、一端を前記第１の
スイッチ素子の他端に接続された第２のスイッチ素子
と、一端を前記第２のスイッチ素子に接続され、他端に
前記第１の昇圧電圧を出力する第３のスイッチ素子と、
一端を前記第１、第２のスイッチ素子間に接続され、他
端に第１の駆動信号が供給される第１のキャパシタと、
一端を前記第２、第３のスイッチ素子間に接続され、他
端に前記第１の駆動信号と反転関係にある第２の駆動信
号が供給される第２のキャパシタとを有し、前記第２の
昇圧回路は、一端に前記被昇圧電圧を供給される第４の
スイッチ素子と、一端を前記第４のスイッチ素子の他端
に接続され、他端に前記第２の昇圧電圧を出力する第５
のスイッチ素子と、一端を前記第４、第５のスイッチ素
子間に接続され、他端に第３の駆動信号が供給される第
３のキャパシタとを有していることを特徴とする請求項
４記載の半導体記憶装置。 - 【請求項６】前記第１、第２の駆動信号は、内部回路で
発生させたものであり、前記第３の駆動信号は、外部か
ら供給されるロウアドレス・ストローブ信号を利用した
ものであることを特徴とする請求項５記載の半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182720A JPH0935474A (ja) | 1995-07-19 | 1995-07-19 | 半導体記憶装置 |
| US08/680,961 US5703814A (en) | 1995-07-19 | 1996-07-16 | Semiconductor memory device having dual boosting circuits to reduce energy required to supply boosting voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182720A JPH0935474A (ja) | 1995-07-19 | 1995-07-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935474A true JPH0935474A (ja) | 1997-02-07 |
Family
ID=16123270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7182720A Pending JPH0935474A (ja) | 1995-07-19 | 1995-07-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5703814A (ja) |
| JP (1) | JPH0935474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004081945A1 (ja) * | 2003-03-14 | 2004-09-23 | Fujitsu Limited | 半導体記憶装置、および半導体記憶装置の制御方法 |
| US7245549B2 (en) | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3299910B2 (ja) * | 1996-12-25 | 2002-07-08 | シャープ株式会社 | 半導体記憶装置およびその読み出し方法 |
| KR100244247B1 (ko) * | 1997-04-09 | 2000-02-01 | 김영환 | 센싱회로 |
| JPH10302468A (ja) * | 1997-04-23 | 1998-11-13 | Toshiba Corp | 半導体記憶装置 |
| US5801997A (en) * | 1997-06-24 | 1998-09-01 | Etron Technology, Inc. | Ping-pong boost circuit |
| KR100266745B1 (ko) * | 1997-12-29 | 2000-09-15 | 윤종용 | 멀티-비트 데이터를 저장하기 위한 반도체 메모리 장치 |
| US6009023A (en) * | 1998-05-26 | 1999-12-28 | Etron Technology, Inc. | High performance DRAM structure employing multiple thickness gate oxide |
| JP2000195268A (ja) * | 1998-10-19 | 2000-07-14 | Toshiba Corp | 半導体記憶装置 |
| US6075733A (en) * | 1998-11-23 | 2000-06-13 | Lsi Logic Corporation | Technique for reducing peak current in memory operation |
| KR100562654B1 (ko) * | 2004-04-20 | 2006-03-20 | 주식회사 하이닉스반도체 | 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자 |
| JP4550053B2 (ja) * | 2004-06-22 | 2010-09-22 | 富士通セミコンダクター株式会社 | 半導体メモリ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272393A (en) * | 1987-11-24 | 1993-12-21 | Hitachi, Ltd. | Voltage converter of semiconductor device |
| JP3253389B2 (ja) * | 1992-03-31 | 2002-02-04 | 株式会社東芝 | 半導体集積回路装置 |
| JP3305010B2 (ja) * | 1992-09-04 | 2002-07-22 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR960000837B1 (ko) * | 1992-12-02 | 1996-01-13 | 삼성전자주식회사 | 반도체 메모리장치 |
| JPH06309868A (ja) * | 1993-04-26 | 1994-11-04 | Hitachi Ltd | 半導体記憶装置 |
-
1995
- 1995-07-19 JP JP7182720A patent/JPH0935474A/ja active Pending
-
1996
- 1996-07-16 US US08/680,961 patent/US5703814A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004081945A1 (ja) * | 2003-03-14 | 2004-09-23 | Fujitsu Limited | 半導体記憶装置、および半導体記憶装置の制御方法 |
| US7245549B2 (en) | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
| US7495990B2 (en) | 2003-03-14 | 2009-02-24 | Fujitsu Microelectronics Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
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| Publication number | Publication date |
|---|---|
| US5703814A (en) | 1997-12-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030520 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060529 |