JPH0529934B2 - - Google Patents
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- Publication number
- JPH0529934B2 JPH0529934B2 JP58138286A JP13828683A JPH0529934B2 JP H0529934 B2 JPH0529934 B2 JP H0529934B2 JP 58138286 A JP58138286 A JP 58138286A JP 13828683 A JP13828683 A JP 13828683A JP H0529934 B2 JPH0529934 B2 JP H0529934B2
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- JP
- Japan
- Prior art keywords
- control
- error
- control word
- storage section
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
マイクロプログラム制御のデータ処理装置にお
ける制御語の診断方式に関す。
ける制御語の診断方式に関す。
(b) 技術の背景
マイクロプログラム制御のデータ処理装置にお
いて、制御語に関して誤り訂正符号論理機構を有
する場合、上記誤り訂正符号論理機構で修正した
制御語を使用するのが一般的であるが、マイクロ
命令自身で次のマイクロアドレスを決めているよ
うなケースでは、誤り訂正に必要な論理遅延によ
り、制御記憶部に関連する演算サイクルを高速化
できない問題があつた。
いて、制御語に関して誤り訂正符号論理機構を有
する場合、上記誤り訂正符号論理機構で修正した
制御語を使用するのが一般的であるが、マイクロ
命令自身で次のマイクロアドレスを決めているよ
うなケースでは、誤り訂正に必要な論理遅延によ
り、制御記憶部に関連する演算サイクルを高速化
できない問題があつた。
その一つの解決策として、予防保全の意味か
ら、一定時間間隔で保守命令を実行し、誤りが有
ると、その時点で該制御語を修正しておくことに
より、実際の命令実行中に誤りが検出される確率
を低下できることから、その具体化が望まれてい
た。
ら、一定時間間隔で保守命令を実行し、誤りが有
ると、その時点で該制御語を修正しておくことに
より、実際の命令実行中に誤りが検出される確率
を低下できることから、その具体化が望まれてい
た。
(c) 従来技術と問題点
誤り訂正符号論理（以下ECCという）により
修正された制御語を制御記憶部に書き込んでいる
データ処理装置においては、通常ECCにより制
御語のチエツクは行つているが、演算部に対して
はECCにより修正されていない制御語を使用し
ており、１ビツトエラーが発生した場合、その命
令を中断して該エラーの発生した制御語を書き直
した後、再度該命令をリトライする方法を採つて
いた。然し、この方法では、総ての命令でリトラ
イできるとは限らない為、システムに重大な影響
を及ぼす問題があつた。
修正された制御語を制御記憶部に書き込んでいる
データ処理装置においては、通常ECCにより制
御語のチエツクは行つているが、演算部に対して
はECCにより修正されていない制御語を使用し
ており、１ビツトエラーが発生した場合、その命
令を中断して該エラーの発生した制御語を書き直
した後、再度該命令をリトライする方法を採つて
いた。然し、この方法では、総ての命令でリトラ
イできるとは限らない為、システムに重大な影響
を及ぼす問題があつた。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、予防保全の意
味で、例えば、一定時間毎に制御記憶部から制御
語を読み出し、誤りが有れば修正して書き直して
おき、実際の命令の実行中に発生する誤りを減少
させる方式を提供することを目的とするものであ
る。
味で、例えば、一定時間毎に制御記憶部から制御
語を読み出し、誤りが有れば修正して書き直して
おき、実際の命令の実行中に発生する誤りを減少
させる方式を提供することを目的とするものであ
る。
(e) 発明の構成
マイクロプログラムを格納する制御記憶部と、
該制御記憶部をアドレスするアドレスレジスタ
と、該制御記憶部から読み出された制御語を保持
するデータレジスタと、該データレジスタの内容
を入力し誤りを検出、訂正する誤り訂正符号論理
機構を有し、通常は、該制御記憶部から読み出し
た制御語を、上記誤り訂正符号論理機構を介する
ことなく使用してデータ処理を行うと共に、誤り
訂正符号論理機構により誤り検出、訂正処理を並
行して行い、誤りが検出された時、訂正した制御
語を前記制御記憶部に書き込み訂正すると共に、
前記訂正された制御語によつてリトライするマイ
クロプログラム制御装置に於いて、少なくとも、
一定数加算又は減算できるカウンタと、該カウン
タの出力を上記アドレスレジスタへ転送するため
の接続手段と、特定の制御語が該制御記憶部から
上記データレジスタに読みだされたことを検出す
る手段を設け、一定周期で発生される特定の命令
によつて、該制御記憶部をアクセスして、該特定
の制御語を読み出し、該特定の制御語が読みださ
れたことを検出した時、該プログラム制御装置を
診断状態とした上で、上記カウンタを加算又は減
算した値で示されるアドレスの制御語を読み出し
て、その読み出した制御語に誤りが検出された時
には、該誤りを上記誤り訂正論理機構で訂正し
て、上記制御記憶部に再書き込みを行うように制
御することによつて達成され、例えば、一定時間
間隔毎に、特定の制御語を読み出し、チエツクを
行つて誤りが発生すると、その時点で修正してお
くことができるので、実際の命令の実行中に発生
するエラーを減少させることができる効果があ
る。
該制御記憶部をアドレスするアドレスレジスタ
と、該制御記憶部から読み出された制御語を保持
するデータレジスタと、該データレジスタの内容
を入力し誤りを検出、訂正する誤り訂正符号論理
機構を有し、通常は、該制御記憶部から読み出し
た制御語を、上記誤り訂正符号論理機構を介する
ことなく使用してデータ処理を行うと共に、誤り
訂正符号論理機構により誤り検出、訂正処理を並
行して行い、誤りが検出された時、訂正した制御
語を前記制御記憶部に書き込み訂正すると共に、
前記訂正された制御語によつてリトライするマイ
クロプログラム制御装置に於いて、少なくとも、
一定数加算又は減算できるカウンタと、該カウン
タの出力を上記アドレスレジスタへ転送するため
の接続手段と、特定の制御語が該制御記憶部から
上記データレジスタに読みだされたことを検出す
る手段を設け、一定周期で発生される特定の命令
によつて、該制御記憶部をアクセスして、該特定
の制御語を読み出し、該特定の制御語が読みださ
れたことを検出した時、該プログラム制御装置を
診断状態とした上で、上記カウンタを加算又は減
算した値で示されるアドレスの制御語を読み出し
て、その読み出した制御語に誤りが検出された時
には、該誤りを上記誤り訂正論理機構で訂正し
て、上記制御記憶部に再書き込みを行うように制
御することによつて達成され、例えば、一定時間
間隔毎に、特定の制御語を読み出し、チエツクを
行つて誤りが発生すると、その時点で修正してお
くことができるので、実際の命令の実行中に発生
するエラーを減少させることができる効果があ
る。
(f) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
図は本発明の一実施例をブロツク図で示した図で
ある。
図は本発明の一実施例をブロツク図で示した図で
ある。
図面において、１はランダムアクセスメモリで
構成されている制御メモリ（CS）、２はアドレス
レジスタ（AR）、３は読み出しレジスタ（RR）、
３１は特定の制御語であることを指定するフラグ
ビツト、４は書き込みレジスタ（WR）、５は誤
り訂正符号による誤り訂正符号論理機構
（ECC）、６はマイクロ演算サイクルでカウント
アツプし、特定の手段で初期値のセツト、或いは
出力の閉塞ができるカウンタ（CONT）、７は制
御回路である。
構成されている制御メモリ（CS）、２はアドレス
レジスタ（AR）、３は読み出しレジスタ（RR）、
３１は特定の制御語であることを指定するフラグ
ビツト、４は書き込みレジスタ（WR）、５は誤
り訂正符号による誤り訂正符号論理機構
（ECC）、６はマイクロ演算サイクルでカウント
アツプし、特定の手段で初期値のセツト、或いは
出力の閉塞ができるカウンタ（CONT）、７は制
御回路である。
先ず、例えば、一定時間間隔（例えば、インタ
ーバルタイマーの時間間隔）ごとに特別な診断命
令が発生され、その命令の操作部がアドレスレジ
スタ（AR）２にセツトされ、制御メモリ（CS）
１がアクセスされて、特定の制御語が読み出しレ
ジスタ（RR）３に読み出され、特定の制御語で
あることを示すフラグ３１が検出されると、制御
回路７に診断の起動がかけられる。この時、制御
回路７が停止中であるとこの起動を受け付け、診
断動作を開始するが、既に動作中であると、該起
動は無効化されるように動作する。
ーバルタイマーの時間間隔）ごとに特別な診断命
令が発生され、その命令の操作部がアドレスレジ
スタ（AR）２にセツトされ、制御メモリ（CS）
１がアクセスされて、特定の制御語が読み出しレ
ジスタ（RR）３に読み出され、特定の制御語で
あることを示すフラグ３１が検出されると、制御
回路７に診断の起動がかけられる。この時、制御
回路７が停止中であるとこの起動を受け付け、診
断動作を開始するが、既に動作中であると、該起
動は無効化されるように動作する。
制御回路７において、上記起動が受け付けられ
ると、制御回路７はデータ処理装置の状態を診断
状態として、マイクロプログラムによつて発生さ
せる他の装置（又はユニツト）に対するインタフ
エース信号は無効化する。
ると、制御回路７はデータ処理装置の状態を診断
状態として、マイクロプログラムによつて発生さ
せる他の装置（又はユニツト）に対するインタフ
エース信号は無効化する。
そして、制御回路７はカウンタ（CONT）６
を＋１して、その値をアドレスレジスタ（AR）
２に転送し、制御メモリ（CS）１をアクセスし
て、読み出しレジスタ（RR）３に読み出された
制御語を誤り訂正符号論理機構（ECC）５にお
いてチエツクする。
を＋１して、その値をアドレスレジスタ（AR）
２に転送し、制御メモリ（CS）１をアクセスし
て、読み出しレジスタ（RR）３に読み出された
制御語を誤り訂正符号論理機構（ECC）５にお
いてチエツクする。
この時、エラーが無ければ、制御回路７はアド
レスレジスタ（AR）２に全“０”をセツトし
て、０番地の制御語（無操作命令）を読み出し、
データ処理装置を待ち状態としてから、該診断状
態を解除し、診断終了信号を命令制御ユニツト
（図示せず）に送出し、次の命令を要求する。
レスレジスタ（AR）２に全“０”をセツトし
て、０番地の制御語（無操作命令）を読み出し、
データ処理装置を待ち状態としてから、該診断状
態を解除し、診断終了信号を命令制御ユニツト
（図示せず）に送出し、次の命令を要求する。
若し、エラーが検出されると、誤り訂正符号論
理機構（ECC）５において、該制御語を修正し、
修正データを書き込みレジスタ（WR）４にセツ
トして、制御メモリ（CS）１に再書き込みを行
い、その後、アドレスレジスタ（AR）２に全
“０”をセツトして、０番地の制御語を読み出し、
診断状態を解除してから、命令制御ユニツト（図
示せず）に診断終了信号、システム自動リカバリ
ー信号（ハードウエア障害が発生したが、ハード
ウエアが自動的に該障害を復元したことをソフト
ウエアに知らせる信号）を送出する。
理機構（ECC）５において、該制御語を修正し、
修正データを書き込みレジスタ（WR）４にセツ
トして、制御メモリ（CS）１に再書き込みを行
い、その後、アドレスレジスタ（AR）２に全
“０”をセツトして、０番地の制御語を読み出し、
診断状態を解除してから、命令制御ユニツト（図
示せず）に診断終了信号、システム自動リカバリ
ー信号（ハードウエア障害が発生したが、ハード
ウエアが自動的に該障害を復元したことをソフト
ウエアに知らせる信号）を送出する。
命令制御ユニツトでは、上記システム自動リカ
バリー信号を受信すると、割り込み処理に移り、
ハードウエア障害が発生したが自動的に復元され
たことを識別して、元の処理に移るように動作す
る。
バリー信号を受信すると、割り込み処理に移り、
ハードウエア障害が発生したが自動的に復元され
たことを識別して、元の処理に移るように動作す
る。
上記動作を、例えば、インターバルタイマーの
一定時間間隔毎に繰り返し、その度にカウンタ
（CONT）６が＋１されるので、結果的には特定
時間内に、全制御語が読み出されてチエツクさ
れ、若しエラーが発生するとその時点で修正され
るという動作を常時続けていることになり、充分
な予防保全の効果が得られる。
一定時間間隔毎に繰り返し、その度にカウンタ
（CONT）６が＋１されるので、結果的には特定
時間内に、全制御語が読み出されてチエツクさ
れ、若しエラーが発生するとその時点で修正され
るという動作を常時続けていることになり、充分
な予防保全の効果が得られる。
上記のように動作するので、“保守命令制御
記憶部アクセス制御語の読み出しデコーダに
よる特定の制御語の検出”といつた、通常の命令
と同じ制御過程で、該特定の制御語が読み出さ
れ、該制御記憶部のチエツクができる。
記憶部アクセス制御語の読み出しデコーダに
よる特定の制御語の検出”といつた、通常の命令
と同じ制御過程で、該特定の制御語が読み出さ
れ、該制御記憶部のチエツクができる。
ECCによる誤りの自動修正機構は１ビツトエ
ラーに限定されており、２ビツトエラーの時は修
正できないが、このケースが発生する確率は極め
て低いので、現実的には無視しても問題とはなら
ないが、例えば制御メモリを２重化して切り替え
る方法でも対処できるので、本発明の実施を妨げ
る要因とはならない。
ラーに限定されており、２ビツトエラーの時は修
正できないが、このケースが発生する確率は極め
て低いので、現実的には無視しても問題とはなら
ないが、例えば制御メモリを２重化して切り替え
る方法でも対処できるので、本発明の実施を妨げ
る要因とはならない。
尚、上記の実施例においては、インターバルタ
イマーを使用して、一定時間間隔毎に、特別な診
断命令を発生させる例で説明したが、本発明の基
本的な構成から考えて、これに限定されるもので
はなく、例えば、ソフトウエアから上記特別な保
守命令を発生させることで、特定の制御語を読み
出すようにすることができることはいう迄もない
ことである。この場合、該保守命令によつて、強
制的に、該制御記憶部をチエツクすることができ
る。特に、該制御記憶部、又は、その特定の領域
が、長い時間ビジーである場合でも、それをソフ
トウエアで検出して上記特別な保守命令を発行す
ることで、該制御記憶部のチエツクができ、その
効果は大きい。
イマーを使用して、一定時間間隔毎に、特別な診
断命令を発生させる例で説明したが、本発明の基
本的な構成から考えて、これに限定されるもので
はなく、例えば、ソフトウエアから上記特別な保
守命令を発生させることで、特定の制御語を読み
出すようにすることができることはいう迄もない
ことである。この場合、該保守命令によつて、強
制的に、該制御記憶部をチエツクすることができ
る。特に、該制御記憶部、又は、その特定の領域
が、長い時間ビジーである場合でも、それをソフ
トウエアで検出して上記特別な保守命令を発行す
ることで、該制御記憶部のチエツクができ、その
効果は大きい。
(g) 発明の効果
以上詳細に説明したように、本発明によれば、
例えば、一定時間間隔で制御メモリ（CS）の診
断を行い、若しエラーが発生すると、その時点で
制御メモリの内容が修正されるように制御される
ので、実際の命令（但し保守命令以外）を実行す
る段階において、制御メモリにエラーが発生する
確率を低下させ、データ処理装置の信頼度を向上
させる効果がある。
例えば、一定時間間隔で制御メモリ（CS）の診
断を行い、若しエラーが発生すると、その時点で
制御メモリの内容が修正されるように制御される
ので、実際の命令（但し保守命令以外）を実行す
る段階において、制御メモリにエラーが発生する
確率を低下させ、データ処理装置の信頼度を向上
させる効果がある。
図は本発明の一実施例をブロツク図で示した図
である。 図において、１は制御メモリ（CS）、２はアド
レスレジスタ（AR）、３は読み出しレジスタ
（RR）、３１はフラグビツト、４は書き込みレジ
スタ（WR）、５は誤り訂正符号論理機構
（ECC）、６はカウンタ（CONT）、７は制御回路
をそれぞれ示す。
である。 図において、１は制御メモリ（CS）、２はアド
レスレジスタ（AR）、３は読み出しレジスタ
（RR）、３１はフラグビツト、４は書き込みレジ
スタ（WR）、５は誤り訂正符号論理機構
（ECC）、６はカウンタ（CONT）、７は制御回路
をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ マイクロプログラムを格納する制御記憶部
と、該制御記憶部をアドレスするアドレスレジス
タと、該制御記憶部から読み出された制御語を保
持するデータレジスタと、該データレジスタの内
容を入力し誤りを検出、訂正する誤り訂正符号論
理機構を有し、 通常は、該制御記憶部から読み出した制御語
を、上記誤り訂正符号論理機構を介することなく
使用してデータ処理を行うと共に、誤り訂正符号
論理機構により誤り検出、訂正処理を平行して行
い、誤りが検出された時、訂正した制御語を前記
制御記憶部に書き込み訂正すると共に、前記訂正
された制御語によつてリトライするマイクロプロ
グラム制御装置に於いて、 少なくとも、一定数加算又は減算できるカウン
タと、該カウンタの出力を上記アドレスレジスタ
へ転送するための接続手段と、特定の制御語が該
制御記憶部から上記データレジスタに読みだされ
たことを検出する手段を設け、 一定周期で発生される特定の命令によつて、該
制御記憶部をアクセスして、該特定の制御語を読
み出し、該特定の制御語が読みだされたことを検
出した時、該プログラム制御装置を診断状態とし
た上で、上記カウンタを加算又は減算した値で示
されるアドレスの制御語を読み出して、その読み
出した制御語に誤りが検出された時には、該誤り
を上記誤り訂正論理機構で訂正して、上記制御記
憶部に再書き込みを行うように制御することを特
徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138286A JPS6029843A (ja) | 1983-07-28 | 1983-07-28 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138286A JPS6029843A (ja) | 1983-07-28 | 1983-07-28 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029843A JPS6029843A (ja) | 1985-02-15 |
| JPH0529934B2 true JPH0529934B2 (ja) | 1993-05-06 |
Family
ID=15218344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138286A Granted JPS6029843A (ja) | 1983-07-28 | 1983-07-28 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029843A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606862B2 (ja) * | 1987-12-28 | 1997-05-07 | 株式会社東芝 | 単−エラー検出・訂正方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101199A (en) * | 1979-01-22 | 1980-08-01 | Hitachi Ltd | Memory refresh unit |
| JPS55157038A (en) * | 1979-05-23 | 1980-12-06 | Fujitsu Ltd | Microprogram control system |
| JPS57100694A (en) * | 1980-12-12 | 1982-06-22 | Toshiba Corp | Storage device |
-
1983
- 1983-07-28 JP JP58138286A patent/JPS6029843A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6029843A (ja) | 1985-02-15 |
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