JPS6022773B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6022773B2 JPS6022773B2 JP55047616A JP4761680A JPS6022773B2 JP S6022773 B2 JPS6022773 B2 JP S6022773B2 JP 55047616 A JP55047616 A JP 55047616A JP 4761680 A JP4761680 A JP 4761680A JP S6022773 B2 JPS6022773 B2 JP S6022773B2
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- JP
- Japan
- Prior art keywords
- address
- circuit
- predetermined time
- data
- read
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶素子を用いた記憶装置に関する。
半導体記憶素子においては最近ソフトエラーと称する障
害が問題となっている。ソフトエラーはハードウェア上
の機能障害によって生ずるいわゆる故障とは異なり、ハ
ードウェアに欠陥がないにもかかわらず生ずるエラーと
いう。このソフトエラーのなかでも、半導体記憶素子の
ケースが基板などから発生されるＱ線により記憶された
情報が反転してしまうというエラーが特に問題となって
いる。このＱ線によるソフトエラーは確率的なものであ
ることが知られており、一般に単位時間当りのエラー発
生確率が記憶素子のＱ線に対する強弱を示す尺度として
使用されている。この単位時間当りのエラー発生確率が
高いということは、すなわち、記憶素子に一度書き込ま
れた情報が長時間にわたって書き換えられなし、で保存
されている場合には情報が反転してしまう確率が高いと
いうことを意味する。従釆の記憶装置にあっては１ビッ
トエラー訂正機能がない装置では１回の反転により記憶
装置の障害となってしまうし、また１ビットエラー訂正
機能を有している装置でも２回の反転が起こるまで１度
書き込まれた内容がそのまま保存されている状態にある
と、その情報を読み出したときにはエラー訂正不能な障
害となってしまうという欠点がある。本発明の目的はソ
フトエラーにより障害となる確率を低くすることが可能
な記憶装置を提供することにある。
害が問題となっている。ソフトエラーはハードウェア上
の機能障害によって生ずるいわゆる故障とは異なり、ハ
ードウェアに欠陥がないにもかかわらず生ずるエラーと
いう。このソフトエラーのなかでも、半導体記憶素子の
ケースが基板などから発生されるＱ線により記憶された
情報が反転してしまうというエラーが特に問題となって
いる。このＱ線によるソフトエラーは確率的なものであ
ることが知られており、一般に単位時間当りのエラー発
生確率が記憶素子のＱ線に対する強弱を示す尺度として
使用されている。この単位時間当りのエラー発生確率が
高いということは、すなわち、記憶素子に一度書き込ま
れた情報が長時間にわたって書き換えられなし、で保存
されている場合には情報が反転してしまう確率が高いと
いうことを意味する。従釆の記憶装置にあっては１ビッ
トエラー訂正機能がない装置では１回の反転により記憶
装置の障害となってしまうし、また１ビットエラー訂正
機能を有している装置でも２回の反転が起こるまで１度
書き込まれた内容がそのまま保存されている状態にある
と、その情報を読み出したときにはエラー訂正不能な障
害となってしまうという欠点がある。本発明の目的はソ
フトエラーにより障害となる確率を低くすることが可能
な記憶装置を提供することにある。
本発明の装置は、半導体記憶素子を用いた記憶アレイを
有する記憶装置において、予め定めた周期で予め定めた
時間だけ前記記憶装置に対する外部アクセスを禁止する
回路と、前記記憶アレイの記憶位置を示すアドレスを予
め定めた順序で発生するアドレス発生回路と、このアド
レス発生回路からのアドレスと前記予め定めた時間以外
の時間に外部から与えられるアドレスとを比較する比較
回路と、前記アドレス発生回路からのアドレスで指定さ
れる記憶位置に対する講出し書込み動作を行なうアクセ
ス回路を、このアクセス回路の読出し動作に応答して前
記記憶アレイから読み出されたデータの誤りを検出訂正
する誤り検出訂正回路と、この誤り検出訂正回路により
誤りを検出訂正したデータを格納するレジスタと、ｎ番
目の周期の前記予め定めた時間に前記記憶アレイの第１
のアドレスから読み出されたデータの誤りを前記誤り検
出訂正回路で検出訂正して前記レジス夕に格納し前記ｎ
番目の周期の前記予め定めた時間とｎ＋１番目の周期の
前記予め定めた時間との間の時間に前記比較回路でアド
レスの一致を検出しないかまたは一致を検出しても外部
から謙出し指示が与えられたときに前記ｎ＋１番目の前
記予め定めた時間に前記レジスタのデータを前記記憶ア
レイの第１のアドレスに書き込みこの書き込み動作が終
了したのち前記アドレス発生回路から第１のアドレスと
異なる第２のアドレスを発生させ、前記ｎ番目の周期の
前記予め定めた時間とｎ＋１番目の周期の前記予め定め
た時間との間の時間に前記比較回路で一致を検出し外部
から書込み動作があった場合に前記アドレス生成回路か
ら第２のアドレスを発生させたのちｎ＋１番目の周期の
前記予め定めた時間に前記記憶アレイの第２のアドレス
から読み出されたデータの謀りを前記誤り検出訂正回路
で検出訂正したのち前記レジスタに格納するように制御
する回路とを備えたことを特徴とする。
有する記憶装置において、予め定めた周期で予め定めた
時間だけ前記記憶装置に対する外部アクセスを禁止する
回路と、前記記憶アレイの記憶位置を示すアドレスを予
め定めた順序で発生するアドレス発生回路と、このアド
レス発生回路からのアドレスと前記予め定めた時間以外
の時間に外部から与えられるアドレスとを比較する比較
回路と、前記アドレス発生回路からのアドレスで指定さ
れる記憶位置に対する講出し書込み動作を行なうアクセ
ス回路を、このアクセス回路の読出し動作に応答して前
記記憶アレイから読み出されたデータの誤りを検出訂正
する誤り検出訂正回路と、この誤り検出訂正回路により
誤りを検出訂正したデータを格納するレジスタと、ｎ番
目の周期の前記予め定めた時間に前記記憶アレイの第１
のアドレスから読み出されたデータの誤りを前記誤り検
出訂正回路で検出訂正して前記レジス夕に格納し前記ｎ
番目の周期の前記予め定めた時間とｎ＋１番目の周期の
前記予め定めた時間との間の時間に前記比較回路でアド
レスの一致を検出しないかまたは一致を検出しても外部
から謙出し指示が与えられたときに前記ｎ＋１番目の前
記予め定めた時間に前記レジスタのデータを前記記憶ア
レイの第１のアドレスに書き込みこの書き込み動作が終
了したのち前記アドレス発生回路から第１のアドレスと
異なる第２のアドレスを発生させ、前記ｎ番目の周期の
前記予め定めた時間とｎ＋１番目の周期の前記予め定め
た時間との間の時間に前記比較回路で一致を検出し外部
から書込み動作があった場合に前記アドレス生成回路か
ら第２のアドレスを発生させたのちｎ＋１番目の周期の
前記予め定めた時間に前記記憶アレイの第２のアドレス
から読み出されたデータの謀りを前記誤り検出訂正回路
で検出訂正したのち前記レジスタに格納するように制御
する回路とを備えたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図に示す本発明の−実施例は、記憶アレイ１０、書
込みデータレジスタ２０、ハミング生成回路３０、議出
しデータレジスタ４０、ハミングエラー訂正検出回路５
０、アドレスレジスタ６０、アクセス制御回路７０、レ
ジスタ１、アドレス生成回路２、比較回路３、制御回路
４、データ選択回路５、アドレス選択回路６および図示
されていないタイミング回路から構成されている。
込みデータレジスタ２０、ハミング生成回路３０、議出
しデータレジスタ４０、ハミングエラー訂正検出回路５
０、アドレスレジスタ６０、アクセス制御回路７０、レ
ジスタ１、アドレス生成回路２、比較回路３、制御回路
４、データ選択回路５、アドレス選択回路６および図示
されていないタイミング回路から構成されている。
次に、第１図および第２図を参照して本発明の動作を詳
細に説明する。制御回路４は、記憶装置の動作の時間割
当を次にように行なう。
細に説明する。制御回路４は、記憶装置の動作の時間割
当を次にように行なう。
すなわち、第２図の時間軸ｔに示すように、記憶装置を
アクセスする装置（以下ＣＰＵ）が使用可能な時間↑２
を使用不可能な時間↑，とに分割して割り当てる。時間
丁２ においてＣＰＵからアクセスされると、書込み動
作の場合には記憶アレイ１０への書込みデータは書込み
データレジスタ２０の内容がデータ選択回路５を介して
記憶アレイ１０に送られアドレスはアドレスレジスタ６
０の内容がアドレス選択回路６を介して送られ、また謙
出し動作の場合にはアドレスレジスタ６０で指定される
アドレスの情報が読み出されハミングエラー訂正検出回
路５０エラー訂正され、読出しデータレジスタ４０を介
してＣＰ川こ送出するように、アクセス制御回路７０が
制御する。時間ィ，においては、制御回路４の制御の下
に１回の議出し動作または書込み動作が行なわれる。
アクセスする装置（以下ＣＰＵ）が使用可能な時間↑２
を使用不可能な時間↑，とに分割して割り当てる。時間
丁２ においてＣＰＵからアクセスされると、書込み動
作の場合には記憶アレイ１０への書込みデータは書込み
データレジスタ２０の内容がデータ選択回路５を介して
記憶アレイ１０に送られアドレスはアドレスレジスタ６
０の内容がアドレス選択回路６を介して送られ、また謙
出し動作の場合にはアドレスレジスタ６０で指定される
アドレスの情報が読み出されハミングエラー訂正検出回
路５０エラー訂正され、読出しデータレジスタ４０を介
してＣＰ川こ送出するように、アクセス制御回路７０が
制御する。時間ィ，においては、制御回路４の制御の下
に１回の議出し動作または書込み動作が行なわれる。
第２図の制御信号ＴＲは論理“０”のときＣＰＵからの
アクセス不可を示し、論理“１”はアクセス可能を示し
ている。時間ｔｏ後の時間丁，においては、アドレス生
成回路２ではアドレスＡが生成されており、制御回路４
で発生する読出し書込み制御信号Ｒ／Ｗは論出し動作指
示Ｒを示しているので、記憶アレイ１０のアドレスＡの
情報が読み出され、訂正可能なエラーがあればハミング
エラー訂正検出回路５０でエラー訂正されレジスタ１に
格納され再書込みデータＤｏとして保持される。時間７
２の間では、アドレス生成回路２で生成しているアドレ
スとＣＰＵからのアドレスを保持するアドレスレジスタ
６０のアドレスがアクセス毎に比較回路３で比較される
。制御回路４では謙出し書込み制御信号Ｒ／Ｗを生成し
ており、時間７，で議出し動作を行なった後には書込み
動作指示Ｗを示すように制御するが、続く時間７２の間
に比較回路３からアドレス一致が報告され、その時のＣ
ＰＵからのアクセス要求が書込み動作を示すときには、
論出し書込み制御信号Ｒ／Ｗを書込み指示Ｗから講出し
指示Ｒに反転させる。ところで、時間ｔｏとｔ，との間
の時間７２ において、ＣＰＵからの書込み動作要求時
にアドレス一致がないので、時間ｔ，後の時間７，にお
いては書込み動作となり、アドレス生成回路２からのア
ドレスＡで示すアドレスに、レジス夕１で保持するＤｏ
が書き込まれる。
アクセス不可を示し、論理“１”はアクセス可能を示し
ている。時間ｔｏ後の時間丁，においては、アドレス生
成回路２ではアドレスＡが生成されており、制御回路４
で発生する読出し書込み制御信号Ｒ／Ｗは論出し動作指
示Ｒを示しているので、記憶アレイ１０のアドレスＡの
情報が読み出され、訂正可能なエラーがあればハミング
エラー訂正検出回路５０でエラー訂正されレジスタ１に
格納され再書込みデータＤｏとして保持される。時間７
２の間では、アドレス生成回路２で生成しているアドレ
スとＣＰＵからのアドレスを保持するアドレスレジスタ
６０のアドレスがアクセス毎に比較回路３で比較される
。制御回路４では謙出し書込み制御信号Ｒ／Ｗを生成し
ており、時間７，で議出し動作を行なった後には書込み
動作指示Ｗを示すように制御するが、続く時間７２の間
に比較回路３からアドレス一致が報告され、その時のＣ
ＰＵからのアクセス要求が書込み動作を示すときには、
論出し書込み制御信号Ｒ／Ｗを書込み指示Ｗから講出し
指示Ｒに反転させる。ところで、時間ｔｏとｔ，との間
の時間７２ において、ＣＰＵからの書込み動作要求時
にアドレス一致がないので、時間ｔ，後の時間７，にお
いては書込み動作となり、アドレス生成回路２からのア
ドレスＡで示すアドレスに、レジス夕１で保持するＤｏ
が書き込まれる。
この書込み動作の終了後アドレス生成回路２はアドレス
（Ａ十１）を生成し、読出し書込み制御信号Ｒ／Ｗは議
出し動作指示Ｒとなり、時間ｔ２後の時間７・において
はアドレス（Ａ十１）の情報が読み出されデータＤ，と
してレジスタ１に格納、保持されるとともに講出し書込
み制御信号Ｒ／Ｗは書込み動作指示Ｗを示す。時惜別２
とｔ３との間の時間７２ 内の時間ｔ２３において、Ｃ
ＰＵからの書込み要求時にアドレス一致が検出されると
、論出し書込み制御信号Ｒ／Ｗは書込み動作指示Ｗから
読出し動作指示Ｒに反転され、アドレス生成回路２では
、アドレス（Ａ＋２）が生成される。従って時間ら‘こ
続く時間丁，での動作は議出し動作となりアドレス（Ａ
十２）の情報が読み出されエラー訂正されてデータＤ２
としてレジスタ１に格納保持される。
（Ａ十１）を生成し、読出し書込み制御信号Ｒ／Ｗは議
出し動作指示Ｒとなり、時間ｔ２後の時間７・において
はアドレス（Ａ十１）の情報が読み出されデータＤ，と
してレジスタ１に格納、保持されるとともに講出し書込
み制御信号Ｒ／Ｗは書込み動作指示Ｗを示す。時惜別２
とｔ３との間の時間７２ 内の時間ｔ２３において、Ｃ
ＰＵからの書込み要求時にアドレス一致が検出されると
、論出し書込み制御信号Ｒ／Ｗは書込み動作指示Ｗから
読出し動作指示Ｒに反転され、アドレス生成回路２では
、アドレス（Ａ＋２）が生成される。従って時間ら‘こ
続く時間丁，での動作は議出し動作となりアドレス（Ａ
十２）の情報が読み出されエラー訂正されてデータＤ２
としてレジスタ１に格納保持される。
時借地肌蜂の動作は以上の動作と同一である。以上の説
明から明らかなように、アドレス生成回路２で記憶アレ
イ１０の全てのアドレスを生成して、これら全てのアド
レスに対して上述の読出し書込み動作を行なうことによ
り、ＣＰＵから書込みが行なわれなくとも一定周期で少
なくとも一回は全てのアドレスに対して情報の書込み動
作が行なわれる。
明から明らかなように、アドレス生成回路２で記憶アレ
イ１０の全てのアドレスを生成して、これら全てのアド
レスに対して上述の読出し書込み動作を行なうことによ
り、ＣＰＵから書込みが行なわれなくとも一定周期で少
なくとも一回は全てのアドレスに対して情報の書込み動
作が行なわれる。
従って、この周期を長時間書直されないで放置されてい
るデータがソフトエラーにより訂正不能な状態になる確
率をある程度無視できる時間内に定めることにより、ソ
フトエラーの影響を十分軽減することができる。
るデータがソフトエラーにより訂正不能な状態になる確
率をある程度無視できる時間内に定めることにより、ソ
フトエラーの影響を十分軽減することができる。
本発明には、ソフトエラーの影響を軽減できるという効
果がある。
果がある。
第１図は本発明の一実施例を示す図、第２図は本発明の
動作を説明するための図である。 第１図において、１…レジスタ、２…アドレス生成回路
、３・・・比較回路、４・・・制御回路、５・・・デー
タ選択回路、６・・・アドレス選択回路、１０・・・記
憶アレイ、２０・・・書込みデータレジスタ、３０・・
・ハミング生成回路、４０…読出しデータレジスタ、５
０・・・ハミングエラー訂正検出回路、６０・・・アド
レスレジスタ、７０・・・アクセス制御回路。 多Ｚ図発／四
動作を説明するための図である。 第１図において、１…レジスタ、２…アドレス生成回路
、３・・・比較回路、４・・・制御回路、５・・・デー
タ選択回路、６・・・アドレス選択回路、１０・・・記
憶アレイ、２０・・・書込みデータレジスタ、３０・・
・ハミング生成回路、４０…読出しデータレジスタ、５
０・・・ハミングエラー訂正検出回路、６０・・・アド
レスレジスタ、７０・・・アクセス制御回路。 多Ｚ図発／四
Claims (1)
- １ 半導体記憶素子を用いた記憶アレイを有する記憶装
置において、予め定めた周期で予め定めた時間だけ前記
記憶装置に対する外部アクセスを禁止する回路と、前記
記憶アレイの記憶位置を示すアドレスを予め定めた順序
で発生するアドレス発生回路と、このアドレス発生回路
からのアドレスと前記予め定めた時間以外の時間に外部
に与えられるアドレスとを比較する比較回路と、前記ア
ドレス発生回路からのアドレスで指定される記憶位置に
対する読出し書込み動作を行なうアクセス回路と、この
アクセス回路の読出し動作に応答して前記記憶アレイか
ら読み出されたデータの誤りを検出訂正する誤り検出訂
正回路と、この誤り検出訂正回路により誤りを検出し訂
正されたデータを格納するレジスタと、ｎ番目の周期の
前記予め定めた時間に前記記憶アレイの第１のアドレス
から読み出されたデータの誤りを前記誤り検出訂正回路
で検出訂正して前記レジスタに格納し前記ｎ番目の周期
の前記予め定めた時間とｎ＋１番目の周期の前記予め定
めた時間との間に前記比較回路でアドレスの一致しない
かまたは一致を検出しても外部から読出し指示が与えら
れたときには前記ｎ＋１番目の前記予め定めた時間に前
記レジスタのデータを前記記憶アレイの第１号のアドレ
スに書き込みこの書込み動作が終了したのち前記アドレ
ス発生回路から第１のアドレスと異なる第２のアドレス
を発生させ前記ｎ番目の周期の前記予め定せた時間とｎ
＋１番目の周期の前記予め定めた時間との間の時間に前
記比較回路で一致を検出し外部から書込み動作があつた
ときに前記アドレス生成回路から第２のアドレスを発生
させたのちｎ＋１番目の周期の前記予め定めた時間に前
記記憶アレイの第２のアドレスから読み出されたデータ
の誤りを前記誤り検出訂正回路で検出訂正したのち前記
レジスタに格納するように制御する回路とを備えたこと
を特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55047616A JPS6022773B2 (ja) | 1980-04-11 | 1980-04-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55047616A JPS6022773B2 (ja) | 1980-04-11 | 1980-04-11 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56145598A JPS56145598A (en) | 1981-11-12 |
| JPS6022773B2 true JPS6022773B2 (ja) | 1985-06-04 |
Family
ID=12780148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55047616A Expired JPS6022773B2 (ja) | 1980-04-11 | 1980-04-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022773B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01151342U (ja) * | 1988-04-04 | 1989-10-19 |
-
1980
- 1980-04-11 JP JP55047616A patent/JPS6022773B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56145598A (en) | 1981-11-12 |
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