JPH0529953B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、集積回路（LSI）マスクパターン
設計検証のために、マスクパターンデータから各
素子の種類、定数、および相互接続関係を求める
集積回路マスク設計検証装置に関する。

〔発明の技術的背景とその問題点〕

集積回路のマスクパターン設計は、数万を超え
る数の図形を取扱う誤り易い作業である。そのた
め、マスクパターンの設計の際には、その検証を
必要とする。

従来よりマスクパターンの検証手段としていく
つかの手段が考えられてきた。その中で最も多く
使用されているものは、第６図に示すような方法
である。

すなわち、この方法は、論理図をもとに設計さ
れたマスクパターンの設計図面をデジタイズし
て、マスクパターンデータを得、このマスクパタ
ーンデータから素子およびそれらの相互接続から
なる回路を抽出し、抽出された回路を論理シミユ
レーシヨン、回路シミユレーシヨンなどによつて
検証する方式である。他の有力な方法としては、
同様にして抽出した回路を設計者の意図した回路
と比較する方式がある。

いずれの方式においても、マスクパターンデー
タから回路を抽出する回路抽出部が重要となる。
ところが、従来はこの回路抽出部が、ソフトウエ
アで構成されていたため、回路規模が膨大となつ
ている現状では、その処理に極めて多くの時間を
要するという問題があつた。

そこで、この回路抽出部を専用装置で構成する
ことも考えられるが、この場合には、多種類の素
子を取扱おうとすると、拡張不可能になる等の問
題があつた。

〔発明の目的〕

本発明は、上述した従来の欠点に鑑みなされた
もので、その目的とするところは、高速処理が可
能で、かつ拡張性に富んだ集積回路マスク設計検
証装置を提供することにある。

〔発明の概要〕

集積回路の設計情報は、通常マスクパターン、
つまりガラスマスクを作成するためのデータと、
製造プロセスに関するデータの２つに集約され
る。従つて、この２つのデータを利用することに
よつて、設計を再構成することが可能となる。こ
のような処理をマスクパターンからの回路抽出と
呼び、設計検証の重要なステツプである。ところ
で、マスクパターンに含まれる情報としては、素
子とその結線がある。集積回路に含まれる素子と
しては、トランジスタ、ダイオード、キヤパシ
タ、抵抗等、多種類の素子が存在する。一方、そ
れらの結線を解析する場合には、素子の端子間の
結線を解析する単一の処理に還元することが可能
である。

このような点に基づき、本発明は、素子の種別
にそれぞれ対応した複数個の素子抽出部と、１つ
の接続解析部とを記憶装置部を介して結合したこ
とを特徴としている。なお、その記憶装置部内に
おいて接続解析部が利用するデータを、全て同一
の記憶形式とすれば、複数種類の素子を取り扱え
るようにすることが可能となる。

〔発明の効果〕

本発明によれば、素子解析部と接続解析部とを
分離することによつて、新しい要求が発生した場
合に新しい素子解析部を容易に追加することが可
能となる。したがつて、拡張性の向上化を図るこ
とができる。また、全ての場合において接続解析
部は一個で済み、極めて経済的である。また、素
子抽出部と接続解析部とを分離した結果、装置各
部が単純化され、高速化を容易に図れるようにな
る。

〔発明の実施例〕

以下、図面を参照し、本発明の一実施例に係る
集積回路マスク設計検証装置の特に回路抽出部に
ついて説明する。

この回路抽出部は、第１図に示すように、３つ
の記憶装置部１₁，１₂，１₃と、複数の素子抽出
部２₁，２₂，…，２_oと、素子接続解析部３と、
これらを制御する制御部４とで構成されている。

記憶装置部１₁〜１₃には、例えば半導体メモ
リ、磁気デイスク等が用いられるが、高速動作を
させるためには、アクセス時間の短いものが良
い。記憶装置部１₁には、マスクパターンデータ
が各マスクパターンレイヤ別に閉図形の集合とし
て格納されている。なお閉図形は、各頂点の順序
付けられた列によつて与えられる。

素子抽出部２₁〜２_oは、対象とする素子の種類
にそれぞれ対応させて設けられている。つまり、
１つの素子抽出部では１種類の素子が抽出され
る。ここでは、先ず、MOSトランジスタを抽出
する素子抽出部２₁の具体的構成例について説明
する。

すなわち、第２図ａに示すように、MOSトラ
ンジスタは、拡散領域１１とポリシリコン領域１
２の共通部分であり、かつコンタクトホール等の
ない部分として定義される。素子抽出部２₁では、
このように定義されたMOSトランジスタを、図
形処理によつて抽出するとともに、第２図に示す
MOSトランジスタのソース・ドレイン領域１３、
ゲート領域１４、ソース・ドレイン領域１３とゲ
ート領域１４の接する境界部分（ソース・ドレイ
ン端子）１５、この境界部分の代表的座標１６、
ゲート端子１７等を抽出する。また、素子の電気
的パラメータ（例えばトランジスタの寸法）は、
図示しないパラメータ抽出部において計算する。
これらの結果は、記憶装置部１₂に格納される。

次に、この素子抽出部２₁の具体的構成につい
て第３図に基づき説明する。すなわち、この素子
抽出部２₁は、記憶装置部１₁の拡散層パターンフ
アイル２１およびポリシリコン層パターンフアイ
ル２２を入力とし、記憶装置部１₂のポリシリコ
ン配線層パターンデータフアイル２３、MOSト
ランジスタのゲートパターンフアイル２４、
MOSトランジスタ端子を示す境界線分フアイル
２５、各素子端子の代表座標点および個別素子へ
のポインタを含む素子フアイル２６および拡散配
線層パターンデータフアイル２７を出力としてい
る。

この素子抽出部２₂は、大きく２つに分割され
る。前半は、相互に関連するパターンの対を効率
良く取出す部分で、後半はMOSトランジスタを
認識する部分である。

入力である２つのパターンフアイル２１および
２２は、パターンデータの左下点でソートされた
フアイルである。最も左下点のパターンは各々の
パターンデータレジスタ２８，２９格納される。
パターンデータレジスタ２８，２９に格納された
各パターンデータは、左下点座標抽出回路３０，
３１によつて拡散層パターンおよびポリシリコン
パターンの左下点データのみが取出され、レジス
タ３２，３３に格納される。

レジスタ３２，３３に格納された左下点データ
は、左下点座標比較器３４で比較され、最も左の
パターンが選択される。拡散層パターンが最も左
下の場合、左下点座標比較器３４の出力は、“１”
となる。

処理対象パターン対取出し回路３５，３６は、
各パターンバツフア３７，３８からパターンデー
タレジスタ２８，２９と関係のあるパターン群を
取出す。パターンデータ削除回路３９，４０は、
パターンバツフア３７，３８から不要になつた
（対象とならなくなつた）パターンデータを取出
し、パターンデータフアイル２３，２７に出力す
る。

共通部分および境界抽出回路４１，４２は、ポ
リシリコン層パターンと、拡散層パターンの共通
部分を取出し、さらに共通部分（ゲートパターン
に対応）の境界部（ソース、ドレイン端子に対
応）を取出し、ゲートパターンフアイル２４、境
界線分フアイル２５に格納する。

代表座標抽出回路４３は、ゲートパターンデー
タ、境界線分データから第２図ｂに示した様な代
表座標を抽出し、この代表座標と素子テーブルへ
のポインタとを素子フアイル２６にMOSトラン
ジスタのデータを格納する。

パターン追加回路４４，４５は、非共通部分抽
出回路４２により抽出されたパターンデータが再
度処理対象となる可能性があることを考慮して、
パターンバツフア３７，３８に上記非共通部分の
パターンを戻すものである。

なお、図中４６，４７，４８は、データを必要
に応じて切換えるためのマルチプレクサである。

以上は、MOSトランジスタを抽出する素子抽
出部２₁の説明であるが、拡散抵抗を抽出する場
合は、図示しない図形処理回路部によつて第４図
に示す抵抗本体５１を取出し、かつコンタクト抵
抗パターン５２をコンタクトの値を考慮して埋め
込む。ここで素子の端子５３，５４は、コンタク
ト抵抗パターン５２をメツシユに分割して有限要
素法または差分法によつて計算することが可能で
ある。

その他の種類の素子についても同様に素子抽出
部を構成することができる。これら素子抽出部２
_１〜２_oからの各データは、バスを介して記憶装置
部１₂内に格納される。

記憶装置部１₂には、素子抽出部の抽出データ
が格納されるが、この場合、素子の種類によつて
格納するデータの詳細は異なる。しかし、この記
憶装置部１₂には、第５図に示すように、端子の
Ｘ，Ｙ座標と、その端子を含む素子を並べた素子
テーブルへのポインタとからなるデータ構造の共
通データが格納されている。したがつて、素子接
続解析部との統一したインタフエースを実現でき
る。記憶装置部１₂の内部では、第５図のデータ
は、座標値によりソート又は適当なツリー構造で
表現することにより、次の素子接続解析部３を高
速に処理することができるようになる。

素子接続解析部３では、第５図に示した端子座
標と配線用パターンとの包含関係を調査すること
によつて素子相互の接続関係が抽出される。

このように、本実施例によれば、各素子ごとの
素子抽出部２₁〜２_oと、１つの素子接続解析部３
との間を共通のデータ形式によつて接続し、両者
の統一したインタフエースを実現しているので、
接続解析部３が１つで済む。この結果、各部が有
する特有の処理を分散して行なうことができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る集積回路マス
ク設計検証装置の回路抽出部の構成を示すブロツ
ク図、第２図は上記回路抽出部でのMOSトラン
ジスタの抽出方法を説明するための図、第３図は
上記回路抽出部におけるMOSトランジスタの素
子抽出部を示すブロツク図、第４図は上記回路抽
出部での拡散抵抗の抽出方法を説明するための
図、第５図は記憶装置部１₂における素子端子の
座標の記憶形式を示す図、第６図はマスク設計検
証の手順を説明するための流れ図である。 １１……拡散領域、１２……ポリシリコン領
域、１３……ソース・ドレイン領域、１４……ゲ
ート領域、１５……境界部分、１７……ゲート端
子、５１……抵抗本体、５２……抵抗パターン、
５３，５４……端子。

Claims (1)

1. 【特許請求の範囲】 １ 集積回路のマスクパターンデータから素子の
   種類、素子相互の接続関係を抽出しマスク設計の
   検証を行なう集積回路マスク設計検証装置におい
   て、各素子の種別ごとに設けられ前記マスクパタ
   ーンデータから該当する素子を抽出する複数の素
   子抽出部と、これら素子抽出部で抽出された各素
   子情報を記憶する記憶装置部と、この記憶装置部
   に記憶された前記素子情報から各素子相互の結線
   関係を求める素子接続解析部とを具備してなるこ
   とを特徴とする集積回路マスク設計検証装置。 ２ 前記記憶装置部は、前記素子情報のうち、素
   子相互の接続解析に関する情報を各素子抽出部か
   ら同一のデータ形式で記憶するものであることを
   特徴とする特許請求の範囲第１項記載の集積回路
   マスク設計検証装置。