JPH0294198A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の１」的］ （産業上の利用分野） 本発明は、電荷蓄積層と制御ゲーｉ・を有するＭＯ８Ｉ
−ランジスタ構造のメモリセルを用いて構成された電気
的書替え可能な不揮発性半導体メモリ装置（Ｅ２ＰＲＯ
Ｍ）に関する。

（従来の技術） Ｅ２　ＦＲＯＭの分野で、電荷蓄積層（例えば浮遊ゲー
ト）と制御ゲートを持つＭＯＳトランジスタ＋Ｍ造のメ
モリセルか広く知られている。このＥ２　ＦＲＯＭのメ
モリアレイは、互いに交差する行線と列線の各交点位置
にメモリセルを配置して構成される。実際のパターン上
では、二つのメモリセルのドレインを共通にしてここに
列線が接続されるようにしてセル占有面積をできる限り
小さいものとしている。しかしこれでも、二つのメモリ
セルの共通ドレイン毎に列線とのコンタクト部を必要と
し、このコンタクト部がセル占有面積の大きい部分を占
めている。

これを解決する有望なものとして本出願人は、先にＮＡ
ＮＤセル構成のＥ２　ＦＲＯＭを提案している（特願昭
６２−２３３９４４号）。このＮＡＮＤセルは、ｌ乎遊
ゲ−１・と制御ゲートを有するメモリセルを、ソース、
ドレインを共用する形で複数個直接接続して構成される
。ＮＡＮＤセルはマトリクス配列されて、その一端側の
ドレインはビット線に接続され、各メモリセルの制御ゲ
トはワード線に接続される。このＮＡＮＤセルのデータ
消去および書込み動作は、浮遊ゲートとドレイン層また
は基板間の電子の！・ンネリングを利用する。具体的に
消去／書込みの動作を説明する。

データ消去は、全メモリセルのワード線に２０Ｖ程度の
Ｈ”　レベル屯位を与え、ビット線に“Ｌ　”レベル電
位例えばＯＶを′ｊえる。これにより全てのメモリセル
は導通し、その基板からｌ乎遊ゲ−１・に電子がトンネ
リングにより注入されてしきい値か正方向に移動した消
去状態（例えばしきい値２■）となる。これか−括消去
である。データ書込みは、ＮＡＮＤセルのうちビット線
から遠い方のメモリセルから順に行なう。このとき、ビ
ット線には例えば２３Ｖの“Ｈ″レベル電位ｊａｙえら
れ、選択されたメモリセルにつながるワード線にｏ■が
与えられ、非選択ワーＩ・線には２３　Ｖの“■（”レ
ベル電位が与えられる。既に書込みが行われたメモリセ
ルにつなかるワード線は、０■とする。

これにより、ビット線の“Ｈ”レベル電位は選択された
メモリセルのドレインまで伝達され、このメモリセルで
は浮遊ゲートの電子かドレインに放出されてしきい値が
負方向に移動した状態“１″（例えばしきい値−２Ｖ）
のデータ書込みか行われる。このとき、選択メモリセル
よりビット線側のメモリセルでは制御ゲートと基板間に
電界かかからず、消去状態を保つ。゛０”書込みの場合
は、ビット線に中間電位例えば、１１．５Ｖを与える。

このとき選択メモリセルよりビット線側のメモリセルで
は弱い消去モードになるが、これらは未だデータ書込み
がなされていなし、また電界か弱いため過剰消去になる
ことはない。データ読出しは、選択ワード線にＯＶ、そ
の他のワード線に例えば５■を与え、電流の有無を検出
することにより行なう。“１“ならば電流が流れ、“Ｏ
ｓならば電流が流れない。

この様なＮＡＮＤセル構成のＥ：！　ＦＲＯＭは、ＮＡ
ＮＤセルを構成する複数のメモリセルについてビット線
とのコンタクト部を一つ設けれはよいので、従来の一般
的なＥ２　ＦＲＯＭに比べて、セ小占有面積が小さくな
るという利点を有するが、反面、ＮＡＮＤ構成であるた
めに読出し時のセル電流か小さく、従って読出しに時間
かかかるという問題かある。これは特に、ＮＡＮＤセル
を構成するメモリセル数を多くした場合に大きい問題で
ある。今後従来のフロッピー・ディスクなとをこのＥ２
　ＦＲＯＭで置換１７ようとする場合には、先ずデータ
読出し時間の短縮が図られなければならないし、同時に
データ書込み時間の短縮も要求される。

（発明が解決しようとする課題） 以上のように先に提案したＮＡＮＤセル構成のＥ２　Ｆ
ＲＯＭは、これを大規模化した時データの書込み２読出
しを如何に高速に行うかが重要な解決課題となる。

本発明は、この様な問題を解決したＮＡＮＤセル構成の
Ｅ２　ＦＲＯＭを提供することを特徴とする特 許 ［発明の構成］ （課題を解決するための手段） 本発明ハ、Ｎ　Ａ　Ｎ　Ｄ　−１？　ル構成０’）Ｅ２
ＰＲＯＭにおいて、同じ基板上に人カデータまたは出力
デを一時蓄えるンフトレシスタを備えたことを特徴とす
る。

本発明はまた、基板上に第１種の情報を格納する第１の
Ｅ２ＰＲＯＭアレイとこれとは異種の第り２種の情報を
格納する第２のＥ２　ＰＲＯＭアレイを集積形成し７て
構成されるＥ２ＰＲＯＭであって、前記第１のＥ２　Ｐ
ＲＯＭアレイはＮＡＮＤセル構成と［７て、前記基板上
に前記第１のＥ２　ＦＲＯＭの入カデータまたは出カデ
ータを蓄えるシフトレジスタを一体形成したことを特徴
とする。

（作用） 本発明のＥ２■）ＲＯＭにおいては、データ書込み、デ
ータ読み出しが外部との関係ではシフトレジスタにより
行われるため、シフトレジスタでの並列／直列変換機能
により書込み時間、読出し時間の大幅な短縮か図られる
。

（実施例） 以下、本発明の詳細な説明する。

第１図は、一実施例のＥ２ＰＲＯＭの全体構成を示すブ
ロック図である。］１はＥ２　ＰＲＯＭアレイであり、
］２はセンスアンプ、１３は行デコーダ、１４は行アド
レスバッファ、１５は列デコーダ、１７はデータインバ
ッファ、１８はデーアウトバッファである。行デコーダ
１５とブタインバッファ１７およびデータアウトバッフ
ァ１８の間に、入カデータおよび出カデータを一時蓄積
するためのシフトレジスタ１６が設けられている。これ
らの回路が一つのチップ基板上に集積形成されている。

第２図は、第１図のＥ２　ＰＲＯＭアレイ１１の等価回
路図である。この実施例では、４つのメモリセルＭ、〜
Ｍ４１が直列接続されてＮＡＮＤセルを構成して、この
様なＮＡＮＤセルがマトリクス配列されている。ＮＡＮ
Ｄセルのドレインは第１の選択Ｍ　ＯＳ　＋−ランジス
タ５ｌｎ（ｎ−１〜５１２）を介してピッ！・線ＢＬに
接続され、ソースは第２の選択Ｍ　ＯＳ　＋−ランジス
タ５２ｎ（ｎ＝１−５１２）を介して接地される。各メ
モリセルの制御ゲートはしット線Ｂ　Ｌと交差するワー
ド線ＷＬに接続される。

第３図はそのｍ−つのＮＡＮＤセルを示す平面図、第４
図（ａ）（ｂ）はそのＡ−Ａ−Ｂ−Ｂ−断面図である。

ｐ−型シリコン基板１の素子分離絶縁膜２て区画された
領域に、前述のように４個のメモリセルと２個の選択ト
ランジスタが形成されている。谷メモリセルは、基板１
上に熱酸化膜からなる第１ゲ−１・絶縁膜３を介して第
１層多結晶シリコン膜によるｌ′￥遊ゲ−ｈ４（４＋〜
４８）が形成され、この−にに第２ゲート絶縁膜５を介
して第２層多結晶シリコン膜による制御ゲート６（６１
〜６１（）を形成して構成されている。各メモリセルの
制御ゲ−１・６はそれぞれワード線ＷＬ（ＷＬ、〜ＷＬ
Ｂ）を構成している。メモリセルのソー　ス、ドレイン
となるｎ＋型層９は隣接するもの同士で共用する形で４
個のメモリセルが直列接続されている。そしてこの実施
例では、ドレイン側、ソース側に選択）・ランジスタＳ
、、Ｓ３が接続されて一つのＮＡＮＤセルを構成してい
る。

選択トランジスタＳ、、Ｓうのゲート゛ｒヒ極４９６９
および４１０，６１０はメモリセルの浮遊ゲートおよび
制御ゲートを構成する第１層、第２層多結晶シリコン膜
を同時にバターニングして得られ。

電極４９と６９の間および電極４　＋ｏと６　ＩＯの間
はワード線方向の所定間隔でコンタクトシている。

全体はＣＶＤ絶縁膜７で覆われ、メモリセルに対して選
択トランジスタＳ１のドレインであるｎ＋型層にコンタ
クトするピッｌ−ｆａ　Ｂ　ＬとしてのＡρ配線８か配
設され−Ｃいる。

各メモリセルでの浮遊ゲー１−４と基板１間の結合容量
　Ｃ１は、浮遊ゲート４と制御ゲート６間の結合容ＥＩ
　Ｃ２に比べて小さく設定されている。具体的な形状寸
法を説明ずれば、ｌｆ遊ゲート４および制御ゲート６は
共にパターン幅１μ７７ｚ、　、従ってメモリセルのチ
ャネル長か１　ｔｔ　ｍであり、浮遊ゲト４は第４図（
ｂ）に示すようにフィールド領域上両側にそれぞれ１μ
〃ｌすっ延在させている。

］　０ 第１ゲート絶縁膜３は２００人の熱酸化膜であり、第２
ゲート絶縁膜５は３５０人の熱酸化膜である。

この様なＮＡＮＤセルは、第２図に示すようにビット線
コンタクト、ソース拡散層を共用しなからビット線方向
に折返しつつ繰返し配列されている。

第５図は、メモリセルＭ１〜Ｍ８からなるＮＡＮＤセル
に着１三１シた時の消去および書込みの動作を説明する
ためのター（ミング図である。先ず、ＮＡＮＤセルを横
Ｊ戊するメモリセルＭ１〜Ｍ４を一括して消去する。そ
のためにこの実施例では、選択トランジスタＳ１のゲー
ト電極ＳＧ、に“Ｈ″レベル例えば昇圧電位Ｖｐｐ＝２
ｏｖ）を与え、選択トランジスタＳ２のケート電極ＳＧ
２も“Ｈ″レベル例えばＶｃｃ−５Ｖ）とし、ＮＡＮＤ
セル内の全てのメモリセルのドレイン、ソースをＯＶに
保ち、ワード線ＷＬ、〜ＷＬ１に“Ｈ＃レベル（例えば
Ｖｌ）Ｉ］＝２０Ｖ）を与える。これによりメモリアレ
イ４１〜Ｍ、１の制御ゲートとソース、ドレインおよび
基板との間に電界かかかり、トンネ］１ ル効果によって浮遊ゲートに電子か注入される。

メモリセルＭ１〜Ｍ４はこれによりしきい値か正方向に
移動し、°′Ｏ”状態となる。こうしてワド線ＷＬ、〜
Ｗ　Ｌ　、、、に沿う全てのＮＡＮＤセルか一括消去さ
れる。

次１；：ＮＡＮＤセルへのデータ書込のを行う。ブタ書
込みは、ビット線ＢＬから遠い方のメモリセルＭ６１か
ら順に行う。これは書込み時、選択メモリセルよりビッ
ト線側にあるメモリセルか消去モードになるためである
。先ずメモリセルＭｌへの書込みは、第５図に示すよう
に選択トランジスタＳ１のゲー１−　Ｓ　Ｇ　、および
ワード線ＷＬ、〜ＷＬ３に昇圧電位ｖｐｐ→ＶＬＩ＋（
メモリセルの消去状態のしきい値）Ｊ、１上のＨ”レベ
ル（例えば２３■）を印加する。選択メモリセルＭ１の
制御ケ−１・につなかるワード線Ｗ　Ｌ　、、と選択ｌ
・ランジスタＳ２のゲート電極ＳＧ２は“Ｌ”レベルと
する。このときビット線ＢＬに“Ｈ”レベルを与えると
これは、選択トランジスタＳ１およびメモリセル１Ｖ１
１〜Ｍ３のチャネルを通ってメモリセルＭ、１のドレイ
ンまで伝達され、メモリセルＭ１．では制御ケ−１・と
基板間に高電界かかかる。この結果ｌ！？−遊ゲートの
電子はトンネル効果により基板に放出され、しきい値が
負方向に移動して、例えばしきい値−２■の状態“］“
になる。このときメモリセルＭ、〜Ｍ３では制御ゲート
と基板間に電界がかからず消去状態を保つ。“０”書込
みの場合はビット線ＢＬに中間電位（例えば１．　ＯＶ
　）をｌｊえる。次にメモリセルＮ１うの書込みに移る
。即ち選択ゲートＳＧ、、ＳＧ、！は“Ｈ″　レベルに
保−〕たまま、ワード線ＷＬ３を“Ｌ”レベルとする。

このときビット線ＢＬに“Ｈ”レベルかＩｊえられると
、メモリセルＭ、で“１″書込みがなされる。

以ド同様に順次メモリセルＭ２．Ｍｌに書込みを行う。

以上において、実施例のＥ２　ＦＲＯＭを構成する基本
ＮＡＮＤセルの構成と動作を説明した。次にこの様なＮ
ＡＮＤセルを用いたメモリアレイおよびその周辺回路を
含む第１図の全体構成につき、その動作を説明する。な
おこの実施例で１′３ は、Ｅ２　ＰＲＯＭアレイ１１のビット線の本数を５１
２本とし、ンフトレジスタ］６はこのビット線本数の４
倍の容量を持つ。

第６図は、このＥ２　ＦＲＯＭのページ・モートによる
データ消去および書込みの動作を説明するタイミング図
である。チップ・イネーブル信号ＣＥが“Ｌ″レベルな
って、Ｅ２　ＦＲＯＭチップはアクティブになる。ＯＥ
はアウトプットネーブル信号てこれか“Ｈ”レベルのと
き書込みモードである。ＷＥは書込みイネーブル信号で
あり、これか“Ｈ”　レベルからＬ”レベルになる時に
アドレスを取込む。アドレスは、第２図に示されるメモ
リアレイの一つのブロックを指定する。

ＳＩＣは、シリアル・インプット・カウンタであり、こ
れか“Ｌ”レベルからＨ”　レベルになる時に入カデー
タを取込む。Ｒ／Ｂは、Ｒ　ｃａｄｙ／Ｂ　ｕｓｙ信号
であり、書込み中はこれが“Ｌ”レベルとなって外部に
書込み中であることを知らせる。

シリアル・インプット・カウンタＳＩＣの“Ｈ″レベル
→″゛Ｌ″レベル→Ｈ“レベルのザイクルを１ペ一ジ分
（この実施例では、メモリアレイのビット線数５１２の
４倍）の回数繰返すことにより、この１ペ一ジ分のデー
タはシフトレジスタ１６に高速に取込まれる。シフＩ・
レジスタ１６に一時記憶、されたデータは同時にメモリ
アレイ１１のビット線に転送され、アドレスで指定され
たメモ１セルに書込みか行われる。

従７てこの実施例により、ページ・モードで５］２Ｘ４
ビットのデータを書込むに要する時間は、１個の夕１部
データを取込む時間を１μｓｅｃとして、５１．２Ｘ４
個のデータを取込む時間（＝１１ｔｓｃｃ　ｘ５１２　
ｘ４　）十消去時間（ＩＯｍｓｅｃ）十書込み時間（１
０ｍ　ｓｅｃ　）　＃　２２ｍ　ｓｅｃとなる。ちなみ
に、ンフトレジスタ１６かなく、ページ・モードを用い
ないで同しビット数のデータを書込む場合には、書込み
時間および消去時間を共にｌｏｍ　ｓｅｃとし７て１．
５］２　Ｘ　２０ｍ　Ｓｅｅ　＃　４１ｍ　ｓｅｃとな
る。こうしてこの実施例によれば、およそ１８５０倍の
高速書込みか１１能になる。

第７図は、読１１１シ動ｆ′１を説明するためのタイミ
ング図である。チップ・イネーブルＣＥが“Ｈ”レベル
から“Ｌ”レベルになる１１！ｉにアドレスか取り込ま
れる。書込み時−括してＥ２　ＦＲＯＭに書き込まれた
データは、書込み時に人力した順と同し順序でシリアル
・アウトプット ＳＯＣが“Ｌ”レベルから“Ｈ”レベルになる時に一つ
ずつ出力される。Ｒ　／　Ｂはメモリセルから５１２Ｘ
４個のデータをンフトレジスタ１６に転送する時間“Ｌ
“レベルになり、出力荷ぢを外部に知らせる。多数ビッ
トのデータがシフトレジスタ１６に同時に並列に取り込
まれ、これがシリアルに読み出されるから、ンフトレジ
スタを設りない場合に比べてはるかに高速のデータ読出
しが行われる。

第１４図（ａ）（ｂ）は、ンフトレジスタ１６の具体的
な桿１成例とこれに用いるフリップフロップＦＦ　（Ｆ
Ｆ，、ＦＦ，・・・）の構成例である。フリップフロッ
プＦＦは、ｐチャネルＭＯＳｈランジスタＱ１とｒ】チ
ャネルＭＯＳ＋ーランジスタＱ２がオンで、■）チャネ
ルＭＯＳ＋・ランジスタＱ，と１）チャネルＭＯＳ＋ー
ランシスタＱ，かオフのときにフリップフロップとして
働き、これと逆の状態では２段のインバータ列である。

第１５図は、このシフトレジスタのデータインバッファ
からのデータ人力動作を示すタイミング図である。ψ．
ψはシリアル・インブ・ント・カウンタ（：：　′Ｔ３
Ｓ　Ｉ　Ｃからチップ内部で作られるクロック信号であ
り、例えばφか“Ｌ″レベルφか“Ｈ″レベルのときデ
ータインバッファからンフトレジスタの初段フリップフ
ロップＦＦ，にデーか転送される。次にφが“Ｈ”レベ
ル、φか′Ｌ”１ノベルのとき、フリップフロップＦＦ
，のデータかフリップフロップＦＦ２に転送される。

以下同様にして順次データかシリアルに転送される。

第１６図は、このンフトレジスタからデータアウＩーバ
ッファへのデータ転送動作を示すタイミング図である。

この場合のクロックφ，φは、シリアル・アウトプット
・カウンタ信号ＳＯＣからチップ内部で作られる。

］　７ こうしてこの実施例によれば、Ｅ２　ＰＲＯＭ内にシフ
トレジスタを内蔵することにより、データ書込みおよび
読出しを高速に行うことが可能になる。

第８図は、本発明の他の実施例の Ｅ２　ＦＲＯＭを示すブロック図である。この実施例は
、フロッピー・ディスク等のような磁気記録媒体をＥ２
ＰＲＯＭで置換する場合を想定したもので、ＮＡＮＤセ
ルで構成された．第１一種の情報を記録する第１のＥ２
ＰＲＯＭアレイ１９と、従来のメモリセル構成を用いた
５第２種の情報を記録する第２のＥ２ＰＲＯＭアレイ２
７か同一基板上に集積形成されている。第１のＥ２ＰＲ
ＯＭアレイ１９の構成は先の実施例と同様である。この
第１のＥ２ＰＲＯＭアレイ１９の周囲には出力を検出す
るセンスアンプ２０，行デコーダ２３，行アトレイバッ
ファ２２，列デコーダ２３等が配置され、更に先の実施
例と同様に入出カデータを一時記憶するシフトレジスタ
２４か設けられている。

第２のＥ２　ＰＲＯＭアレイ２７の周囲には、セン］８ スアンブ２８２列アトレイバッファ３］１行デコタ冥２
９舌か配置される。２５はデータインバッファ、２６は
デー　タアウトバッファである。

第９図は、このように構成されたＥ２　ＦＲＯＭでのデ
ータ消去および書込みの動作を説明するだめのタイミン
グ図である。チップ・イネーブル信号ＣＥか“Ｌ″レベ
ルときこのＥ２　ＦＲＯＭはアクティブになる。ＯＥは
アウトプット・イネプル信号で、これか“Ｈ”レベルの
時書込みモトとなる。ＤＩＲＥはデイレクトす・メモリ
・イネーブルに号であり、これが“Ｌ“レベルの時第２
のＥ２　ＰＲＯＭアレイ２７をアクセスする。ＤＩＲＥ
が“■、”レベルの時、書込みイネプルＷＥが“Ｈ”　
レベルがら“Ｌ”レベルになる時にアドレスを取り込み
、“Ｌ″レベルら“Ｈ”　レベルになる時に人カデータ
を取込む。第２のＥ２　ＰＲＯＭアレイ２７には１バイ
トずつ消去および書込みを行う。Ｄ　Ｉ　ＲＥが“Ｈ″
レベルときは、第１のＥ！ＦＲＯＭアレイアレイ１９を
゛アクセスする。このときの動作は、先の実施例〕　９ におけると同様である。

第１０図は、読出し動作を説明するためのタイミング図
である。ＤＩＲＥが′Ｌ“　レベルの時、第２のＥ２　
ＰＲＯＭアレイ２７がアクセスされ、ＣＥが“Ｈ″レベ
ルら“Ｌ”レベルになる時に、或いはアドレスか変化し
た時に読出し動作を行う。出カデータは１バイトずつ読
み出される。ＤＩＲＥか“Ｈ”レベルの時、第１のＥ２
ＰＲＯＭアレイ１９かアクセスされる。このときの第１
のＥ２ＰＲＯＭアレイ１９の動作は、先の実施例におい
て説明したのと同様である。

この実施例によるＥ２　ＦＲＯＭは、例えば計算機のソ
フトウェアを記憶保持するのに応用することができ、１
ハイドずつ消去・書込みおよび読出し動作を行う第２の
Ｅ２　ＰＲＯＭアレイ２７は、ファ・ｒ非情報を格納す
るメモリ領域（ディレクトリ・メモリ領域）であり、例
えば第１１図に示されるような内容を記憶させる。−括
消去・書込み・読出しを行う第１のＥ２ＰＲｏＭアレイ
１９は、ファイル内容を格納するメモリ領域（データ領
域）であり、この実施例では］セクタが２５６バイトと
なっている。

こうしてこの実施例によるＥ２　ＦＲＯＭをフロッピー
　・デフイスクを置換すれば、デイスト・ドライブ装置
、ディスクドライブ・インターフェース等が不要となり
、高速化、軽量小形化、省電力化が図られる。

第１２図（ａ）（ｂ）は、本発明をＬＳＩメモリカート
に適用ｌ〜た実施例の斜視図と平面図である。−３２は
、第１図の実施例で説明したＥ２ＰＲＯＭチップてあり
、ここではりこのＥ２Ｉ）ＲＯＭデツプ３２を搭載して
いる。これらのＥ−：ｐＲｏＮ１ＲＯＭデツプ３２、第
８図の実施例で示したＥ２　ＰＲＯＭアレイ２７に対応
するデイレクトす・メモリ領域としてのＥ２　ＰＲＯＭ
チップ３］３を１個搭載し、またこれらのメモリ・デツ
プと外部とのインタフェースの働きをする制御用ＬＳＩ
チップ３４を搭載している。３５は接続ん［７である。

第１′３図はこのＬＳＩメモリカドのシステム横１戊で
ある。

２］ この実施例によれば、高速で小形軽量、省電力のメモリ
カードか得られる。

［発明の効果］ 以上述べたように本発明によれば、ＮＡＮＤセル構成の
Ｅ２　ＰＲＯＭチップにシフトレジスタを一体形成する
ことにより、高速動作可能としたＥ２ＰＲＯＮ４を実現
することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のＥ’　ＦＲＯＭの構成を
示すブロック図、第２図はそのメモリアレイ構成を示す
等価回路図、第３図はその一つのＮＡＮＤセルを示す平
面図、第４図（ａ）（ｂ）は第３図のＡ−Ａ’およびＢ
−Ｂ’断面図、第５図は一つのＮＡＮＤセルの消去およ
び書込み動作を説明するためのタイミング図、第６図は
この実施例のＥ２　ＦＲＯＭの消去・書込み動作を説明
するためのタイミング図、第７図は同しく読出し動作を
説明するだめのタイミング図、第８図は他の実施例のＥ
２　ＦＲＯＭを示すブロック図、第９図はその消去・書
込み動作を説明するためのタイミ９　′ン ング図、第１０図は同しく読出し動作を説明するための
タイミング図、第１１図はそのデイレクトす・メモリ領
域の構成例を示す図、第１２図（ａ）（ｂ）は本発明の
更に他の実施例のメモリカードを示す斜視図と平面図、
第１３図はそのメモリカードのシステム構成図、第１４
図（ａ）（１〕）は、本発明に用いるシフトレジスタの
具体的構成例とその構成要素を示す図、第１５図はこの
シフトレジスタへのデータ人力動作を説明するためのタ
イミング図、第１６図は同じくデータ出力動作を説明す
るためのタイミング図である。 １１・ＮＡＮＤセル型メモ型上モリセルアレイ・・・セ
ンスアンプ、１３・・行デコーダ、１４・・行アドレス
ハソファ、］５・・列デコーダ、１６・・・ンフトレシ
スタ、１７・・・データインバッファ、１８・・データ
アウトバッファ、］・・半導体基板、２　素子分離絶縁
膜、３．５・−ゲート絶縁膜、４・・四″？、遊ケー）
・、６・制御ゲー１−１７・・・ＣＶＤ絶縁膜、８・・
・ビット線、９・・ｎ＋型層、１９・・・第１のＥ２Ｐ
ＲＯＭアレイ、２０・・・センスアンプ、２１・・行デ
コーダ、２２・・・行アトレイバッファ、２３・・・列
デコーダ、２４　・シフトレジスタ、２５・・・データ
インバッファ、２６・・・データアウトバッファ、２７
・・・第２のＥ２　ＰＲＯＭアレイ、２８・・・センス
アンプ、２つ・・・行デコーダ、３０・・列デコーダ、
３１・・列アドレスバッファ。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に、ゲート絶縁膜を介して電荷蓄積
   層と制御ゲートが積層され、前記電荷蓄積層と基板また
   はドレイン層との間の電荷の授受により電気的書替えを
   可能としたメモリセルが複数個直列接続されて構成され
   たＮＡＮＤセルが複数個マトリクス状に配列され、ＮＡ
   ＮＤセルの一端側のドレインがビット線に接続され、各
   メモリセルの制御ゲートがワード線に接続されて構成さ
   れる不揮発性半導体メモリ装置において、前記基板上に
   入力データまたは出力データを一時的に蓄えるシフトレ
   ジスタを搭載したことを特徴とする不揮発性半導体メモ
   リ装置。
2. （２）半導体基板上に、第１種の情報を格納する第１の
   Ｅ＾２ＰＲＯＭアレイとこれとは異なる第２種の情報を
   格納する第２のＥ＾２ＰＲＯＭアレイとが集積形成され
   、前記第１のＥ＾２ＰＲＯＭアレイは、ゲート絶縁膜を
   介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄
   積層と基板またはドレイン層との間の電荷の授受により
   電気的書替えを可能としたメモリセルが複数個直列接続
   されて構成されたＮＡＮＤセルが複数個マトリクス状に
   配列され、ＮＡＮＤセルの一端側のドレインがビット線
   に接続され、各メモリセルの制御ゲートがワード線に接
   続されて構成され、且つ前記基板上には前記第１のＥ＾
   ２ＰＲＯＭの入カデーまたは出力データを一時的に蓄え
   るシフトレジスタが搭載されていることを特徴とする不
   揮発性半導体メモリ装置。