JPH0529996B2 - - Google Patents
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- JPH0529996B2 JPH0529996B2 JP24400686A JP24400686A JPH0529996B2 JP H0529996 B2 JPH0529996 B2 JP H0529996B2 JP 24400686 A JP24400686 A JP 24400686A JP 24400686 A JP24400686 A JP 24400686A JP H0529996 B2 JPH0529996 B2 JP H0529996B2
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- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 19
- 230000005669 field effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電気的に消去可能なプログラム可能な
半導体メモリ・セルに対するプログラミング電流
を制御する方法と装置に関する。更に具体的に云
えば、この発明は複数個のメモリ・セルをアレー
として持つチツプ上に形成されたプログラミング
電流制御装置に関する。
半導体メモリ・セルに対するプログラミング電流
を制御する方法と装置に関する。更に具体的に云
えば、この発明は複数個のメモリ・セルをアレー
として持つチツプ上に形成されたプログラミング
電流制御装置に関する。
従来の技術及び問題点
EPROMに対するプログラミング電流は、
EPROMセル自体の特性と共にEPROMセルに結
合された回路素子の両方に関係する。通常選ばれ
るプログラミング負荷線は曲線の内の急な勾配の
部分を通り、それ自体も急な勾配を持つから、こ
の曲線の比較的小さな変化により、プログラミン
グ電流に比較的大きな変動が生ずる。プログラミ
ング電流は、EPROMセルをプログラムするのに
必要な最低電流によつて決定されるIMINの値とIpp
仕様によつて定まるIMAXの間に保たなければなら
ない。プログラミング電流が小さい場合、プログ
ラミング時間が長くなり、これに対してプログラ
ミング電流が大きいと、最大許容プログラミング
電流の仕様に合なくなることがある。
EPROMセル自体の特性と共にEPROMセルに結
合された回路素子の両方に関係する。通常選ばれ
るプログラミング負荷線は曲線の内の急な勾配の
部分を通り、それ自体も急な勾配を持つから、こ
の曲線の比較的小さな変化により、プログラミン
グ電流に比較的大きな変動が生ずる。プログラミ
ング電流は、EPROMセルをプログラムするのに
必要な最低電流によつて決定されるIMINの値とIpp
仕様によつて定まるIMAXの間に保たなければなら
ない。プログラミング電流が小さい場合、プログ
ラミング時間が長くなり、これに対してプログラ
ミング電流が大きいと、最大許容プログラミング
電流の仕様に合なくなることがある。
EPROMのビツト密度が向上した結果、最終的
な利用者の装置１個あたりのプログラミング時間
を最短にする為に、バイトあたりのプログラミン
グ・パルスが一層短くなる傾向がある。プログラ
ミング時間はプログラミング電流に正比例するか
ら、プログラミング時間を一層速くする必要性
と、仕様の最大値より低く抑える為に最大ソー
ス／ドレイン電流を制限する条件との相反する要
求が課せられる。
な利用者の装置１個あたりのプログラミング時間
を最短にする為に、バイトあたりのプログラミン
グ・パルスが一層短くなる傾向がある。プログラ
ミング時間はプログラミング電流に正比例するか
ら、プログラミング時間を一層速くする必要性
と、仕様の最大値より低く抑える為に最大ソー
ス／ドレイン電流を制限する条件との相反する要
求が課せられる。
問題点を解決する為の手段及び作用
従つて、本発明の目的は、EPROMのアレーで
プログラミング電流を制御する改良された方法と
装置を提供することである。この発明の別の目的
は、そのプログラミングが実質的に製造方法の変
動に無関係である様なEPROMメモリ装置を提供
することである。
プログラミング電流を制御する改良された方法と
装置を提供することである。この発明の別の目的
は、そのプログラミングが実質的に製造方法の変
動に無関係である様なEPROMメモリ装置を提供
することである。
本発明では、その各組を夫々関連するソース及
びドレイン線の間に結合した、プログラム可能な
半導体浮遊ゲート（フローテイングゲート）・ト
ランジスタのアレー、アレー・プログラミング制
御トランジスタ、及び各々のドレイン及びソース
線に結合されたアース選択トランジスタを持つ形
式の電気的にプログラム可能な半導体メモリ装置
を提供する。プログラミング・モードでは、選択
された各々の浮遊ゲート・トランジスタが高電圧
Vpp及びアース電位の間で制御トランジスタ及び
アース選択トランジスタと直列である。第１の導
電回路素子と直列の抵抗素子が基準電流を設定
し、この基準電流によつて抵抗素子と回路素子の
接続的に電圧V1が発生される。第２の枝路の回
路では、第２の導電回路素子、導電状態にバイア
スされたモジユール形浮遊ゲート・トランジスタ
及びモジユール形制御トランジスタが全てVppと
アースの間に接続されていて、第２の回路素子と
モジユール形浮遊ゲート・トランジスタの接続点
に電圧V2が設定される様になつている。比較手
段が電圧V1及びV2を比較し、モジユール形プロ
グラミング制御トランジスタのゲート電圧V3を
調節して、電圧V2が電圧V1に等しくなる様にす
ると共に、電圧V3をアレー・プログラミング制
御トランジスタのゲートに印加する。基準通路に
あるトランジスタは、その両端に電圧を発生して
比較する、第２の枝路にあるトランジスタと電気
的及び幾何学的に同じであり、同じ方法によつて
作られるから、第２の枝路の電流は基準枝路と略
同じである。更に、アレー浮遊ゲート・トランジ
スタもモジユール形浮遊ゲート・トランジスタと
同じ方法によつて作られ、プログラミング制御ト
ランジスタ及びアース選択トランジスタも同一で
あるから、電圧V3をアレー制御トランジスタに
供給することにより、選ばれたアレー・トランジ
スタには、基準通路及び第２電流枝路の両方を流
れるのと略同じ電流が流れる。
びドレイン線の間に結合した、プログラム可能な
半導体浮遊ゲート（フローテイングゲート）・ト
ランジスタのアレー、アレー・プログラミング制
御トランジスタ、及び各々のドレイン及びソース
線に結合されたアース選択トランジスタを持つ形
式の電気的にプログラム可能な半導体メモリ装置
を提供する。プログラミング・モードでは、選択
された各々の浮遊ゲート・トランジスタが高電圧
Vpp及びアース電位の間で制御トランジスタ及び
アース選択トランジスタと直列である。第１の導
電回路素子と直列の抵抗素子が基準電流を設定
し、この基準電流によつて抵抗素子と回路素子の
接続的に電圧V1が発生される。第２の枝路の回
路では、第２の導電回路素子、導電状態にバイア
スされたモジユール形浮遊ゲート・トランジスタ
及びモジユール形制御トランジスタが全てVppと
アースの間に接続されていて、第２の回路素子と
モジユール形浮遊ゲート・トランジスタの接続点
に電圧V2が設定される様になつている。比較手
段が電圧V1及びV2を比較し、モジユール形プロ
グラミング制御トランジスタのゲート電圧V3を
調節して、電圧V2が電圧V1に等しくなる様にす
ると共に、電圧V3をアレー・プログラミング制
御トランジスタのゲートに印加する。基準通路に
あるトランジスタは、その両端に電圧を発生して
比較する、第２の枝路にあるトランジスタと電気
的及び幾何学的に同じであり、同じ方法によつて
作られるから、第２の枝路の電流は基準枝路と略
同じである。更に、アレー浮遊ゲート・トランジ
スタもモジユール形浮遊ゲート・トランジスタと
同じ方法によつて作られ、プログラミング制御ト
ランジスタ及びアース選択トランジスタも同一で
あるから、電圧V3をアレー制御トランジスタに
供給することにより、選ばれたアレー・トランジ
スタには、基準通路及び第２電流枝路の両方を流
れるのと略同じ電流が流れる。
本発明に特有と考えられる新規な特徴は特許請
求の範囲に記載してあるが、この発明自体並びに
その他の特徴及び利点は、以下図面について詳し
く説明する所から最もよく理解されよう。
求の範囲に記載してあるが、この発明自体並びに
その他の特徴及び利点は、以下図面について詳し
く説明する所から最もよく理解されよう。
実施例
第１図には、EPROMメモリ・セルのソース／
ドレイン電圧対ソース／ドレイン電流の典型的な
特性が示されている。直線領域１１の順方向通路
は、電圧の増加と共に最初に急速に電流が上昇
し、飽和領域１２に入り、その後プログラミング
が開始される所１４で急速に低下する。ドレイン
電流が数ボルトの間平坦なまゝでおり、その後電
圧増加に伴つて電流が突然に大きく直線的に増加
する。戻り通路は通路１０をたどり、その後長い
水平部分１６を通つてから、電流ゼロに低下す
る。典型的な負荷線２２も示されており、この時
プログラミング負荷装置を介して高い電圧Vppが
印加される。図示例では、公称動作点又はプログ
ラミング電流がINOMである。
ドレイン電圧対ソース／ドレイン電流の典型的な
特性が示されている。直線領域１１の順方向通路
は、電圧の増加と共に最初に急速に電流が上昇
し、飽和領域１２に入り、その後プログラミング
が開始される所１４で急速に低下する。ドレイン
電流が数ボルトの間平坦なまゝでおり、その後電
圧増加に伴つて電流が突然に大きく直線的に増加
する。戻り通路は通路１０をたどり、その後長い
水平部分１６を通つてから、電流ゼロに低下す
る。典型的な負荷線２２も示されており、この時
プログラミング負荷装置を介して高い電圧Vppが
印加される。図示例では、公称動作点又はプログ
ラミング電流がINOMである。
第１図には、通路１０の典型的な変動範囲、従
つて装置の製造上の許容公差の変動範囲を示して
ある。通路１０は、メモリ・セルのチヤンネル長
の関数であり、２ボルトまでの変動がある。これ
によつて、セル・プログラミング電流の範囲は
IMINからIMAXまでになる。このプログラミング電
流の変化がプログラミング時間に直接的に影響す
る。プログラミング時間のこの様な大きな変動に
より、歩留まりが低いこと並びにそれに関連した
市場性の点で、重大な生産上の問題が生ずる。電
流が小さいと、プログラミング時間が過度に長く
なり、電流が高くなると、許容最大プログラミン
グ電流を越える。
つて装置の製造上の許容公差の変動範囲を示して
ある。通路１０は、メモリ・セルのチヤンネル長
の関数であり、２ボルトまでの変動がある。これ
によつて、セル・プログラミング電流の範囲は
IMINからIMAXまでになる。このプログラミング電
流の変化がプログラミング時間に直接的に影響す
る。プログラミング時間のこの様な大きな変動に
より、歩留まりが低いこと並びにそれに関連した
市場性の点で、重大な生産上の問題が生ずる。電
流が小さいと、プログラミング時間が過度に長く
なり、電流が高くなると、許容最大プログラミン
グ電流を越える。
第２図に示すプログラミング電流制御装置が、
基準電流枝路に基準アース選択トランジスタ３０
と直列の抵抗素子４２を用いており、このトラン
ジスタはそのゲートを高電圧線Vpp４８に接続す
ることによつてオン状態にバイアスされている。
トランジスタ３０に基準電流IRが設定される結果
として、接続点４４に電圧V1が設定される。
基準電流枝路に基準アース選択トランジスタ３０
と直列の抵抗素子４２を用いており、このトラン
ジスタはそのゲートを高電圧線Vpp４８に接続す
ることによつてオン状態にバイアスされている。
トランジスタ３０に基準電流IRが設定される結果
として、接続点４４に電圧V1が設定される。
第２の電流枝路では、モジユール形プログラミ
ング制御Ｐチヤンネル電界効果トランジスタ３６
がモジユール形浮遊ゲート・トランジスタ３８及
びトランジスタ３０と同一のＮチヤンネル制御選
択電界効果トランジスタ３２と直列に、線４８と
アースの間に結合されている。トランジスタ３８
及びトランジスタ３０の両方が、それらの制御ゲ
ート５２及びゲート５０を夫々線４８に接続する
ことによつて、オン状態にバイアスされている。
電流IAがモジユール形プログラミング制御トラン
ジスタ３６によつて制御され、それが制御選択ト
ランジスタ３２を流れることにより、接続点３５
に電圧V2が発生される。接続点４４が比較器３
４の反転入力に結合され、接続点３５がその非反
転入力に接続される。比較器の出力４０が整合用
アレー制御トランジスタ４６ａ，４６ｂ，４６ｃ
等のゲートに結合される他に、モジユール形プロ
グラミング制御トランジスタ３６のゲート４６に
結合されている。各々のプログラミング制御トラ
ンジスタ４６ａ，４６ｂ等が対応する列線５４に
接続されており、各々の列線が浮遊ゲート・トラ
ンジスタ３８′の並列アレーに接続されている。
トランジスタ３８′の並列アレーの他端が対応す
るデコード／アース線５８に接続され、各々のデ
コード／アース線がアース選択トランジスタ５７
を介してアースに結合されている。アース選択ト
ランジスタのゲート５９を利用して、作用するア
ース線を選択する。動作について説明すると、基
準アース選択トランジスタ３０が導電状態にある
ことにより、電流IRが抵抗素子４２に流れ、その
値はVppからトランジスタ３０の両端の電圧を差
し引いた値を素子４２の抵抗値で除すことによつ
て決定される。電流IRが流れる結果、接続点４４
に電圧V1が発生され、これが比較器３４の反転
入力に印加される。第２の電流枝路では、電流IA
が流れ、それがトランジスタ３２を通る結果とし
て、接続点３５に電圧V2が得られる。比較器の
出力４０がトランジスタ３６のゲート４６の電圧
を値V3に変化させ、IAが基準電流IRと略等しくな
る様にする。この同じ値のV3がトランジスタ４
６ａ，４６ｂ等のゲートにも印加される。所定の
行線５１の電圧をVppに高めることによつて、所
定の行線が選択されると、所定の１つのトランジ
スタ４６ａ，４６ｂ等の内の所定の１つ、関連し
た１つの浮遊ゲート・トランジスタ３８′及び関
連した１つのアース選択トランジスタ５７が直列
になる。これらの３つの回路素子は、電流モジユ
ール４９の第２の枝路にある直列の素子と同じで
ある。モジユール４９のトランジスタがアレーの
トランジスタと同じ方法によつて作られるから、
トランジスタ４６ａ，４６ｂ等のゲートに電圧
V3が印加されることにより、アレーにはIAと略
同じプログラミング電流が得られる。この為、ア
レーのトランジスタ３８′に対するプログラミン
グ電流IAが基準電流IRによつて決定され、これは
主に抵抗素子４２の抵抗値Ｒの関数である。この
抵抗値は比較的厳密な許容公差で作ることが出
来、バイポーラ・トランジスタ、Ｎチヤンネル又
はＰチヤンネルMOSトランジスタ、又は拡散抵
抗又はポリシリコン抵抗の形にすることが出来
る。
ング制御Ｐチヤンネル電界効果トランジスタ３６
がモジユール形浮遊ゲート・トランジスタ３８及
びトランジスタ３０と同一のＮチヤンネル制御選
択電界効果トランジスタ３２と直列に、線４８と
アースの間に結合されている。トランジスタ３８
及びトランジスタ３０の両方が、それらの制御ゲ
ート５２及びゲート５０を夫々線４８に接続する
ことによつて、オン状態にバイアスされている。
電流IAがモジユール形プログラミング制御トラン
ジスタ３６によつて制御され、それが制御選択ト
ランジスタ３２を流れることにより、接続点３５
に電圧V2が発生される。接続点４４が比較器３
４の反転入力に結合され、接続点３５がその非反
転入力に接続される。比較器の出力４０が整合用
アレー制御トランジスタ４６ａ，４６ｂ，４６ｃ
等のゲートに結合される他に、モジユール形プロ
グラミング制御トランジスタ３６のゲート４６に
結合されている。各々のプログラミング制御トラ
ンジスタ４６ａ，４６ｂ等が対応する列線５４に
接続されており、各々の列線が浮遊ゲート・トラ
ンジスタ３８′の並列アレーに接続されている。
トランジスタ３８′の並列アレーの他端が対応す
るデコード／アース線５８に接続され、各々のデ
コード／アース線がアース選択トランジスタ５７
を介してアースに結合されている。アース選択ト
ランジスタのゲート５９を利用して、作用するア
ース線を選択する。動作について説明すると、基
準アース選択トランジスタ３０が導電状態にある
ことにより、電流IRが抵抗素子４２に流れ、その
値はVppからトランジスタ３０の両端の電圧を差
し引いた値を素子４２の抵抗値で除すことによつ
て決定される。電流IRが流れる結果、接続点４４
に電圧V1が発生され、これが比較器３４の反転
入力に印加される。第２の電流枝路では、電流IA
が流れ、それがトランジスタ３２を通る結果とし
て、接続点３５に電圧V2が得られる。比較器の
出力４０がトランジスタ３６のゲート４６の電圧
を値V3に変化させ、IAが基準電流IRと略等しくな
る様にする。この同じ値のV3がトランジスタ４
６ａ，４６ｂ等のゲートにも印加される。所定の
行線５１の電圧をVppに高めることによつて、所
定の行線が選択されると、所定の１つのトランジ
スタ４６ａ，４６ｂ等の内の所定の１つ、関連し
た１つの浮遊ゲート・トランジスタ３８′及び関
連した１つのアース選択トランジスタ５７が直列
になる。これらの３つの回路素子は、電流モジユ
ール４９の第２の枝路にある直列の素子と同じで
ある。モジユール４９のトランジスタがアレーの
トランジスタと同じ方法によつて作られるから、
トランジスタ４６ａ，４６ｂ等のゲートに電圧
V3が印加されることにより、アレーにはIAと略
同じプログラミング電流が得られる。この為、ア
レーのトランジスタ３８′に対するプログラミン
グ電流IAが基準電流IRによつて決定され、これは
主に抵抗素子４２の抵抗値Ｒの関数である。この
抵抗値は比較的厳密な許容公差で作ることが出
来、バイポーラ・トランジスタ、Ｎチヤンネル又
はＰチヤンネルMOSトランジスタ、又は拡散抵
抗又はポリシリコン抵抗の形にすることが出来
る。
第３図に示す様な別の形のモジユールは、基準
アース選択Ｐチヤンネル・トランジスタ６０を抵
抗６１と直列に接続して構成される基準電流枝路
を持ち、トランジスタ６０は、そのゲートをアー
スに接続することによつてオン状態にバイアス
し、こうして基準電流IRを設定する。第２の枝路
はＰチヤンネル制御選択トランジスタ６８をオン
状態にバイアスされた浮遊ゲート・トランジスタ
６６及びアースに結合されたモジユール形プログ
ラミング制御トランジスタ６４と直列に接続する
ことによつて構成される。トランジスタ６０と抵
抗素子６１の接続点が比較器６２の反転入力に結
合され、トランジスタ６８及び浮遊ゲート・トラ
ンジスタ６６の接続点７２が比較器６２の非反転
入力に接続される。比較器６２の出力７４がモジ
ユール制御トランジスタ６４のゲートに結合され
る。
アース選択Ｐチヤンネル・トランジスタ６０を抵
抗６１と直列に接続して構成される基準電流枝路
を持ち、トランジスタ６０は、そのゲートをアー
スに接続することによつてオン状態にバイアス
し、こうして基準電流IRを設定する。第２の枝路
はＰチヤンネル制御選択トランジスタ６８をオン
状態にバイアスされた浮遊ゲート・トランジスタ
６６及びアースに結合されたモジユール形プログ
ラミング制御トランジスタ６４と直列に接続する
ことによつて構成される。トランジスタ６０と抵
抗素子６１の接続点が比較器６２の反転入力に結
合され、トランジスタ６８及び浮遊ゲート・トラ
ンジスタ６６の接続点７２が比較器６２の非反転
入力に接続される。比較器６２の出力７４がモジ
ユール制御トランジスタ６４のゲートに結合され
る。
第３図の回路の動作は、Ｎチヤンネル・トラン
ジスタではなく、Ｐチヤンネル・トランジスタ６
０，６８の両端の電圧に比較すること、並びにモ
ジユール制御トランジスタ６４がＰチヤンネル・
トランジスタではなく、Ｎチヤンネル・トランジ
スタであることを別とすれば、第２図と略同じで
ある。この場合、アレー内の回路素子は電流モジ
ユール６９の第２の枝路にあるものに対応する。
ジスタではなく、Ｐチヤンネル・トランジスタ６
０，６８の両端の電圧に比較すること、並びにモ
ジユール制御トランジスタ６４がＰチヤンネル・
トランジスタではなく、Ｎチヤンネル・トランジ
スタであることを別とすれば、第２図と略同じで
ある。この場合、アレー内の回路素子は電流モジ
ユール６９の第２の枝路にあるものに対応する。
第２図のアレーは、Vpp線４８及び夫々のトラ
ンジスタ４６ａ，４６ｂ等の間の夫々の列５４に
列選択トランジスタ６０ａ，６０ｂ，６０ｃ…等
を入れると共に、Ｐチヤンネル・トランジスタ３
６と直列にＰチヤンネル・トランジスタ４７を入
れることにより、第４図に示す様に変更すること
が出来る。列選択トランジスタ６０のゲート５８
を低電位に駆動することにより、適当な１つ又は
更に多くの列線５４が選択される。その他の点で
は、第４図の回路の動作は第２図と同じである。
トランジスタ４７を利用して、アレーの各列に対
し、第２の枝路を同一にする。
ンジスタ４６ａ，４６ｂ等の間の夫々の列５４に
列選択トランジスタ６０ａ，６０ｂ，６０ｃ…等
を入れると共に、Ｐチヤンネル・トランジスタ３
６と直列にＰチヤンネル・トランジスタ４７を入
れることにより、第４図に示す様に変更すること
が出来る。列選択トランジスタ６０のゲート５８
を低電位に駆動することにより、適当な１つ又は
更に多くの列線５４が選択される。その他の点で
は、第４図の回路の動作は第２図と同じである。
トランジスタ４７を利用して、アレーの各列に対
し、第２の枝路を同一にする。
本発明を実施例について説明したが、この説明
は本発明を制約するものと解してはならない。当
業者には、以上の説明から、図示の実施例の種々
の変更並びにこの発明のその他の実施例が容易に
考えられよう。従つて、特許請求の範囲には、こ
の発明の範囲内に含まれるこの様な全ての変更又
は実施例を包括するものであることを承知された
い。
は本発明を制約するものと解してはならない。当
業者には、以上の説明から、図示の実施例の種々
の変更並びにこの発明のその他の実施例が容易に
考えられよう。従つて、特許請求の範囲には、こ
の発明の範囲内に含まれるこの様な全ての変更又
は実施例を包括するものであることを承知された
い。
以上の説明に関連して、更に下記の項を開示す
る。
る。
(1) 夫々関連するソース及びドレイン線の間に結
合された浮遊ゲート・トランジスタの組のアレ
ー・アレープログラミング制御トランジスタ、
及び各々のドレイン及びソース線に結合されて
いて、プログラミング・モードでは各々の選択
された浮遊ゲート・トランジスタが高電圧Vpp
及びアース電位の間で前記制御トランジスタ及
び当該アース選択トランジスタと直列になる様
にするアース選択トランジスタを持つ形式の電
気的にプログラム可能な半導体メモリ装置に於
て、Vpp及びアースの間に接続された第１の導
電回路素子と直列であつて、当該抵抗素子と前
記第１の導電回路素子の間の接続点に電圧V1
が設定される様にする抵抗素子と、全てVpp及
びアースの間に直列に接続されていて、当該第
２の回路素子及び当該モジユール形浮遊ゲー
ト・トランジスタの間の接続点に電圧V2が設
定される様な、共に導電状態にバイアスされた
第２の導電回路素子、及びモジユール形浮遊ゲ
ート・トランジスタ及びモジユール形プログラ
ミング制御トランジスタと、V1及びV2を比較
し、前記モジユール形制御トランジスタのゲー
ト電圧V3を調節して、電圧V2を電圧V1と等し
くし、V3を前記アレーの制御トランジスタの
ゲートに印加する手段とを有する電気的にプロ
グラム可能な半導体メモリ装置。
合された浮遊ゲート・トランジスタの組のアレ
ー・アレープログラミング制御トランジスタ、
及び各々のドレイン及びソース線に結合されて
いて、プログラミング・モードでは各々の選択
された浮遊ゲート・トランジスタが高電圧Vpp
及びアース電位の間で前記制御トランジスタ及
び当該アース選択トランジスタと直列になる様
にするアース選択トランジスタを持つ形式の電
気的にプログラム可能な半導体メモリ装置に於
て、Vpp及びアースの間に接続された第１の導
電回路素子と直列であつて、当該抵抗素子と前
記第１の導電回路素子の間の接続点に電圧V1
が設定される様にする抵抗素子と、全てVpp及
びアースの間に直列に接続されていて、当該第
２の回路素子及び当該モジユール形浮遊ゲー
ト・トランジスタの間の接続点に電圧V2が設
定される様な、共に導電状態にバイアスされた
第２の導電回路素子、及びモジユール形浮遊ゲ
ート・トランジスタ及びモジユール形プログラ
ミング制御トランジスタと、V1及びV2を比較
し、前記モジユール形制御トランジスタのゲー
ト電圧V3を調節して、電圧V2を電圧V1と等し
くし、V3を前記アレーの制御トランジスタの
ゲートに印加する手段とを有する電気的にプロ
グラム可能な半導体メモリ装置。
(2) 第(1)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記第１の導電回路
素子及び前記第２の導電回路素子が、何れも導
電状態にバイアスされた基準選択及びアース選
択トランジスタである電気的にプログラム可能
な半導体メモリ装置。
半導体メモリ装置に於て、前記第１の導電回路
素子及び前記第２の導電回路素子が、何れも導
電状態にバイアスされた基準選択及びアース選
択トランジスタである電気的にプログラム可能
な半導体メモリ装置。
(3) 第(2)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記比較手段が、一
方の入力が前記抵抗素子及び前記基準アース選
択トランジスタの接続点に結合され、別の入力
が前記選択トランジスタ及び前記浮遊ゲート・
トランジスタの接続点に結合され、且つ出力が
前記モジユール形プログラミング制御トランジ
スタ及びアレー・プログラミング制御トランジ
スタのゲートに結合されている比較器である電
気的にプログラム可能な半導体メモリ装置。
半導体メモリ装置に於て、前記比較手段が、一
方の入力が前記抵抗素子及び前記基準アース選
択トランジスタの接続点に結合され、別の入力
が前記選択トランジスタ及び前記浮遊ゲート・
トランジスタの接続点に結合され、且つ出力が
前記モジユール形プログラミング制御トランジ
スタ及びアレー・プログラミング制御トランジ
スタのゲートに結合されている比較器である電
気的にプログラム可能な半導体メモリ装置。
(4) 第(3)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記半導体材料がシ
リコンである電気的にプログラム可能な半導体
メモリ装置。
半導体メモリ装置に於て、前記半導体材料がシ
リコンである電気的にプログラム可能な半導体
メモリ装置。
(5) 第(3)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記モジユール形プ
ログラミング制御トランジスタ及びアレー・プ
ログラミング制御トランジスタがＰチヤンネル
電界効果トランジスタである電気的にプログラ
ム可能な半導体メモリ装置。
半導体メモリ装置に於て、前記モジユール形プ
ログラミング制御トランジスタ及びアレー・プ
ログラミング制御トランジスタがＰチヤンネル
電界効果トランジスタである電気的にプログラ
ム可能な半導体メモリ装置。
(6) 第(5)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記モジユール形プ
ログラミング制御トランジスタ及びアレー・プ
ログラミング制御トランジスタがＮチヤンネル
電界効果トランジスタである電気的にプログラ
ム可能な半導体メモリ装置。
半導体メモリ装置に於て、前記モジユール形プ
ログラミング制御トランジスタ及びアレー・プ
ログラミング制御トランジスタがＮチヤンネル
電界効果トランジスタである電気的にプログラ
ム可能な半導体メモリ装置。
(7) 第(4)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記アレー・プログ
ラミング制御トランジスタ及び浮遊ゲート・ト
ランジスタが、前記モジユール形プログラミン
グ制御トランジスタ及びモジユール形浮遊ゲー
ト・トランジスタと同じ方法によつて作られる
電気的にプログラム可能な半導体メモリ装置。
半導体メモリ装置に於て、前記アレー・プログ
ラミング制御トランジスタ及び浮遊ゲート・ト
ランジスタが、前記モジユール形プログラミン
グ制御トランジスタ及びモジユール形浮遊ゲー
ト・トランジスタと同じ方法によつて作られる
電気的にプログラム可能な半導体メモリ装置。
(8) 第(3)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記抵抗素子がバイ
ポーラ・トランジスタである電気的にプログラ
ム可能な半導体メモリ装置。
半導体メモリ装置に於て、前記抵抗素子がバイ
ポーラ・トランジスタである電気的にプログラ
ム可能な半導体メモリ装置。
(9) 第(3)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記抵抗素子が拡散
抵抗である電気的にプログラム可能な半導体メ
モリ装置。
半導体メモリ装置に於て、前記抵抗素子が拡散
抵抗である電気的にプログラム可能な半導体メ
モリ装置。
(10) 第(3)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記抵抗素子がポリ
シリコン抵抗である電気的にプログラム可能な
半導体メモリ装置。
半導体メモリ装置に於て、前記抵抗素子がポリ
シリコン抵抗である電気的にプログラム可能な
半導体メモリ装置。
(11) 第(3)項に記載した電気的にプログラム可能な
半導体メモリ装置に於て、前記抵抗素子が
MOSトランジスタである電気的にプログラム
可能な半導体メモリ装置。
半導体メモリ装置に於て、前記抵抗素子が
MOSトランジスタである電気的にプログラム
可能な半導体メモリ装置。
(12) 電気的にプログラム可能な固定メモリ浮遊ゲ
ート・トランジスタのアレーのプログラミング
電流を制御する方法に於て、所望の基準電流を
設定し、該基準電流によつて回路素子の両端に
発生された電圧V1を、選ばれた１つのアレー
浮遊ゲート・トランジスタの通路内にある回路
素子と同様な回路素子を持つ別の電流通路内に
ある同様な回路素子の両端に発生された電圧
V2と比較し、比較器の反転入力にV1、その非
反転入力にV2を印加すると共に、比較器の出
力を前記回路通路内にあるモジユール形プログ
ラミング制御トランジスタのゲートに印加し
て、該制御トランジスタの両端の電圧が前記比
較器からの信号出力に応答して変化して、前記
別の電流通路内の電流を前記基準電流と略等し
く保つ様に、前記比較器の出力を選ばれたアレ
ー浮遊ゲート・トランジスタと直列のアレー・
プログラミング制御トランジスタのゲートに印
加して、該選ばれた浮遊ゲート・トランジスタ
を通る電流を前記基準電流と略等しく保つ工程
を含む方法。
ート・トランジスタのアレーのプログラミング
電流を制御する方法に於て、所望の基準電流を
設定し、該基準電流によつて回路素子の両端に
発生された電圧V1を、選ばれた１つのアレー
浮遊ゲート・トランジスタの通路内にある回路
素子と同様な回路素子を持つ別の電流通路内に
ある同様な回路素子の両端に発生された電圧
V2と比較し、比較器の反転入力にV1、その非
反転入力にV2を印加すると共に、比較器の出
力を前記回路通路内にあるモジユール形プログ
ラミング制御トランジスタのゲートに印加し
て、該制御トランジスタの両端の電圧が前記比
較器からの信号出力に応答して変化して、前記
別の電流通路内の電流を前記基準電流と略等し
く保つ様に、前記比較器の出力を選ばれたアレ
ー浮遊ゲート・トランジスタと直列のアレー・
プログラミング制御トランジスタのゲートに印
加して、該選ばれた浮遊ゲート・トランジスタ
を通る電流を前記基準電流と略等しく保つ工程
を含む方法。
(13) 第(11)項に記載した方法に於て、前記基準電流
の電流通路内にあつて、前記別の通路内の対応
する回路素子と同じである回路素子が、電界効
果トランジスタである方法。
の電流通路内にあつて、前記別の通路内の対応
する回路素子と同じである回路素子が、電界効
果トランジスタである方法。
(14) 第(13)項に記載した方法に於て、電界効果トラ
ンジスタの他に、前記別の電流通路内にある回
路素子が、電気的にプログラム可能な浮遊ゲー
ト・トランジスタ及び第２の電界効果トランジ
スタである方法。
ンジスタの他に、前記別の電流通路内にある回
路素子が、電気的にプログラム可能な浮遊ゲー
ト・トランジスタ及び第２の電界効果トランジ
スタである方法。
(15) 第(14)項に記載した方法に於て、前記基準電流
の電流通路内にある回路素子が、導電状態にバ
イアスされた電界効果トランジスタと直列の抵
抗素子を含んでいる方法。
の電流通路内にある回路素子が、導電状態にバ
イアスされた電界効果トランジスタと直列の抵
抗素子を含んでいる方法。
(16) 第(13)項に記載した方法に於て、前記抵抗素子
がバイポーラ・トランジスタである方法。
がバイポーラ・トランジスタである方法。
(17) 第(13)項に記載した方法に於て、前記抵抗素子
が拡散抵抗である方法。
が拡散抵抗である方法。
(18) 第(13)項に記載した方に於て、前記抵抗素子が
ポリシリコン抵抗である方法。
ポリシリコン抵抗である方法。
(19) 第(12)項に記載した方法に於て、前記抵抗素子
がMOSトランジスタである方法。
がMOSトランジスタである方法。
第１図は典型的なEPROMセルのソース／ドレ
イン電圧対ソース／ドレイン電流の特性曲線及び
典型的なプログラミング負荷線を示すグラフ、第
２図はEPROMセルのアレーに結合された
EPROMプログラミング電流制御装置の回路図、
第３図はEPROMプログラミング電流制御装置の
回路図、第４図は列選択トランジスタを持つ別の
プログラミング電流制御装置の回路図である。 主な符号の説明、３０：基準アース選択トラン
ジスタ、３２：制御選択トランジスタ、３４：比
較器、３５，４４：接続点、３６：モジユール形
プログラミング制御トランジスタ、３８：モジユ
ール形浮遊ゲート・トランジスタ、３８′：アレ
ー浮遊ゲート・トランジスタ、４２：抵抗素子。
イン電圧対ソース／ドレイン電流の特性曲線及び
典型的なプログラミング負荷線を示すグラフ、第
２図はEPROMセルのアレーに結合された
EPROMプログラミング電流制御装置の回路図、
第３図はEPROMプログラミング電流制御装置の
回路図、第４図は列選択トランジスタを持つ別の
プログラミング電流制御装置の回路図である。 主な符号の説明、３０：基準アース選択トラン
ジスタ、３２：制御選択トランジスタ、３４：比
較器、３５，４４：接続点、３６：モジユール形
プログラミング制御トランジスタ、３８：モジユ
ール形浮遊ゲート・トランジスタ、３８′：アレ
ー浮遊ゲート・トランジスタ、４２：抵抗素子。
Claims (1)
- 【特許請求の範囲】 １ アレイ浮遊ゲート・トランジスタ、プログラ
ミング制御トランジスタ及びアース選択トランジ
スタを有し、所定のプログラミングモードにおい
て、選択された所定の浮遊ゲート・トランジスタ
に直列接続される制御トランジスタ及びアース選
択トランジスタが高電圧Vppとアース電位との間
で接続された電気的にプログラム可能な半導体メ
モリ装置において、 所定の基準電圧を生成する電圧分配器と、 前記アレイ浮遊ゲート・トランジスタ、プログ
ラミング制御トランジスタ及びアース選択トラン
ジスタと同様な構成で、直列にVppと接地電位と
の間に接続された比較浮遊ゲート・トランジス
タ、比較プログラミング制御トランジスタ及び比
較アース選択トランジスタと、 前記基準電圧と前記比較浮遊ゲート・トランジ
スタ上の電圧とを比較し、前記基準電圧に基づく
所定の制御電圧を前記比較プログラミング制御ト
ランジスタに供給する比較器と、 前記制御電圧を前記プログラミング制御トラン
ジスタに供給する回路と、 を備えたことを特徴とする電気的にプログラム可
能な半導体メモリ装置。 ２ 電気的にプログラム可能なアレイ浮遊ゲー
ト・トランジスタのプログラミング電流を制御す
る方法であつて、 所定の基準電圧を生成し、 前記基準電圧によつて所定の回路に発生する電
圧V1を、別の電流路に形成されると共に、前記
アレイ浮遊ゲート・トランジスタの内の選択され
た一つの電流路の回路素子と同様な回路素子に発
生する電圧V2と比較し、 前記電圧V1を所定のコンパレータの反転入力
に、かつ前記電圧V2を非反転入力に入力し、そ
のコンパレータ出力を前記電流路に設けられた所
定のモジユール・プログラミング制御トランジス
タのゲートに供給し、これにより当該制御トラン
ジスタの電圧が前記コンパレータからの出力信号
に基づいて変化し、前記別の電流路の電流を前記
基準電流と実質的に同一とし、 前記コンパレータ出力を選択されたアレイ浮遊
ゲート・トランジスタに直列接続された所定のア
レイプログラミング制御トランジスタの所定のゲ
ートに供給し、前記選択された浮遊ゲート・トラ
ンジスタを流れる電流が前記基準電流と実質的に
同一となる様にする ことを特徴とするプログラミング電流を制御する
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US786981 | 1985-10-15 | ||
| US06/786,981 US4723225A (en) | 1985-10-15 | 1985-10-15 | Programming current controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177797A JPS62177797A (ja) | 1987-08-04 |
| JPH0529996B2 true JPH0529996B2 (ja) | 1993-05-06 |
Family
ID=25140103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61244006A Granted JPS62177797A (ja) | 1985-10-15 | 1986-10-14 | 電気的にプログラム可能な半導体メモリ装置とアレ−のプログラミング電流を制御する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4723225A (ja) |
| EP (1) | EP0225441B1 (ja) |
| JP (1) | JPS62177797A (ja) |
| DE (1) | DE3683930D1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| JPS6432494A (en) * | 1987-07-27 | 1989-02-02 | Mitsubishi Electric Corp | Non-volatile semiconductor storage device |
| US4868790A (en) * | 1988-04-28 | 1989-09-19 | Texas Instruments Incorporated | Reference circuit for integrated memory arrays having virtual ground connections |
| US5042009A (en) * | 1988-12-09 | 1991-08-20 | Waferscale Integration, Inc. | Method for programming a floating gate memory device |
| KR910007434B1 (ko) * | 1988-12-15 | 1991-09-26 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법 |
| US5299150A (en) * | 1989-01-10 | 1994-03-29 | Actel Corporation | Circuit for preventing false programming of anti-fuse elements |
| US5177705A (en) * | 1989-09-05 | 1993-01-05 | Texas Instruments Incorporated | Programming of an electrically-erasable, electrically-programmable, read-only memory array |
| US5027321A (en) * | 1989-11-21 | 1991-06-25 | Intel Corporation | Apparatus and method for improved reading/programming of virtual ground EPROM arrays |
| US5128895A (en) * | 1989-11-21 | 1992-07-07 | Intel Corporation | Method for programming a virtual ground EPROM cell including slow ramping of the column line voltage |
| EP0432481A3 (en) * | 1989-12-14 | 1992-04-29 | Texas Instruments Incorporated | Methods and apparatus for verifying the state of a plurality of electrically programmable memory cells |
| JP2606941B2 (ja) * | 1990-02-19 | 1997-05-07 | 富士通株式会社 | 不揮発性メモリの書込み回路 |
| US5132933A (en) * | 1990-12-21 | 1992-07-21 | Schreck John F | Bias circuitry for nonvolatile memory array |
| US5491658A (en) * | 1991-02-13 | 1996-02-13 | Texas Instruments Incorporated | Column decoder for virtual ground memory array |
| US5719806A (en) * | 1991-02-18 | 1998-02-17 | Yamane; Masatoshi | Memory cell array |
| US5367213A (en) * | 1993-06-09 | 1994-11-22 | Micron Semiconductor, Inc. | P-channel sense amplifier pull-up circuit incorporating a voltage comparator for use in DRAM memories having non-bootstrapped word lines |
| FR2718273B1 (fr) * | 1994-03-31 | 1996-05-24 | Sgs Thomson Microelectronics | Mémoire intégrée avec circuit de maintien de la tension de colonne. |
| US5481492A (en) * | 1994-12-14 | 1996-01-02 | The United States Of America As Represented By The Secretary Of The Navy | Floating gate injection voltage regulator |
| JP4715024B2 (ja) * | 2001-05-08 | 2011-07-06 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置のプログラム方法 |
| JP2002334588A (ja) * | 2001-05-11 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| US20110002161A1 (en) * | 2009-07-06 | 2011-01-06 | Seagate Technology Llc | Phase change memory cell with selecting element |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4218764A (en) * | 1978-10-03 | 1980-08-19 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory refresh control circuit |
| JPS5654693A (en) * | 1979-10-05 | 1981-05-14 | Hitachi Ltd | Programable rom |
| US4387447A (en) * | 1980-02-04 | 1983-06-07 | Texas Instruments Incorporated | Column and ground select sequence in electrically programmable memory |
| NL8400661A (nl) * | 1984-03-01 | 1985-10-01 | Philips Nv | Halfgeleiderinrichting met tenminste een niet-vluchtige geheugentransistor. |
-
1985
- 1985-10-15 US US06/786,981 patent/US4723225A/en not_active Expired - Lifetime
-
1986
- 1986-09-17 EP EP86112823A patent/EP0225441B1/en not_active Expired
- 1986-09-17 DE DE8686112823T patent/DE3683930D1/de not_active Expired - Lifetime
- 1986-10-14 JP JP61244006A patent/JPS62177797A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0225441A2 (en) | 1987-06-16 |
| US4723225A (en) | 1988-02-02 |
| EP0225441B1 (en) | 1992-02-19 |
| EP0225441A3 (en) | 1989-03-08 |
| DE3683930D1 (de) | 1992-03-26 |
| JPS62177797A (ja) | 1987-08-04 |
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