JPH09298428A - Ｍｏｓ差動段のオフセットを補償する方法および回路 - Google Patents
Ｍｏｓ差動段のオフセットを補償する方法および回路Info
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- JPH09298428A JPH09298428A JP8347759A JP34775996A JPH09298428A JP H09298428 A JPH09298428 A JP H09298428A JP 8347759 A JP8347759 A JP 8347759A JP 34775996 A JP34775996 A JP 34775996A JP H09298428 A JPH09298428 A JP H09298428A
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- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
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Abstract
(57)【要約】
【課題】 簡単な方法により、差動入力段のオフセット
をほとんど完全に補償する。 【解決手段】 差動入力段２は、しきい値がプログラム
可能な少なくとも１つのプログラム可能なフローティン
グゲートトランジスタ１０を有している。そのしきい値
は、初期に、必要なしきい値と異なるしきい値レベルに
設定されており、そのため差動入力段２は不平衡であ
る。差動入力段２の差動入力１２，１３に平衡入力電圧
を印加し、プログラム電圧をプログラム可能なフローテ
ィングゲートトランジスタ１０に印加して、差動入力段
２がスイッチするまで、設定されたしきい値を修正し、
次に、プログラム電圧を直ちに遮断し、それにより、平
衡入力電圧により差動入力段２が平衡するのに必要な電
荷がプログラム可能なフローティングゲートトランジス
タ１０に記憶される。
をほとんど完全に補償する。 【解決手段】 差動入力段２は、しきい値がプログラム
可能な少なくとも１つのプログラム可能なフローティン
グゲートトランジスタ１０を有している。そのしきい値
は、初期に、必要なしきい値と異なるしきい値レベルに
設定されており、そのため差動入力段２は不平衡であ
る。差動入力段２の差動入力１２，１３に平衡入力電圧
を印加し、プログラム電圧をプログラム可能なフローテ
ィングゲートトランジスタ１０に印加して、差動入力段
２がスイッチするまで、設定されたしきい値を修正し、
次に、プログラム電圧を直ちに遮断し、それにより、平
衡入力電圧により差動入力段２が平衡するのに必要な電
荷がプログラム可能なフローティングゲートトランジス
タ１０に記憶される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ差動段のた
めのオフセット補償方法および回路に関する。
めのオフセット補償方法および回路に関する。
【０００２】
【従来の技術】既知のように、電圧オフセットは、差動
段および差動段に基づく回路（例えば、オペレーショナ
ルアンプ等）の最も一般的で最も厄介な問題の一つであ
る。
段および差動段に基づく回路（例えば、オペレーショナ
ルアンプ等）の最も一般的で最も厄介な問題の一つであ
る。
【０００３】
【発明が解決しようとする課題】ところが、提案され、
現在実現されている様々な解決策においては、性能およ
び／または単純さの点で完全に満足するものはない。
現在実現されている様々な解決策においては、性能およ
び／または単純さの点で完全に満足するものはない。
【０００４】そこで、本発明の目的は、複雑な補償構造
を必要としない簡単な方法により、オフセットをほとん
ど完全に補償することができる方法および回路を提供す
ることにある。
を必要としない簡単な方法により、オフセットをほとん
ど完全に補償することができる方法および回路を提供す
ることにある。
【０００５】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００７】すなわち、本発明によれば、請求項１およ
び請求項４に記載されているように、ＭＯＳ差動段のた
めのオフセット補償方法および回路が提供される。
び請求項４に記載されているように、ＭＯＳ差動段のた
めのオフセット補償方法および回路が提供される。
【０００８】本発明はまた、オフセットを補償するた
め、電気的にプログラム可能なトランジスタを差動段に
おいて使用することに関する。
め、電気的にプログラム可能なトランジスタを差動段に
おいて使用することに関する。
【０００９】本発明は、オフセットを除去するため、プ
ログラム可能なトランジスタ（不揮発性メモリセル、即
ちＥＥＰＲＯＭメモリセルやフラッシュメモリセル等の
フローティングゲートトランジスタ、を意味する）およ
び特別なトランジスタプログラム回路を差動段において
用いることの可能性に基づくものである。実際には、差
動段はプログラム可能なトランジスタを主な要素として
含んでおり、そのうちの一つは所望のしきい値に比較し
て異なる（より高いまたはより低い）しきい値のレベル
に設定されており、それにより差動段は、平衡した入力
電圧が存在する場合でも不平衡となっている。次に、プ
ログラム電圧が印加されて電荷が抜出しまたは注入さ
れ、差動段がスイッチするまで、プログラム可能なトラ
ンジスタの設定しきい値を減少または増加させる。差動
段のスイッチは、差動段が平衡していることを示すが、
その時点で、プログラム電圧は直ちに遮断される。これ
により、要求された電圧値で差動段をスイッチさせる適
正なしきい値レベルが設定され、差動段におけるオフセ
ットを完全に除去することができる。
ログラム可能なトランジスタ（不揮発性メモリセル、即
ちＥＥＰＲＯＭメモリセルやフラッシュメモリセル等の
フローティングゲートトランジスタ、を意味する）およ
び特別なトランジスタプログラム回路を差動段において
用いることの可能性に基づくものである。実際には、差
動段はプログラム可能なトランジスタを主な要素として
含んでおり、そのうちの一つは所望のしきい値に比較し
て異なる（より高いまたはより低い）しきい値のレベル
に設定されており、それにより差動段は、平衡した入力
電圧が存在する場合でも不平衡となっている。次に、プ
ログラム電圧が印加されて電荷が抜出しまたは注入さ
れ、差動段がスイッチするまで、プログラム可能なトラ
ンジスタの設定しきい値を減少または増加させる。差動
段のスイッチは、差動段が平衡していることを示すが、
その時点で、プログラム電圧は直ちに遮断される。これ
により、要求された電圧値で差動段をスイッチさせる適
正なしきい値レベルが設定され、差動段におけるオフセ
ットを完全に除去することができる。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施形態
を、例示的に添付図面を参照して説明する。
を、例示的に添付図面を参照して説明する。
【００１１】図１において、符号１はオペレーショナル
アンプを示しており、既知のように、差動入力段２およ
び出力段３を有している。更に、アンプ１は、本発明の
原理を実現するオフセット補償部４を有している。
アンプを示しており、既知のように、差動入力段２およ
び出力段３を有している。更に、アンプ１は、本発明の
原理を実現するオフセット補償部４を有している。
【００１２】より詳細に述べると、差動入力段２は、図
２の断面図に示されているプログラム可能なフローティ
ングゲートトランジスタの形態の１対のトランジスタ１
０，１１を有している。トランジスタ１０および１１は
Ｎチャネルタイプのものであって、制御ゲートターミナ
ルはアンプ１の差動入力１２，１３を定義しており、ソ
ースターミナルは互いに接続されてバイアストランジス
タ１４のドレインターミナルに接続されており、ドレイ
ンターミナルは電流ミラー回路１５に接続されている。
２の断面図に示されているプログラム可能なフローティ
ングゲートトランジスタの形態の１対のトランジスタ１
０，１１を有している。トランジスタ１０および１１は
Ｎチャネルタイプのものであって、制御ゲートターミナ
ルはアンプ１の差動入力１２，１３を定義しており、ソ
ースターミナルは互いに接続されてバイアストランジス
タ１４のドレインターミナルに接続されており、ドレイ
ンターミナルは電流ミラー回路１５に接続されている。
【００１３】電流ミラー回路１５は、第１および第２の
ＰチャネルＭＯＳトランジスタ１７，１８を有してお
り、ソースターミナルは互いに接続されてＶDDの上部電
源線２０に接続され、ゲートターミナルは互いに接続さ
れている。トランジスタ１７はダイオード接続されてお
り、そのドレインターミナルはフローティングゲートト
ランジスタ１０のドレインターミナルに接続されてい
る。トランジスタ１８は、そのドレインターミナルが、
差動段の出力ノード２１において、フローティングゲー
トトランジスタ１１のドレインターミナルに接続されて
いる。
ＰチャネルＭＯＳトランジスタ１７，１８を有してお
り、ソースターミナルは互いに接続されてＶDDの上部電
源線２０に接続され、ゲートターミナルは互いに接続さ
れている。トランジスタ１７はダイオード接続されてお
り、そのドレインターミナルはフローティングゲートト
ランジスタ１０のドレインターミナルに接続されてい
る。トランジスタ１８は、そのドレインターミナルが、
差動段の出力ノード２１において、フローティングゲー
トトランジスタ１１のドレインターミナルに接続されて
いる。
【００１４】トランジスタ１４はＮチャネルタイプであ
り、ソースターミナルはＶSS（通常、−ＶDDに等しい）
のマイナスの電源線２３に接続されており、ゲートター
ミナルはバイアスノード２４に接続されている。バイア
スノード２４はＮチャネルトランジスタ２５のソースタ
ーミナルとＮチャネルトランジスタ２６のドレインター
ミナルに接続されている。トランジスタ２５は抵抗型で
あり、ドレインターミナルはプラスの電源線２０に接続
されており、ゲートターミナルはアースされている。ト
ランジスタ２６はダイオード接続されており、ソースタ
ーミナルはマイナスの電源線２３に接続されている。
り、ソースターミナルはＶSS（通常、−ＶDDに等しい）
のマイナスの電源線２３に接続されており、ゲートター
ミナルはバイアスノード２４に接続されている。バイア
スノード２４はＮチャネルトランジスタ２５のソースタ
ーミナルとＮチャネルトランジスタ２６のドレインター
ミナルに接続されている。トランジスタ２５は抵抗型で
あり、ドレインターミナルはプラスの電源線２０に接続
されており、ゲートターミナルはアースされている。ト
ランジスタ２６はダイオード接続されており、ソースタ
ーミナルはマイナスの電源線２３に接続されている。
【００１５】出力段３は、ＰＭＯＳ出力トランジスタ２
９と、能動負荷を定義するＮＭＯＳトランジスタ３１を
有している。より詳細に述べると、トランジスタ２９
は、ゲートターミナルがノード２１に接続されており、
ソースターミナルはプラスの電源線２０に接続されてお
り、ドレインターミナルはアンプ１の出力ターミナル３
０を形成している。トランジスタ３１は、ドレインター
ミナルが出力ターミナル３０に接続されており、ゲート
ターミナルがバイアスノード２４に接続されており、ソ
ースターミナルはマイナスの電源線２３に接続されてい
る。
９と、能動負荷を定義するＮＭＯＳトランジスタ３１を
有している。より詳細に述べると、トランジスタ２９
は、ゲートターミナルがノード２１に接続されており、
ソースターミナルはプラスの電源線２０に接続されてお
り、ドレインターミナルはアンプ１の出力ターミナル３
０を形成している。トランジスタ３１は、ドレインター
ミナルが出力ターミナル３０に接続されており、ゲート
ターミナルがバイアスノード２４に接続されており、ソ
ースターミナルはマイナスの電源線２３に接続されてい
る。
【００１６】出力ターミナル３０はまた、周波数補償回
路３３を介してノード２１に接続されている。周波数補
償ネットワーク３３は、Ｐチャネル抵抗型トランジスタ
３４とキャパシタ３５とから成っている。より詳細に述
べると、補償トランジスタ３４はゲートターミナルがバ
イアスノード２４に接続されており、第１の（ドレイ
ン）ターミナルはノード２１に接続されており、第２の
（ソース）ターミナルは補償キャパシタ３５を介してア
ンプ１の出力ターミナル３０に接続されている。
路３３を介してノード２１に接続されている。周波数補
償ネットワーク３３は、Ｐチャネル抵抗型トランジスタ
３４とキャパシタ３５とから成っている。より詳細に述
べると、補償トランジスタ３４はゲートターミナルがバ
イアスノード２４に接続されており、第１の（ドレイ
ン）ターミナルはノード２１に接続されており、第２の
（ソース）ターミナルは補償キャパシタ３５を介してア
ンプ１の出力ターミナル３０に接続されている。
【００１７】オフセット補償段４は、プログラムターミ
ナル４０と、トランジスタ１０，１１のフローティング
ゲートにそれぞれ接続された１対のＭＯＳトンネルダイ
オード４１，４２と、結合キャパシタ４３と、プログラ
ムディスエーブル用トランジスタ４４と、反転回路（イ
ンバータ）４５とを有している。
ナル４０と、トランジスタ１０，１１のフローティング
ゲートにそれぞれ接続された１対のＭＯＳトンネルダイ
オード４１，４２と、結合キャパシタ４３と、プログラ
ムディスエーブル用トランジスタ４４と、反転回路（イ
ンバータ）４５とを有している。
【００１８】より詳細に述べると、ダイオード４１は、
その陰極がトランジスタ１０のフローティングゲートに
接続されており（後に、図２を参照してより詳細に説明
する）、陽極はノード４８に接続されている。ノード４
８は、キャパシタ４３を介してプログラムターミナル４
０に接続されている。キャパシタ４３のサイズは、プロ
グラムの際のトンネル電流により顕著に放電されないよ
うな、しかし、トランジスタ４４がオンとされるときに
はそのチャネル電流により迅速に放電されるようなサイ
ズとされている（後により詳細に説明する）。ダイオー
ド４２は、その陰極がトランジスタ１１のフローティン
グゲートに接続されており、陽極はアースされている。
ＮＭＯＳプログラムディスエーブル用トランジスタ４４
は、ドレインターミナルがノード４８に接続されてお
り、ソースターミナルはアースされており、ゲートター
ミナルは反転回路４５の出力４９に接続されている。反
転回路４５は、それぞれＰＭＯＳおよびＮＭＯＳである
１対のトランジスタ５０，５１を有しており、それらの
ゲートターミナルは互いに接続されてアンプ１の出力タ
ーミナル３０へ接続されており、ドレインターミナルは
互いに接続されて出力４９を形成しており、ソースター
ミナルはそれぞれプラスの電源線２０およびマイナスの
電源線２３に接続されている。
その陰極がトランジスタ１０のフローティングゲートに
接続されており（後に、図２を参照してより詳細に説明
する）、陽極はノード４８に接続されている。ノード４
８は、キャパシタ４３を介してプログラムターミナル４
０に接続されている。キャパシタ４３のサイズは、プロ
グラムの際のトンネル電流により顕著に放電されないよ
うな、しかし、トランジスタ４４がオンとされるときに
はそのチャネル電流により迅速に放電されるようなサイ
ズとされている（後により詳細に説明する）。ダイオー
ド４２は、その陰極がトランジスタ１１のフローティン
グゲートに接続されており、陽極はアースされている。
ＮＭＯＳプログラムディスエーブル用トランジスタ４４
は、ドレインターミナルがノード４８に接続されてお
り、ソースターミナルはアースされており、ゲートター
ミナルは反転回路４５の出力４９に接続されている。反
転回路４５は、それぞれＰＭＯＳおよびＮＭＯＳである
１対のトランジスタ５０，５１を有しており、それらの
ゲートターミナルは互いに接続されてアンプ１の出力タ
ーミナル３０へ接続されており、ドレインターミナルは
互いに接続されて出力４９を形成しており、ソースター
ミナルはそれぞれプラスの電源線２０およびマイナスの
電源線２３に接続されている。
【００１９】半導体材料ウェハ６０の断面図を示す図２
には、トンネルダイオード４１および４２の実現と、そ
れらのそれぞれ入力トランジスタ１０，１１への接続と
の一例が示されている。より詳細に述べると、図２の符
号６１は単結晶シリコンからなるＰ型基板を示してお
り、それにより定義される表面６２の上に、プログラム
可能なトランジスタ１０（または１１）のための能動領
域６４とトンネルダイオード４１（または４２）のため
の能動領域６５とを横方向に区切る厚いフィールド酸化
物領域６３が形成されている。基板６１は、Ｎ+ 型ソー
ス領域６７およびＮ+ 型ドレイン領域６８（どちらも能
動領域６４に配置されており、トランジスタ１０，１１
のチャネル７２を形成する基板６１の一部により分離さ
れている）を収容し、また、キャパシタ４３への接続が
図示されているＮ+ 型陽極領域６９（能動領域６５に配
置されている）を収容している。多結晶シリコン層（ｐ
ｏｌｙ１）７０は能動領域６４から能動領域６５へ伸び
ている。図２の層７０は、それぞれチャネル７２の上
と、陽極領域６９およびフィールド酸化物領域６３の一
部の上とに伸びる、２つの部分７０ａ，７０ｂを示して
いる。部分７０ａ，７０ｂは互いに一部が接続されてお
り（図示されていないが、電気的な接続７０ｃにより略
図的に示されている）、その部分に、プログラム可能な
トランジスタの標準的なプログラムインジェクタ（図示
されていない）がまた、形成されている。
には、トンネルダイオード４１および４２の実現と、そ
れらのそれぞれ入力トランジスタ１０，１１への接続と
の一例が示されている。より詳細に述べると、図２の符
号６１は単結晶シリコンからなるＰ型基板を示してお
り、それにより定義される表面６２の上に、プログラム
可能なトランジスタ１０（または１１）のための能動領
域６４とトンネルダイオード４１（または４２）のため
の能動領域６５とを横方向に区切る厚いフィールド酸化
物領域６３が形成されている。基板６１は、Ｎ+ 型ソー
ス領域６７およびＮ+ 型ドレイン領域６８（どちらも能
動領域６４に配置されており、トランジスタ１０，１１
のチャネル７２を形成する基板６１の一部により分離さ
れている）を収容し、また、キャパシタ４３への接続が
図示されているＮ+ 型陽極領域６９（能動領域６５に配
置されている）を収容している。多結晶シリコン層（ｐ
ｏｌｙ１）７０は能動領域６４から能動領域６５へ伸び
ている。図２の層７０は、それぞれチャネル７２の上
と、陽極領域６９およびフィールド酸化物領域６３の一
部の上とに伸びる、２つの部分７０ａ，７０ｂを示して
いる。部分７０ａ，７０ｂは互いに一部が接続されてお
り（図示されていないが、電気的な接続７０ｃにより略
図的に示されている）、その部分に、プログラム可能な
トランジスタの標準的なプログラムインジェクタ（図示
されていない）がまた、形成されている。
【００２０】部分７０ａ，７０ｂは、ゲート酸化物層７
１およびトンネル酸化物領域７３により表面６２から電
気的に絶縁されている。より詳細に述べると、トンネル
酸化物領域７３は非常に薄い（例えば、８０オングスト
ローム）が、ゲート酸化物層７１はそれより厚く（約２
００オングストローム）、チャネル７２を覆い、フィー
ルド酸化物領域６３と同化している。
１およびトンネル酸化物領域７３により表面６２から電
気的に絶縁されている。より詳細に述べると、トンネル
酸化物領域７３は非常に薄い（例えば、８０オングスト
ローム）が、ゲート酸化物層７１はそれより厚く（約２
００オングストローム）、チャネル７２を覆い、フィー
ルド酸化物領域６３と同化している。
【００２１】多結晶シリコンの第２の層（ｐｏｌｙ２）
７４は、ｐｏｌｙ１層７０上に伸びており、誘電体層７
５によりｐｏｌｙ１層７０から分離されている。誘電体
層７５は、局所的にゲート酸化物層７１およびフィール
ド酸化物領域６３と同化している。保護酸化物層７６が
ｐｏｌｙ２層７４上に伸びている。
７４は、ｐｏｌｙ１層７０上に伸びており、誘電体層７
５によりｐｏｌｙ１層７０から分離されている。誘電体
層７５は、局所的にゲート酸化物層７１およびフィール
ド酸化物領域６３と同化している。保護酸化物層７６が
ｐｏｌｙ２層７４上に伸びている。
【００２２】図２に示されているように、トランジスタ
１０，１１は標準的なＥＥＰＲＯＭメモリセルと同様に
形成されているが、完全に絶縁されたｐｏｌｙ１層７０
が能動領域６５まで伸びてトンネルダイオード４１，４
２が形成されている点が異なっている。
１０，１１は標準的なＥＥＰＲＯＭメモリセルと同様に
形成されているが、完全に絶縁されたｐｏｌｙ１層７０
が能動領域６５まで伸びてトンネルダイオード４１，４
２が形成されている点が異なっている。
【００２３】次に、図１の回路の動作を図３を参照して
説明する。図３には、ノード４８で計測されるプログラ
ム電圧ＶPP（電圧Ｖ４８）、入力トランジスタ１０，１
１のフローティングゲート領域で計測される電圧ＶFG10
およびＶFG11、ダイオード４１を流れる電流ＩD 、出力
電圧ＶO 、インバータ４５の出力電圧Ｖ49が図示されて
いる。
説明する。図３には、ノード４８で計測されるプログラ
ム電圧ＶPP（電圧Ｖ４８）、入力トランジスタ１０，１
１のフローティングゲート領域で計測される電圧ＶFG10
およびＶFG11、ダイオード４１を流れる電流ＩD 、出力
電圧ＶO 、インバータ４５の出力電圧Ｖ49が図示されて
いる。
【００２４】最初に、トランジスタ１０は高しきい値状
態（フローティングゲートにおける過剰電荷）にプログ
ラムされるので、入力ターミナル１２のバイアスに関係
なくオフ状態となる。トランジスタ１１は所定の公称し
きい値にプログラムされ、その値は不変である。初期の
プログラムは、不揮発メモリセルに通例のように、トラ
ンジスタ１０，１１のドレイン、ソース、ゲートターミ
ナルを適切にバイアスすることにより実行することがで
きる。
態（フローティングゲートにおける過剰電荷）にプログ
ラムされるので、入力ターミナル１２のバイアスに関係
なくオフ状態となる。トランジスタ１１は所定の公称し
きい値にプログラムされ、その値は不変である。初期の
プログラムは、不揮発メモリセルに通例のように、トラ
ンジスタ１０，１１のドレイン、ソース、ゲートターミ
ナルを適切にバイアスすることにより実行することがで
きる。
【００２５】キャリブレーションの際、アンプ１に通常
の電源供給がなされ、入力１２，１３は図１の破線で示
されるように、アースされる。トランジスタ１０がオフ
状態であるため、出力ターミナル３０は高電位（ほぼＶ
DD）、ノード４９は低電位（ほぼＶSS＝−ＶDD）、プロ
グラムディスエーブル用トランジスタ４４はオフ状態、
プログラムノードは初期の低電位（０Ｖ）、ダイオード
４１はディスエーブルとされる。
の電源供給がなされ、入力１２，１３は図１の破線で示
されるように、アースされる。トランジスタ１０がオフ
状態であるため、出力ターミナル３０は高電位（ほぼＶ
DD）、ノード４９は低電位（ほぼＶSS＝−ＶDD）、プロ
グラムディスエーブル用トランジスタ４４はオフ状態、
プログラムノードは初期の低電位（０Ｖ）、ダイオード
４１はディスエーブルとされる。
【００２６】差動段のキャリブレーションのため、プラ
スの電圧パルスがターミナル４０に印加される。電圧Ｖ
PPは、図３に示されているように直線的に増加させるの
が好ましい。ノード４８はキャパシタ４３を介する容量
結合により高電位に引上げられる（図３の電圧Ｖ48を参
照）。電圧ＶPPが、ダイオード４１の両端にそのしきい
値電圧（ここでは約１０Ｖ）に等しい直接の電圧降下を
起こす値に達すると、ダイオード４１は導電を開始し、
トランジスタ１０のフローティングゲート領域への電流
を起こす。即ち、ファウラー−ノルトハイムトンネル効
果（Fowler-Nordheim tunneling ）により、フローティ
ングゲートから電子を抜出す（電流ＩD）。このように
して、トランジスタ１０のフローティングゲート電圧Ｖ
FG10は増加し、トランジスタ１０のしきい値は減少す
る。
スの電圧パルスがターミナル４０に印加される。電圧Ｖ
PPは、図３に示されているように直線的に増加させるの
が好ましい。ノード４８はキャパシタ４３を介する容量
結合により高電位に引上げられる（図３の電圧Ｖ48を参
照）。電圧ＶPPが、ダイオード４１の両端にそのしきい
値電圧（ここでは約１０Ｖ）に等しい直接の電圧降下を
起こす値に達すると、ダイオード４１は導電を開始し、
トランジスタ１０のフローティングゲート領域への電流
を起こす。即ち、ファウラー−ノルトハイムトンネル効
果（Fowler-Nordheim tunneling ）により、フローティ
ングゲートから電子を抜出す（電流ＩD）。このように
して、トランジスタ１０のフローティングゲート電圧Ｖ
FG10は増加し、トランジスタ１０のしきい値は減少す
る。
【００２７】トランジスタ１０のしきい値電圧は、アン
プ１の入力段２が電気的に平衡状態に達するまで減少し
つづける。
プ１の入力段２が電気的に平衡状態に達するまで減少し
つづける。
【００２８】差動入力段２が理想的であるとすれば、そ
のような平衡状態は、トランジスタ１０のフローティン
グゲートに格納された電荷がトランジスタ１１のフロー
ティングゲートに格納された電荷に等しいときに発生す
る。しかし、一般的に差動入力段２は理想的ではなく、
平衡状態は異なる電荷の値において発生する。いずれに
しろ、差動段が平衡状態に達すると、出力電圧ＶO は低
電位にスイッチされ（図３の時点ｔs ）、インバータ４
５の出力ノード４９における電圧Ｖ49は高電位にスイッ
チされる。従って、プログラムディスエーブル用トラン
ジスタ４４はオンとされ、ノード４８をアースするの
で、キャパシタ４３は放電され、ダイオード４１を経由
するトンネル効果による注入（tunnel injection）は急
激に停止される。このようにして、入力トランジスタ１
０のフローティングゲートに格納されている電荷は、出
力がスイッチされる値に固定される、即ち、等しい入力
に対してアンプ１の出力が事実上ゼロとなる状態であ
る。図３に示されているように、この状態はトランジス
タ１０，１１のフローティングゲート電圧が等しいこと
に対応している。
のような平衡状態は、トランジスタ１０のフローティン
グゲートに格納された電荷がトランジスタ１１のフロー
ティングゲートに格納された電荷に等しいときに発生す
る。しかし、一般的に差動入力段２は理想的ではなく、
平衡状態は異なる電荷の値において発生する。いずれに
しろ、差動段が平衡状態に達すると、出力電圧ＶO は低
電位にスイッチされ（図３の時点ｔs ）、インバータ４
５の出力ノード４９における電圧Ｖ49は高電位にスイッ
チされる。従って、プログラムディスエーブル用トラン
ジスタ４４はオンとされ、ノード４８をアースするの
で、キャパシタ４３は放電され、ダイオード４１を経由
するトンネル効果による注入（tunnel injection）は急
激に停止される。このようにして、入力トランジスタ１
０のフローティングゲートに格納されている電荷は、出
力がスイッチされる値に固定される、即ち、等しい入力
に対してアンプ１の出力が事実上ゼロとなる状態であ
る。図３に示されているように、この状態はトランジス
タ１０，１１のフローティングゲート電圧が等しいこと
に対応している。
【００２９】図示されている回路において、ダイオード
４２は差動段２の平衡を最大に確保するのに貢献してい
る。
４２は差動段２の平衡を最大に確保するのに貢献してい
る。
【００３０】前期実施形態で説明された方法および回路
は次のような利点がある。特に、少数の集積の容易な構
成要素のみを必要とし、そして、フィードバックブラン
チの非常に高くすることが可能なゲインに実質的に依存
する補償により、非常に単純で、正確なオフセット補償
（約１ｍＶまで）を提供することができる。
は次のような利点がある。特に、少数の集積の容易な構
成要素のみを必要とし、そして、フィードバックブラン
チの非常に高くすることが可能なゲインに実質的に依存
する補償により、非常に単純で、正確なオフセット補償
（約１ｍＶまで）を提供することができる。
【００３１】以上、本発明者によりなされた発明を実施
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３２】例えば、上記の方法の実現のため、図示さ
れた回路以外の回路を用いても、異なる不揮発性メモリ
セル（ＥＥＰＲＯＭ、フラッシュメモリ、ＥＰＲＯＭ）
を用いても、差動機構（例えば、電流ミラー回路）にお
いて異なる配置であっても、異なるプログラム方法（例
えば、熱い電子を利用する方法）を用いてもよい。これ
ら変形例のすべてに共通することは、１つまたは複数の
不揮発性メモリセルのフローティングゲートに、回路の
オフセットを除去するのに必要な電荷を格納することで
ある。
れた回路以外の回路を用いても、異なる不揮発性メモリ
セル（ＥＥＰＲＯＭ、フラッシュメモリ、ＥＰＲＯＭ）
を用いても、差動機構（例えば、電流ミラー回路）にお
いて異なる配置であっても、異なるプログラム方法（例
えば、熱い電子を利用する方法）を用いてもよい。これ
ら変形例のすべてに共通することは、１つまたは複数の
不揮発性メモリセルのフローティングゲートに、回路の
オフセットを除去するのに必要な電荷を格納することで
ある。
【００３３】また、差動段をスイッチさせる適正な電荷
状態は、説明された方法と逆の仕方で達成することがで
きる。より詳細に述べると、差動段の他のトランジスタ
に設定された通常の状態を超過する状態を消去すること
から始め、所望のスイッチング状態に対応するしきい値
に到達するまで電子を注入することにより達成すること
ができる。その場合、プログラムは、前記実施形態の場
合のようにプログラム可能なトランジスタ１０を消去す
る代わりに、そのトランジスタに書込むことを含んでお
り、ここで用いられる「プログラム」という語は、トラ
ンジスタ１０のしきい値を修正する両方の方法を含んで
いる。
状態は、説明された方法と逆の仕方で達成することがで
きる。より詳細に述べると、差動段の他のトランジスタ
に設定された通常の状態を超過する状態を消去すること
から始め、所望のスイッチング状態に対応するしきい値
に到達するまで電子を注入することにより達成すること
ができる。その場合、プログラムは、前記実施形態の場
合のようにプログラム可能なトランジスタ１０を消去す
る代わりに、そのトランジスタに書込むことを含んでお
り、ここで用いられる「プログラム」という語は、トラ
ンジスタ１０のしきい値を修正する両方の方法を含んで
いる。
【００３４】更に、不揮発性補償要素のプログラムを出
力電圧の直接のフィードバックにより中断するのとは反
対に、プログラム電圧を周期的に印加し、周期的に中断
して平衡状態の達成を検査することができ、その場合、
直接のフィードバックを必要としない。
力電圧の直接のフィードバックにより中断するのとは反
対に、プログラム電圧を周期的に印加し、周期的に中断
して平衡状態の達成を検査することができ、その場合、
直接のフィードバックを必要としない。
【００３５】最後に、予め定められた入力電圧値におい
てスイッチさせるために必要とされるコンパレータの差
動段のオフセットの補償のため、トランジスタ１１の入
力に対して必要なスイッチング値を設定することによっ
ても、同じことが達成できる。
てスイッチさせるために必要とされるコンパレータの差
動段のオフセットの補償のため、トランジスタ１１の入
力に対して必要なスイッチング値を設定することによっ
ても、同じことが達成できる。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
【００３７】すなわち、複雑な補償構造を必要としない
簡単な方法により、オフセットをほとんど完全に補償す
ることができる。
簡単な方法により、オフセットをほとんど完全に補償す
ることができる。
【図１】本発明によりオフセットが補償されるオペレー
ショナルアンプを示す図である。
ショナルアンプを示す図である。
【図２】図１の回路の詳細を実現する半導体材料ウェハ
の断面図である。
の断面図である。
【図３】図１のアンプの適切な点における幾つかの電気
信号のグラフである。
信号のグラフである。
１ オペレーショナルアンプ ２ 差動入力段 ３ 出力段 ４ オフセット補償部 １０，１１ プログラム可能なフローティングゲートト
ランジスタ １２，１３ 差動入力 １４ バイアストランジスタ １５ 電流ミラー回路 １７，１８ ＰチャネルＭＯＳトランジスタ ２０，２３ 電源線 ２１ 差動段出力ノード ２４ バイアスノード ２５，２６ Ｎチャネルトランジスタ ２９ ＰＭＯＳ出力トランジスタ ３０ 出力ターミナル ３１ ＮＭＯＳトランジスタ ３３ 周波数補償回路 ３４ トランジスタ ３５ キャパシタ ４０ プログラムターミナル ４１，４２ ＭＯＳトンネルダイオード ４３ 結合キャパシタ ４４ ディスエーブル用トランジスタ ４５ 反転回路 ４８ ノード ４９ 反転回路出力 ５０ ＰＭＯＳトランジスタ ５１ ＮＭＯＳトランジスタ ６０ 半導体材料ウェハ ６１ 基板 ６２ 基板表面 ６３ フィールド酸化物領域 ６４，６５ 能動領域 ６７ Ｎ+ 型ソース領域 ６８ Ｎ+ 型ドレイン領域 ６９ Ｎ+ 型陽極領域 ７０，７４ 多結晶シリコン層 ７１ ゲート酸化物層 ７２ チャネル ７３ トンネル酸化物領域 ７４ 多結晶シリコン層 ７５ 誘電体層
ランジスタ １２，１３ 差動入力 １４ バイアストランジスタ １５ 電流ミラー回路 １７，１８ ＰチャネルＭＯＳトランジスタ ２０，２３ 電源線 ２１ 差動段出力ノード ２４ バイアスノード ２５，２６ Ｎチャネルトランジスタ ２９ ＰＭＯＳ出力トランジスタ ３０ 出力ターミナル ３１ ＮＭＯＳトランジスタ ３３ 周波数補償回路 ３４ トランジスタ ３５ キャパシタ ４０ プログラムターミナル ４１，４２ ＭＯＳトンネルダイオード ４３ 結合キャパシタ ４４ ディスエーブル用トランジスタ ４５ 反転回路 ４８ ノード ４９ 反転回路出力 ５０ ＰＭＯＳトランジスタ ５１ ＮＭＯＳトランジスタ ６０ 半導体材料ウェハ ６１ 基板 ６２ 基板表面 ６３ フィールド酸化物領域 ６４，６５ 能動領域 ６７ Ｎ+ 型ソース領域 ６８ Ｎ+ 型ドレイン領域 ６９ Ｎ+ 型陽極領域 ７０，７４ 多結晶シリコン層 ７１ ゲート酸化物層 ７２ チャネル ７３ トンネル酸化物領域 ７４ 多結晶シリコン層 ７５ 誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マッシモ・ランツォーニ イタリア国、40135 ボローニャ、ヴィ ア・ドン・ルイジ・ストゥルツォ、52
Claims (13)
- 【請求項１】 電気的にプログラム可能なＭＯＳトラン
ジスタを有するＭＯＳ差動段のオフセットを補償する方
法であって、 前記ＭＯＳトランジスタを、必要とされるしきい値と異
なるしきい値にプログラムするステップと、 前記ＭＯＳ差動段に平衡入力電圧を印加するステップ
と、 前記ＭＯＳトランジスタのしきい値を修正するため、該
ＭＯＳトランジスタにプログラム電圧を印加するステッ
プと、 前記ＭＯＳ差動段のスイッチングを検出するステップ
と、 前記プログラム電圧を除去するステップとを有すること
を特徴とするＭＯＳ差動段のオフセットを補償する方
法。 - 【請求項２】 請求項１記載のＭＯＳ差動段のオフセッ
トを補償する方法であって、 前記ＭＯＳトランジスタをプログラムする前記ステップ
が、該ＭＯＳトランジスタを前記必要とされるしきい値
よりも高いしきい値にプログラムするステップからな
り、 プログラム電圧を印加する前記ステップが、消去電圧を
印加するステップからなることを特徴とするＭＯＳ差動
段のオフセットを補償する方法。 - 【請求項３】 請求項１記載のＭＯＳ差動段のオフセッ
トを補償する方法であって、 前記ＭＯＳトランジスタをプログラムする前記ステップ
が、該ＭＯＳトランジスタを前記必要とされるしきい値
よりも低いしきい値にプログラムするステップからな
り、 プログラム電圧を印加する前記ステップが、書込み電圧
を印加するステップからなることを特徴とするＭＯＳ差
動段のオフセットを補償する方法。 - 【請求項４】 ＭＯＳトランジスタ（１０）を有するＭ
ＯＳ差動段（２）のオフセットを補償する回路であっ
て、 前記ＭＯＳトランジスタ（１０）は電気的にプログラム
可能であり、 前記回路が前記ＭＯＳトランジスタのしきい値を修正す
るためのオフセットプログラム段（４）を有することを
特徴とするＭＯＳ差動段のオフセットを補償する回路。 - 【請求項５】 請求項４記載のＭＯＳ差動段のオフセッ
トを補償する回路であって、 前記ＭＯＳトランジスタ（１０）を、必要とされるしき
い値と異なるしきい値にプログラムするためのプログラ
ム手段（４０，４１，４３）と、 前記ＭＯＳ差動段（２）の入力ターミナル（１２，１
３）に接続された平衡入力電圧を生成するための第１の
ソース手段と、 前記ＭＯＳトランジスタ（１０）に接続されたしきい値
修正プログラム電圧（ＶPP）を生成するための第２のソ
ース手段（４０，４１，４３）と、 前記ＭＯＳ差動段（２）のスイッチングを検出するため
のスイッチング検出手段（４５）と、 前記第２のソース手段をディスエーブルとするための、
そして前記スイッチング検出手段によりイネーブルとさ
れるディスエーブル手段（４４）とを有することを特徴
とするＭＯＳ差動段のオフセットを補償する回路。 - 【請求項６】 請求項５記載のＭＯＳ差動段のオフセッ
トを補償する回路であって、前記ＭＯＳトランジスタ
（１０）は、前記ＭＯＳ差動段（２）の入力トランジス
タであることを特徴とするＭＯＳ差動段のオフセットを
補償する回路。 - 【請求項７】 請求項４ないし６のいずれか１項に記載
のＭＯＳ差動段のオフセットを補償する回路であって、 前記ＭＯＳトランジスタ（１０）がフローティングゲー
ト領域（７０）を有し、 前記第２のソース手段（４０，４１，４３）が、プログ
ラム入力ターミナル（４０）と前記フローティングゲー
ト領域との間に互いに直列に接続された結合キャパシタ
（４３）とトンネルダイオード（４１）とを有すること
を特徴とするＭＯＳ差動段のオフセットを補償する回
路。 - 【請求項８】 請求項７記載のＭＯＳ差動段のオフセッ
トを補償する回路であって、 前記トンネルダイオード（４１）は、半導体材料の基板
（６１）に形成された第１の領域（６９）と、該基板に
面しかつそれから電気的に絶縁された第２の領域（７０
ｂ）とを有し、 前記第２の領域（７０ｂ）は前記フローティングゲート
領域（７０ａ）に接続されていることを特徴とするＭＯ
Ｓ差動段のオフセットを補償する回路。 - 【請求項９】 請求項８記載のＭＯＳ差動段のオフセッ
トを補償する回路であって、 前記フローティングゲート領域（７０ａ）と前記トンネ
ルダイオード（４１，４２）の前記第２の領域（７０
ｂ）とが、多結晶シリコン層（７０）の隣接部分として
形成されていることを特徴とするＭＯＳ差動段のオフセ
ットを補償する回路。 - 【請求項１０】 請求項５ないし９のいずれか１項に記
載のＭＯＳ差動段のオフセットを補償する回路であっ
て、 前記スイッチング検出手段が、前記ＭＯＳ差動段の出力
ターミナル（２１）に接続された反転段（４５）を含む
ことを特徴とするＭＯＳ差動段のオフセットを補償する
回路。 - 【請求項１１】 請求項７ないし１０のいずれか１項に
記載のＭＯＳ差動段のオフセットを補償する回路であっ
て、 前記ディスエーブル手段が、第１のターミナルが前記結
合キャパシタ（４３）と前記トンネルダイオード（４
１）との中間点（４８）に接続され、第２のターミナル
が基準電位線に接続され、制御ターミナルが前記スイッ
チング検出手段（４５）に接続されたディスエーブル用
ＭＯＳトランジスタ（４４）を有することを特徴とする
ＭＯＳ差動段のオフセットを補償する回路。 - 【請求項１２】 請求項７ないし１１のいずれか１項に
記載のＭＯＳ差動段のオフセットを補償する回路であっ
て、 前記ＭＯＳ差動段（２）が、第２の電気的にプログラム
可能な入力ＭＯＳトランジスタ（１１）を有することを
特徴とするＭＯＳ差動段のオフセットを補償する回路。 - 【請求項１３】 ＭＯＳ差動段における、電気的にプロ
グラム可能なＭＯＳトランジスタの使用。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830549.2 | 1995-12-29 | ||
| EP95830549A EP0782250B1 (en) | 1995-12-29 | 1995-12-29 | Offset compensating method and circuit for MOS differential stages |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09298428A true JPH09298428A (ja) | 1997-11-18 |
Family
ID=8222087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8347759A Pending JPH09298428A (ja) | 1995-12-29 | 1996-12-26 | Ｍｏｓ差動段のオフセットを補償する方法および回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5942936A (ja) |
| EP (1) | EP0782250B1 (ja) |
| JP (1) | JPH09298428A (ja) |
| DE (1) | DE69521137T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014042198A (ja) * | 2012-08-23 | 2014-03-06 | Toshiba Corp | ミキサ回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11272786A (ja) * | 1998-03-25 | 1999-10-08 | Seiko Instruments Inc | 差動増幅回路 |
| US6297689B1 (en) * | 1999-02-03 | 2001-10-02 | National Semiconductor Corporation | Low temperature coefficient low power programmable CMOS voltage reference |
| US6222764B1 (en) * | 1999-12-13 | 2001-04-24 | Agere Systems Guardian Corp. | Erasable memory device and an associated method for erasing a memory cell therein |
| US6388494B1 (en) * | 2000-08-23 | 2002-05-14 | National Semiconductor Corporation | Offset trim using hot-electron induced VT-shifts |
| US6600363B2 (en) * | 2001-04-05 | 2003-07-29 | Cornell Research Foundation, Inc. | Folded floating-gate differential pair amplifier |
| CN101359899B (zh) * | 2002-09-10 | 2011-02-09 | 日本电气株式会社 | 薄膜半导体装置及其制造方法 |
| US6867622B2 (en) * | 2003-01-07 | 2005-03-15 | Xicor, Inc. | Method and apparatus for dual conduction analog programming |
| US6815983B2 (en) * | 2003-01-28 | 2004-11-09 | Xicor, Inc. | Analog floating gate voltage sense during dual conduction programming |
| US7429888B2 (en) * | 2004-01-05 | 2008-09-30 | Intersil Americas, Inc. | Temperature compensation for floating gate circuits |
| US7714650B2 (en) * | 2005-08-30 | 2010-05-11 | Georgia Tech Research Corporation | Method and device for performing offset cancellation in an amplifier using floating-gate transistors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2543363B1 (fr) * | 1983-03-25 | 1985-06-21 | Efcis | Circuit integre analogique a transistors mos avec ajustement electrique de la tension de seuil d'au moins un transistor |
| JPS62231500A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JP2823229B2 (ja) * | 1989-04-05 | 1998-11-11 | 株式会社東芝 | 電子回路、差動増幅回路、及びアナログ乗算回路 |
| US5181188A (en) * | 1989-07-07 | 1993-01-19 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US5218568A (en) * | 1991-12-17 | 1993-06-08 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell, an array of such cells and methods for making and using the same |
| GB9204434D0 (en) * | 1992-02-27 | 1992-04-15 | Sec Dep For The Defence | Differential amplifier |
| US5430670A (en) * | 1993-11-08 | 1995-07-04 | Elantec, Inc. | Differential analog memory cell and method for adjusting same |
-
1995
- 1995-12-29 EP EP95830549A patent/EP0782250B1/en not_active Expired - Lifetime
- 1995-12-29 DE DE69521137T patent/DE69521137T2/de not_active Expired - Fee Related
-
1996
- 1996-12-26 JP JP8347759A patent/JPH09298428A/ja active Pending
- 1996-12-30 US US08/777,418 patent/US5942936A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014042198A (ja) * | 2012-08-23 | 2014-03-06 | Toshiba Corp | ミキサ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0782250A1 (en) | 1997-07-02 |
| EP0782250B1 (en) | 2001-05-30 |
| DE69521137T2 (de) | 2001-10-11 |
| DE69521137D1 (de) | 2001-07-05 |
| US5942936A (en) | 1999-08-24 |
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