JPH05300005A - プログラマブルアレイ論理回路 - Google Patents
プログラマブルアレイ論理回路Info
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- JPH05300005A JPH05300005A JP4125532A JP12553292A JPH05300005A JP H05300005 A JPH05300005 A JP H05300005A JP 4125532 A JP4125532 A JP 4125532A JP 12553292 A JP12553292 A JP 12553292A JP H05300005 A JPH05300005 A JP H05300005A
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Abstract
(57)【要約】
【目的】 この発明の目的は、各出力パッドごとに積項
線の組合せを自由に選択して、選択した組合せの積項線
の論理和がとれ、効率的な積項線の使用が図れるプログ
ラマブルアレイ論理回路を提供することにある。 【構成】 複数のＡＮＤゲートを備えかつ入力信号の積
項をとるプログラマブルＡＮＤアレイ１０、上記ＡＮＤ
アレイ１０からの出力である複数の積項線２０および上
記積項線の所定のグループ毎に上記積項線２０の論理和
をとる複数のＯＲゲート３１〜３８を備えたプログラマ
ブルアレイ論理回路において、各出力パッド５１〜５４
ごとに上記各ＯＲゲート３１〜３８の組合せを任意に選
択することが可能であり、かつ選択した組合せのＯＲゲ
ート３１〜３８の出力の論理和をとるプログラマブルイ
ンターチェンジ４０を備えている。
線の組合せを自由に選択して、選択した組合せの積項線
の論理和がとれ、効率的な積項線の使用が図れるプログ
ラマブルアレイ論理回路を提供することにある。 【構成】 複数のＡＮＤゲートを備えかつ入力信号の積
項をとるプログラマブルＡＮＤアレイ１０、上記ＡＮＤ
アレイ１０からの出力である複数の積項線２０および上
記積項線の所定のグループ毎に上記積項線２０の論理和
をとる複数のＯＲゲート３１〜３８を備えたプログラマ
ブルアレイ論理回路において、各出力パッド５１〜５４
ごとに上記各ＯＲゲート３１〜３８の組合せを任意に選
択することが可能であり、かつ選択した組合せのＯＲゲ
ート３１〜３８の出力の論理和をとるプログラマブルイ
ンターチェンジ４０を備えている。
Description
【０００１】
【産業上の利用分野】この発明は、プラグラマブルアレ
イ論理回路に関する。
イ論理回路に関する。
【０００２】
【従来の技術】図４は、従来のプラグラマブルアレイ論
理回路（ＰＡＬ）を示している。このプラグラマブルア
レイ論理回路は、複数のＡＮＤゲートを備えかつ入力信
号の積項をとるプログラマブルＡＮＤアレイ１、上記Ａ
ＮＤアレイ１からの出力である複数の積項線２、上記積
項線２の所定のグループ毎に上記積項線２の論理和をと
る第１段の複数のＯＲゲート３、ＯＲゲート３の所定グ
ループごとに論理和をとる第２段の複数のＯＲゲート４
および各ＯＲゲート４の出力が導かれる複数の出力パッ
ド５を備えている。
理回路（ＰＡＬ）を示している。このプラグラマブルア
レイ論理回路は、複数のＡＮＤゲートを備えかつ入力信
号の積項をとるプログラマブルＡＮＤアレイ１、上記Ａ
ＮＤアレイ１からの出力である複数の積項線２、上記積
項線２の所定のグループ毎に上記積項線２の論理和をと
る第１段の複数のＯＲゲート３、ＯＲゲート３の所定グ
ループごとに論理和をとる第２段の複数のＯＲゲート４
および各ＯＲゲート４の出力が導かれる複数の出力パッ
ド５を備えている。
【０００３】
【発明が解決しようとする課題】本発明が解決しようと
する課題は以下の２点である。
する課題は以下の２点である。
【０００４】（１）従来のプラグラマブルアレイ論理回
路では、各出力パッド５ごとに論理和をとれる積項線２
の組合せが限定されている。図４の例では、各出力パッ
ド５ごとに所定の８本の積項線２の論理和しかとれな
い。このため、たとえ隣接する出力出力パッド５に、使
用していない積項線２が存在しても各出力パッド５に９
本以上の積項線２の論理和は取れない。
路では、各出力パッド５ごとに論理和をとれる積項線２
の組合せが限定されている。図４の例では、各出力パッ
ド５ごとに所定の８本の積項線２の論理和しかとれな
い。このため、たとえ隣接する出力出力パッド５に、使
用していない積項線２が存在しても各出力パッド５に９
本以上の積項線２の論理和は取れない。
【０００５】（２）従来のプラグラマブルアレイ論理回
路では、各出力パッド５ごとに８本の積項線２の論理和
を使用していない場合には、不使用のＯＲゲート３、４
が存在することがあり、その場合には不使用のＯＲゲー
ト３、４で無駄な電流消費が発生する。
路では、各出力パッド５ごとに８本の積項線２の論理和
を使用していない場合には、不使用のＯＲゲート３、４
が存在することがあり、その場合には不使用のＯＲゲー
ト３、４で無駄な電流消費が発生する。
【０００６】この発明の第１の目的は、各出力パッドご
とに積項線の組合せを自由に選択して、選択した組合せ
の積項線の論理和がとれ、効率的な積項線の使用が図れ
るプラグラマブルアレイ論理回路を提供することにあ
る。
とに積項線の組合せを自由に選択して、選択した組合せ
の積項線の論理和がとれ、効率的な積項線の使用が図れ
るプラグラマブルアレイ論理回路を提供することにあ
る。
【０００７】この発明の第２の目的は、不使用のＯＲゲ
ートには電流供給を停止して、消費電力の節約化が図れ
るプラグラマブルアレイ論理回路を提供することにあ
る。
ートには電流供給を停止して、消費電力の節約化が図れ
るプラグラマブルアレイ論理回路を提供することにあ
る。
【０００８】この発明の第３の目的は、各出力パッドご
とに積項線の組合せを自由に選択して、選択した組合せ
の積項線の論理和がとれ、効率的な積項線の使用が図れ
るとともに、不使用のＯＲゲートには電流供給を停止し
て、消費電力の節約化が図れるプラグラマブルアレイ論
理回路を提供することにある。
とに積項線の組合せを自由に選択して、選択した組合せ
の積項線の論理和がとれ、効率的な積項線の使用が図れ
るとともに、不使用のＯＲゲートには電流供給を停止し
て、消費電力の節約化が図れるプラグラマブルアレイ論
理回路を提供することにある。
【０００９】
【課題を解決するための手段】この発明による第１のプ
ラグラマブルアレイ論理回路は、複数のＡＮＤゲートを
備えかつ入力信号の積項をとるプログラマブルＡＮＤア
レイ、上記ＡＮＤアレイからの出力である複数の積項線
および上記積項線の所定のグループ毎に上記積項線の論
理和をとる複数のＯＲゲートを備えたプラグラマブルア
レイ論理回路において、各出力パッドごとに上記各ＯＲ
ゲートの組合せを任意に選択することが可能であり、か
つ選択した組合せのＯＲゲートの出力の論理和をとるプ
ログラマブルインターチェンジを備えていることを特徴
とする。
ラグラマブルアレイ論理回路は、複数のＡＮＤゲートを
備えかつ入力信号の積項をとるプログラマブルＡＮＤア
レイ、上記ＡＮＤアレイからの出力である複数の積項線
および上記積項線の所定のグループ毎に上記積項線の論
理和をとる複数のＯＲゲートを備えたプラグラマブルア
レイ論理回路において、各出力パッドごとに上記各ＯＲ
ゲートの組合せを任意に選択することが可能であり、か
つ選択した組合せのＯＲゲートの出力の論理和をとるプ
ログラマブルインターチェンジを備えていることを特徴
とする。
【００１０】この発明による第２のプラグラマブルアレ
イ論理回路は、複数のＡＮＤゲートを備えかつ入力信号
の積項をとるプログラマブルＡＮＤアレイ、上記ＡＮＤ
アレイからの出力である複数の積項線および上記積項線
の所定のグループ毎に上記積項線の論理和をとる複数の
ＯＲゲートを備えたプラグラマブルアレイ論理回路にお
いて、上記各ＯＲゲートが、別個独立して、作動状態ま
たは非作動状態に切替え可能であることを特徴とする。
イ論理回路は、複数のＡＮＤゲートを備えかつ入力信号
の積項をとるプログラマブルＡＮＤアレイ、上記ＡＮＤ
アレイからの出力である複数の積項線および上記積項線
の所定のグループ毎に上記積項線の論理和をとる複数の
ＯＲゲートを備えたプラグラマブルアレイ論理回路にお
いて、上記各ＯＲゲートが、別個独立して、作動状態ま
たは非作動状態に切替え可能であることを特徴とする。
【００１１】この発明による第３のプラグラマブルアレ
イ論理回路は、複数のＡＮＤゲートを備えかつ入力信号
の積項をとるプログラマブルＡＮＤアレイ、上記ＡＮＤ
アレイからの出力である複数の積項線および上記積項線
の所定のグループ毎に上記積項線の論理和をとる複数の
ＯＲゲートを備えたプラグラマブルアレイ論理回路にお
いて、各出力パッドごとに上記各ＯＲゲートの組合せを
任意に選択することが可能であり、かつ選択した組合せ
のＯＲゲートの出力の論理和をとるプログラマブルイン
ターチェンジを備えており、上記各ＯＲゲートが、別個
独立して、作動状態または非作動状態に切替え可能であ
ることを特徴とする。
イ論理回路は、複数のＡＮＤゲートを備えかつ入力信号
の積項をとるプログラマブルＡＮＤアレイ、上記ＡＮＤ
アレイからの出力である複数の積項線および上記積項線
の所定のグループ毎に上記積項線の論理和をとる複数の
ＯＲゲートを備えたプラグラマブルアレイ論理回路にお
いて、各出力パッドごとに上記各ＯＲゲートの組合せを
任意に選択することが可能であり、かつ選択した組合せ
のＯＲゲートの出力の論理和をとるプログラマブルイン
ターチェンジを備えており、上記各ＯＲゲートが、別個
独立して、作動状態または非作動状態に切替え可能であ
ることを特徴とする。
【００１２】
【作用】この発明による第１のプラグラマブルアレイ論
理回路では、各出力パッドごとに上記各ＯＲゲートの組
合せが任意に選択されかつ選択された組合せのＯＲゲー
トの出力の論理和がとられて、各出力パッドに送られ
る。
理回路では、各出力パッドごとに上記各ＯＲゲートの組
合せが任意に選択されかつ選択された組合せのＯＲゲー
トの出力の論理和がとられて、各出力パッドに送られ
る。
【００１３】この発明による第２のプラグラマブルアレ
イ論理回路では、各ＯＲゲートが、別個独立して、作動
状態または非作動状態に切替え可能であり、使用されな
いＯＲゲートについては非作動状態に切替えられる。
イ論理回路では、各ＯＲゲートが、別個独立して、作動
状態または非作動状態に切替え可能であり、使用されな
いＯＲゲートについては非作動状態に切替えられる。
【００１４】この発明による第３のプラグラマブルアレ
イ論理回路では、各出力パッドごとに上記各ＯＲゲート
の組合せが任意に選択されかつ選択された組合せのＯＲ
ゲートの出力の論理和がとられて、各出力パッドに送ら
れる。また、各ＯＲゲートが、別個独立して、作動状態
または非作動状態に切替え可能であり、使用されないＯ
Ｒゲートについては非作動状態に切替えられる。
イ論理回路では、各出力パッドごとに上記各ＯＲゲート
の組合せが任意に選択されかつ選択された組合せのＯＲ
ゲートの出力の論理和がとられて、各出力パッドに送ら
れる。また、各ＯＲゲートが、別個独立して、作動状態
または非作動状態に切替え可能であり、使用されないＯ
Ｒゲートについては非作動状態に切替えられる。
【００１５】
【実施例】以下、図１〜図３を参照してこの発明の実施
例について説明する。
例について説明する。
【００１６】図１は、プラグラマブルアレイ論理回路の
構成を示している。
構成を示している。
【００１７】このプラグラマブルアレイ論理回路では、
ＡＮＤアレイ１０からの積項線２０が数本ずつ、この例
では４本ずつ、パワーダウン機能付きのＯＲゲート３１
〜３８に入力される。各ＯＲゲート３１〜３８の出力
は、プログラマブルインターチェンジ（ＰＩ）４０に送
られる。そして、プログラマブルインターチェンジ４０
によって各出力パッド５１〜５４が必要とするＯＲゲー
ト３１〜３８の組合せが選択され、選択された組合せの
ＯＲゲート３１〜３８の出力の論理和がとられて各出力
パッド５１〜５４に出力される。また、ＯＲゲート３１
〜３８のうち、使用しないものについてはパワーダウン
機能により電流供給が停止される。
ＡＮＤアレイ１０からの積項線２０が数本ずつ、この例
では４本ずつ、パワーダウン機能付きのＯＲゲート３１
〜３８に入力される。各ＯＲゲート３１〜３８の出力
は、プログラマブルインターチェンジ（ＰＩ）４０に送
られる。そして、プログラマブルインターチェンジ４０
によって各出力パッド５１〜５４が必要とするＯＲゲー
ト３１〜３８の組合せが選択され、選択された組合せの
ＯＲゲート３１〜３８の出力の論理和がとられて各出力
パッド５１〜５４に出力される。また、ＯＲゲート３１
〜３８のうち、使用しないものについてはパワーダウン
機能により電流供給が停止される。
【００１８】図２は、プログラマブルインターチェンジ
４０の具体例を示している。ここでは、説明の便宜上、
ＡＮＤアレイ１０からの積項線２０の論理和をとるＯＲ
ゲート３１〜３４が４つであり、出力パッド５１〜５２
が２つである場合のプログラマブルインターチェンジ４
０を示している。４つのＯＲゲート３１〜３４の出力信
号を、それぞれＡ、Ｂ、Ｃ、Ｄとする。
４０の具体例を示している。ここでは、説明の便宜上、
ＡＮＤアレイ１０からの積項線２０の論理和をとるＯＲ
ゲート３１〜３４が４つであり、出力パッド５１〜５２
が２つである場合のプログラマブルインターチェンジ４
０を示している。４つのＯＲゲート３１〜３４の出力信
号を、それぞれＡ、Ｂ、Ｃ、Ｄとする。
【００１９】プログラマブルインターチェンジ４０は、
一方の出力パッド５１に対応して設けられた３つのＯＲ
ゲート６１〜６３と、一方の出力パッド５１に対応して
設けられた４つのスイッチングトランジスタ７１〜７４
と、他方の出力パッド５２に対応して設けられた３つの
ＯＲゲート６４〜６６と、他方の出力パッド５２に対応
して設けられた４つのスイッチングトランジスタ７５〜
７８とを備えている。
一方の出力パッド５１に対応して設けられた３つのＯＲ
ゲート６１〜６３と、一方の出力パッド５１に対応して
設けられた４つのスイッチングトランジスタ７１〜７４
と、他方の出力パッド５２に対応して設けられた３つの
ＯＲゲート６４〜６６と、他方の出力パッド５２に対応
して設けられた４つのスイッチングトランジスタ７５〜
７８とを備えている。
【００２０】ＯＲゲート３１の出力端子は、スイッチン
グトランジスタ７１を介して出力パッド５１に接続され
ている。ＯＲゲート３１の出力端子は、さらに、ＯＲゲ
ート６１〜６４の入力端子にそれぞれ入力している。Ｏ
Ｒゲート３２の出力端子は、ＯＲゲート６１〜６５の入
力端子にそれぞれ入力している。ＯＲゲート３３の出力
端子は、ＯＲゲート６２〜６６の入力端子にそれぞれ入
力している。ＯＲゲート３４の出力端子は、ＯＲゲート
６２〜６６の入力端子にそれぞれ入力している。ＯＲゲ
ート３４の出力端子は、さらに、スイッチングトランジ
スタ７８を介して出力パッド５２に接続されている。
グトランジスタ７１を介して出力パッド５１に接続され
ている。ＯＲゲート３１の出力端子は、さらに、ＯＲゲ
ート６１〜６４の入力端子にそれぞれ入力している。Ｏ
Ｒゲート３２の出力端子は、ＯＲゲート６１〜６５の入
力端子にそれぞれ入力している。ＯＲゲート３３の出力
端子は、ＯＲゲート６２〜６６の入力端子にそれぞれ入
力している。ＯＲゲート３４の出力端子は、ＯＲゲート
６２〜６６の入力端子にそれぞれ入力している。ＯＲゲ
ート３４の出力端子は、さらに、スイッチングトランジ
スタ７８を介して出力パッド５２に接続されている。
【００２１】ＯＲゲート６１の出力端子は、スイッチン
グトランジスタ７２を介して出力パッド５１に接続され
ている。ＯＲゲート６２の出力端子は、スイッチングト
ランジスタ７３を介して出力パッド５１に接続されてい
る。ＯＲゲート６３の出力端子は、スイッチングトラン
ジスタ７４を介して出力パッド５１に接続されている。
ＯＲゲート６４の出力端子は、スイッチングトランジス
タ７５を介して出力パッド５２に接続されている。ＯＲ
ゲート６５の出力端子は、スイッチングトランジスタ７
６を介して出力パッド５２に接続されている。ＯＲゲー
ト６６の出力端子は、スイッチングトランジスタ７７を
介して出力パッド５２に接続されている。
グトランジスタ７２を介して出力パッド５１に接続され
ている。ＯＲゲート６２の出力端子は、スイッチングト
ランジスタ７３を介して出力パッド５１に接続されてい
る。ＯＲゲート６３の出力端子は、スイッチングトラン
ジスタ７４を介して出力パッド５１に接続されている。
ＯＲゲート６４の出力端子は、スイッチングトランジス
タ７５を介して出力パッド５２に接続されている。ＯＲ
ゲート６５の出力端子は、スイッチングトランジスタ７
６を介して出力パッド５２に接続されている。ＯＲゲー
ト６６の出力端子は、スイッチングトランジスタ７７を
介して出力パッド５２に接続されている。
【００２２】一方の出力パッド５１に対応して設けられ
た各スイッチングトランジスタ７１〜７４のゲート入力
ａ〜ｄを制御することによって、出力パッド５１の出力
を得るための論理和をとるべきＯＲゲート３１〜３４の
の出力Ａ〜Ｄの組合せが制御される。同様に、他方の出
力パッド５２に対応して設けられた各スイッチングトラ
ンジスタ７５〜７８のゲート入力ｅ〜ｈを制御すること
によって、出力パッド５２の出力を得るための論理和を
とるべきＯＲゲート３１〜３４の出力Ａ〜Ｄの組合せが
制御される。各ゲート入力ａ〜ｈは、”Ｈ”で対応する
スイッチングトランジスタ７１〜７８がオンするものと
する。
た各スイッチングトランジスタ７１〜７４のゲート入力
ａ〜ｄを制御することによって、出力パッド５１の出力
を得るための論理和をとるべきＯＲゲート３１〜３４の
の出力Ａ〜Ｄの組合せが制御される。同様に、他方の出
力パッド５２に対応して設けられた各スイッチングトラ
ンジスタ７５〜７８のゲート入力ｅ〜ｈを制御すること
によって、出力パッド５２の出力を得るための論理和を
とるべきＯＲゲート３１〜３４の出力Ａ〜Ｄの組合せが
制御される。各ゲート入力ａ〜ｈは、”Ｈ”で対応する
スイッチングトランジスタ７１〜７８がオンするものと
する。
【００２３】表１は、一方の出力パッド５１に対応して
設けられた各スイッチングトランジスタ７１〜７４のゲ
ート入力ａ〜ｄと、出力パッド５１に現れる信号との関
係を示している。
設けられた各スイッチングトランジスタ７１〜７４のゲ
ート入力ａ〜ｄと、出力パッド５１に現れる信号との関
係を示している。
【００２４】
【表１】
【００２５】このように、プログラマブルインターチェ
ンジ４０を使用することによって、各出力パッドに任意
の組合せ数の積項線２０の論理和信号を供給することが
でき、そのデバイスが搭載している積項線２０を有効に
使用することができる。
ンジ４０を使用することによって、各出力パッドに任意
の組合せ数の積項線２０の論理和信号を供給することが
でき、そのデバイスが搭載している積項線２０を有効に
使用することができる。
【００２６】図３は、パワーダウン機能付きのＯＲゲー
ト３１〜３８の具体例を示している。
ト３１〜３８の具体例を示している。
【００２７】電源Ｖｃｃと接地間には、スイッチングト
ランジスタ１００と、５つのスイッチングトランジスタ
８１〜８５の並列回路とが直列に接続されている。スイ
ッチングトランジスタ１００のゲートには、制御信号Ｐ
Ｗが送られる。スイッチングトランジスタ８１のゲート
には、制御信号ＰＷがＮＯＴ回路９１を介して送られ
る。スイッチングトランジスタ８２のゲートには、ＡＮ
Ｄアレイ１０の出力信号Ｉａが送られる。スイッチング
トランジスタ８３のゲートには、ＡＮＤアレイ１０の出
力信号Ｉｂが送られる。スイッチングトランジスタ８４
のゲートには、ＡＮＤアレイ１０の出力信号Ｉｃが送ら
れる。スイッチングトランジスタ８５のゲートには、Ａ
ＮＤアレイ１０の出力信号Ｉｄが送られる。
ランジスタ１００と、５つのスイッチングトランジスタ
８１〜８５の並列回路とが直列に接続されている。スイ
ッチングトランジスタ１００のゲートには、制御信号Ｐ
Ｗが送られる。スイッチングトランジスタ８１のゲート
には、制御信号ＰＷがＮＯＴ回路９１を介して送られ
る。スイッチングトランジスタ８２のゲートには、ＡＮ
Ｄアレイ１０の出力信号Ｉａが送られる。スイッチング
トランジスタ８３のゲートには、ＡＮＤアレイ１０の出
力信号Ｉｂが送られる。スイッチングトランジスタ８４
のゲートには、ＡＮＤアレイ１０の出力信号Ｉｃが送ら
れる。スイッチングトランジスタ８５のゲートには、Ａ
ＮＤアレイ１０の出力信号Ｉｄが送られる。
【００２８】スイッチングトランジスタ８１〜８５のソ
ースは、ＮＯＴ回路９２に接続されており、ＮＯＴ回路
９２の出力がパワーダウン機能付きのＯＲゲート３１の
出力となる。
ースは、ＮＯＴ回路９２に接続されており、ＮＯＴ回路
９２の出力がパワーダウン機能付きのＯＲゲート３１の
出力となる。
【００２９】制御信号ＰＷが”Ｈ”のときには、スイッ
チングトランジスタ１００がオンとなり、スイッチング
トランジスタ８１がオフとなる。したがって、この場合
には、信号Ｉａ〜Ｉｄを入力とする通常のＯＲゲートと
してこの回路は動作する。
チングトランジスタ１００がオンとなり、スイッチング
トランジスタ８１がオフとなる。したがって、この場合
には、信号Ｉａ〜Ｉｄを入力とする通常のＯＲゲートと
してこの回路は動作する。
【００３０】制御信号ＰＷが”Ｌ”のときには、スイッ
チングトランジスタ１００がオフとなるので、電源Ｖｃ
ｃからこの回路への電流の供給が停止される。したがっ
て、ＯＲゲート３１〜３８のうち使用されないものにつ
いては制御信号ＰＷを”Ｌ”にすることによって、消費
電力の節約化が図れる。また、スッチングトランジスタ
８１がオンとなるので、信号Ｉａ〜Ｉｄの入力に関係な
く、出力は”Ｌ”に固定される。このため、使用されな
いＯＲゲート３１〜３８について、制御信号ＰＷを”
Ｌ”にしても、次段の回路に影響を与えない。
チングトランジスタ１００がオフとなるので、電源Ｖｃ
ｃからこの回路への電流の供給が停止される。したがっ
て、ＯＲゲート３１〜３８のうち使用されないものにつ
いては制御信号ＰＷを”Ｌ”にすることによって、消費
電力の節約化が図れる。また、スッチングトランジスタ
８１がオンとなるので、信号Ｉａ〜Ｉｄの入力に関係な
く、出力は”Ｌ”に固定される。このため、使用されな
いＯＲゲート３１〜３８について、制御信号ＰＷを”
Ｌ”にしても、次段の回路に影響を与えない。
【００３１】
【発明の効果】この発明による第１のプラグラマブルア
レイ論理回路によれば、各出力パッドごとに積項線の組
合せを自由に選択して、選択した組合せの積項線の論理
和がとれ、効率的な積項線の使用が図れる。ることにあ
る。
レイ論理回路によれば、各出力パッドごとに積項線の組
合せを自由に選択して、選択した組合せの積項線の論理
和がとれ、効率的な積項線の使用が図れる。ることにあ
る。
【００３２】この発明による第２のプラグラマブルアレ
イ論理回路によれば、不使用のＯＲゲートには電流供給
を停止して、消費電力の節約化が図れる。
イ論理回路によれば、不使用のＯＲゲートには電流供給
を停止して、消費電力の節約化が図れる。
【００３３】この発明による第３のプラグラマブルアレ
イ論理回路によれば、各出力パッドごとに積項線の組合
せを自由に選択して、選択した組合せの積項線の論理和
がとれ、効率的な積項線の使用が図れるとともに、不使
用のＯＲゲートには電流供給を停止して、消費電力の節
約化が図れる。
イ論理回路によれば、各出力パッドごとに積項線の組合
せを自由に選択して、選択した組合せの積項線の論理和
がとれ、効率的な積項線の使用が図れるとともに、不使
用のＯＲゲートには電流供給を停止して、消費電力の節
約化が図れる。
【図１】プラグラマブルアレイ論理回路の構成を示す電
気ブロック図である。
気ブロック図である。
【図２】プログラマブルインターチェンジの構成を示す
電気回路図である。
電気回路図である。
【図３】パワーダウン機能付きのＯＲゲートの構成を示
す電気回路図である。
す電気回路図である。
【図４】従来のプラグラマブルアレイ論理回路の構成を
示す電気ブロック図である。
示す電気ブロック図である。
１０ ＡＮＤアレイ ２０ 積項線 ３１〜３８ パワーダウン機能付きのＯＲゲート ４０ プログラマブルインターチェンジ ５１〜５４ 出力パッド
Claims (3)
- 【請求項１】 複数のＡＮＤゲートを備えかつ入力信号
の積項をとるプログラマブルＡＮＤアレイ、上記ＡＮＤ
アレイからの出力である複数の積項線および上記積項線
の所定のグループ毎に上記積項線の論理和をとる複数の
ＯＲゲートを備えたプラグラマブルアレイ論理回路にお
いて、各出力パッドごとに上記各ＯＲゲートの組合せを
任意に選択することが可能であり、かつ選択した組合せ
のＯＲゲートの出力の論理和をとるプログラマブルイン
ターチェンジを備えていることを特徴とするプラグラマ
ブルアレイ論理回路。 - 【請求項２】 複数のＡＮＤゲートを備えかつ入力信号
の積項をとるプログラマブルＡＮＤアレイ、上記ＡＮＤ
アレイからの出力である複数の積項線および上記積項線
の所定のグループ毎に上記積項線の論理和をとる複数の
ＯＲゲートを備えたプラグラマブルアレイ論理回路にお
いて、上記各ＯＲゲートが、別個独立して、作動状態ま
たは非作動状態に切替え可能であることを特徴とするプ
ラグラマブルアレイ論理回路。 - 【請求項３】 複数のＡＮＤゲートを備えかつ入力信号
の積項をとるプログラマブルＡＮＤアレイ、上記ＡＮＤ
アレイからの出力である複数の積項線および上記積項線
の所定のグループ毎に上記積項線の論理和をとる複数の
ＯＲゲートを備えたプラグラマブルアレイ論理回路にお
いて、各出力パッドごとに上記各ＯＲゲートの組合せを
任意に選択することが可能であり、かつ選択した組合せ
のＯＲゲートの出力の論理和をとるプログラマブルイン
ターチェンジを備えており、上記各ＯＲゲートが、別個
独立して、作動状態または非作動状態に切替え可能であ
ることを特徴とするプラグラマブルアレイ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125532A JPH05300005A (ja) | 1992-04-17 | 1992-04-17 | プログラマブルアレイ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125532A JPH05300005A (ja) | 1992-04-17 | 1992-04-17 | プログラマブルアレイ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300005A true JPH05300005A (ja) | 1993-11-12 |
Family
ID=14912522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4125532A Pending JPH05300005A (ja) | 1992-04-17 | 1992-04-17 | プログラマブルアレイ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05300005A (ja) |
-
1992
- 1992-04-17 JP JP4125532A patent/JPH05300005A/ja active Pending
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