JPH05303449A - 零消費型パワーオンリセット回路 - Google Patents

零消費型パワーオンリセット回路

Info

Publication number
JPH05303449A
JPH05303449A JP4255857A JP25585792A JPH05303449A JP H05303449 A JPH05303449 A JP H05303449A JP 4255857 A JP4255857 A JP 4255857A JP 25585792 A JP25585792 A JP 25585792A JP H05303449 A JPH05303449 A JP H05303449A
Authority
JP
Japan
Prior art keywords
node
supply voltage
power
ground potential
reset circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4255857A
Other languages
English (en)
Inventor
Luigi Pascucci
ルイジ・パスクッチ
Marco Olivo
マルコ・オリヴォ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics SRL
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SRL, SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics SRL
Publication of JPH05303449A publication Critical patent/JPH05303449A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Landscapes

  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【目的】 本発明は、スタチックなパワー浪費がなくか
つ不適切な刺激に対して殆ど影響されないパワーオンリ
セット回路（ＰＯＲ）を提供することを目的とする。 【構成】 直列接続した２個のインバータ、両インバー
タの中間に存在する相互接続ノードのシグナルに応答す
る第１のスイッチ、駆動ノードと２個の直列接続したト
ランジスタ接合を有するバイアスライン、及び前記駆動
ノードのシグナルに応答する第２のスイッチを含んで成
るパワーオンリセット回路。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スタチックなパワー浪
費がないパワーオンリセット回路に関する。
【０００２】
【従来技術】集積回路特にマイクロ論理回路では、これ
らの回路に、パワーがスイッチオンされるときはいつも
集積回路の機能素子の全てをある状態にリセットするこ
とを確保できる特定の回路を集積する必要性がしばしば
生ずる。このリセッティングは、全集積回路デバイスの
誤作動及び起こり得るラッチングを引き起こすことのあ
る望ましくなくかつ意図しない集積回路素子のコンフィ
ギュレーションが発生することを防止するために、サプ
ライ電圧がグラウンドポテンシャルから公称サプライ電
圧に上昇することとは無関係に起こらなければならな
い。このような回路はパワーオンリセット回路と称せら
れ、一般に頭字語ＰＯＲにより表される。ＰＯＲ回路は
上述の機能を実行する。これらの回路は集積回路のスイ
ッチオン（つまりパルスがサプライ電圧により供給され
る）の後に予備設定された特性のリセットパルスを発生
させることができる。
【０００３】一般にこれらのＰＯＲ回路はポテンシャル
電圧ノード間のパワーを浪費するスタチックな電流経路
を含み、そしてこれらのスタチックな電流経路は一般に
比較的高いいインピーダンスを有するが多くの場合無視
できないスタチックなパワー消費の持続性は、典型的に
はスタチックな消費のないＣＭＯＳ集積回路デバイスの
デザイン明細と両立しない。従ってこれらのＰＯＲ回路
は多くのＣＭＯＳ集積回路デバイスとともに使用するこ
とができない。更にこれらのＰＯＲ回路は、内部又は外
部のトランジェント例えば出力バッファのスイッチング
により誘起されるノイズにより偶発的に刺激されると誤
作動が生ずる。
【０００４】
【発明の目的及び概要】本発明の主目的は、スタチック
なパワー消費がなく不適切な刺激に対して特に影響され
ないパワーオンリセット回路（ＰＯＲ）を提供すること
である。この目的及び他の利点は、スタチックなパワー
消費がなくノイズに対する顕著な不感性を有する本発明
の回路により達成される。該回路は本質的に、カスケー
ド接続された第１及び第２のインバータを含んで成り、
第２のインバータの出力はリセット回路の出力を示して
いる。前記２個のインバータ間のインターコネクション
ノードはグラウンドポテンシャルに容量的に結合され、
第１のインバータの入力ノードはサプライ電圧に容量的
に結合されている。前記２個のインバータ間のインター
コネクションノード上に実際に存在する電圧ポテンシャ
ルにより駆動される第１のスイッチは第１のインバータ
の入力ノードとサプライ電圧レール間に機能的に接続さ
れている。第２のスイッチは第１のインバータの入力ノ
ードとグラウンドポテンシャル間に機能的に接続されて
いる。この第２のスイッチは駆動シグナルが供給される
コントロールターミナルを有している。この駆動シグナ
ルは、サプライ電圧レールに接続されかつ直列接続され
た少なくとも２個の順方向バイアストランジスタ接合を
含んで成るバイアスラインからタップされ、前記２個の
トランジスタの１個はグラウンドポテンシャルに容量的
に接続されたノードに接続されている。グラウンドに容
量的に結合されたバイアスラインのノードは、導電又は
非導電の状態を決定するための第２のスイッチのコント
ロールターミナルに機能的に接続されることができる。
【０００５】バイアスラインの２個の順方向バイアスの
及び直列接続接合は、これもグラウンドポテンシャルに
容量的に結合された２個の直列接続ダイオード間の中間
接続ノードと機能的に直列接続された２個のダイオード
の使用を通して実現されることができる。更にサプライ
電圧レールによりコントロールされる放電スイッチがグ
ラウンドポテンシャルに容量的に接続されたバイアスラ
インのノードとグラウンドポテンシャル間に接続される
ことができ、これによりパワーサプライの集積回路への
スイッチングオフ語に第１のスイッチをコントロールす
るノードをグラウンドポテンシャルに迅速にリセットす
る。
【０００６】第３のスイッチをバイアスラインの中間接
続ノードと第２のスイッチのコントロールターミナル間
に接続することができる。この第３のスイッチは前記２
個のインバータ間の相互接続ノードに存在するシグナル
により駆動され、これにより第１のインバータがトリガ
されたときに、第１のインバータの入力ノードに存在す
る電圧の第２のスイッチを通してのグラウンドポテンシ
ャル方向への放電を加速するフィードバックループを形
成する。この放電は第２のスイッチのコントロールノー
ドに存在する電圧ポテンシャルをバイアスラインの中間
接続ノードの電圧ポテンシャル方向に増加することによ
り起こり、これによりバイアスラインの第２のダイオー
ドのしきい電圧の効果を除外する。
【０００７】（図面の簡単な説明）異なった特徴及び利
点は添付図面を参照して行う好ましい態様の引き続く説
明により更に明らかになるであろう。図１は、本発明の
パワーオンリセット回路の回路ダイアグラムである。図
２は、サプライ電圧に対する図１の回路の重要なノード
の動作電圧特性を示すダイアグラムである。
【０００８】
【詳細な説明】図１を参照すると、ＣＭＯＳ集積回路デ
バイス中に容易に集積可能な本発明の回路はカスケード
接続された２個のインバータＩ１及びＩ２を含んで成っ
ている。該回路はパワーの集積回路へのスイッチングオ
ンの後に出力ノードを通して所望のリセットシグナルを
（ＰＯＲ？へ）伝達する。第１のインバータＩ１の入力
ノードＡは、サプライ電圧レールＶddに電気的に接続さ
れたＮ−タイプのウェル領域中にＰ−タイプの拡散部を
形成することにより実現されることのできる集積コンデ
ンサＣ１を通して回路のサプライ電圧レールＶddに容量
的に結合されている。２個のインバータ間の中間接続ノ
ードＢは、グラウンドポテンシャルに電気的に接続され
た集積回路のＰ−タイプの基板中にＮ−タイプの拡散部
を形成することにより実現される集積コンデンサの使用
を通してグラウンドに容量的に結合されている。Ｐ−チ
ャンネルＭＯＳトランジスタの使用を通して実現される
第１のスイッチＭ１はノードＢに存在するシグナルによ
り駆動され、かつ第１のインバータＩ１の入力ノードＡ
及びサプライ電圧レールＶdd間に機能的に接続されてい
る。Ｎ−チャンネルＭＯＳトランジスタの使用を通して
実現される第２のスイッチＭ２は、第１のインバータＩ
１の入力ノードＡ及びグラウンドポテンシャル間に機能
的に接続され、かつノードＣからの駆動シグナルにより
駆動される。グラウンドポテンシャルに容量的に結合さ
れているノードＣは、サプライ電圧レールＶddに接続さ
れかつ直列接続された少なくとも２個のダイオード又は
２個の順方向にバイアスされたトランジスタ接合を含ん
で成るバイアスライン上ある。これらのダイオードは２
個のダイオードタイプのＮ−チャンネルＭＯＳトランジ
スタＭ３及びＭ４の使用を通して実現されることができ
る。バイアスラインのノードＣ及び中間ノードＤの両者
はそれぞれの集積コンデンサＣ３及びＣ４を通してグラ
ウンドポテンシャルに容量的に結合している。集積コン
デンサＣ３及びＣ４は、グラウンドポテンシャルに接続
された集積回路のＰ−タイプの基板中にＮ−タイプの拡
散部を形成することにより実現することができる。
【０００９】第３のスイッチＭ５は、明らかにそこから
Ｍ２スイッチを駆動するシグナルが得られるバイアスラ
インのノードＣとグラウンドポテンシャル間に接続され
ることが好ましい。この第３のスイッチはサプライ電圧
Ｖddにより駆動され、パワーのスイッチングオフの後に
つまりサプライ電圧ＶddがノードＣの電圧ポテンシャル
未満に降下したときにノードＣに存在する電圧を放電す
る。図１の例ではこのようなスイッチＭ５は、そのコン
トロールターミナルが回路のサプライ電圧レールＶddに
接続されているＰ−チャンネルトランジスタにより実現
される。この回路にはバイアスラインのノードＤ及びＣ
間に機能的に接続されかつ相互接続ノードＢに存在する
シグナルにより駆動される第５のスイッチＭ６により構
成されるフィードバックループが形成されると都合が良
い。図示の通り前記第５のスイッチＭ６はＮ−チャンネ
ルのＭＯＳトランジスタにより実現できる。
【００１０】前記回路の動作は図１及び図２の両者を参
照して引き続き行う説明の通りである。パワーオン時
（パワーが回路に供給される）以前には、回路のノード
の全てはグラウンドポテンシャルにあり回路の素子の全
ては「ＯＦＦ」状態にある。これは図２中に時間０で示
されている。パワーのスイッチングの後に、Ｃ及びＢは
それらのグラウンドポテンシャルとの強い容量的結合の
ため当初はグラウンドポテンシャルのままに維持され続
ける。この現象も図１に矢印ＩLNで概略的に示されたよ
うにグラウンドポテンシャルに向かう自然な電流漏洩に
より影響され、この電流漏洩はグラウンドに接続された
Ｐ−タイプ基板中に形成されたＮ−タイプ接合中に通常
存在する。
【００１１】ノードＢ、Ｃ及びＤと異なり、ノードＡは
ノードＡのサプライレールＶddとの強い容量的結合のた
めサプライ電圧Ｖddの上昇に従う。これは、ノードＢ、
Ｃ及び電圧が０ボルト（グラウンドポテンシャル）であ
りノードＡがサプライ電圧Ｖddとともに上昇する図２の
０及び0.05秒間に見ることができる。この電圧上昇に従
う挙動も、図１中に矢印ＩLPで概略的に示されたように
サプライレールに向かう自然な電流漏洩により影響さ
れ、この電流漏洩はサプライ電圧レールに接続されたＮ
−タイプウェル領域中に形成されたＰ−タイプ接合中に
一般に固有に存在する。この挙動は、更にＰ−チャンネ
ルトランジスタＭ１を通るサプライレールＶddへの活性
電流の引き続く発生により影響される。所望の値へ向か
うサプライ電圧Ｖddのより以上の上昇を伴うこのような
第１の簡単なキャパシタンス充電フェーズの後にバイア
スラインのノードＤ及びＣはサプライ電圧Ｖddに従いは
じめ、各ノードはダイオード接続されたトランジスタＭ
３及びＭ４のしきい電圧に起因して実際のサプライ電圧
からある「距離」離れている。これは、ノードＣ及びＤ
のポテンシャルが上昇するがサプライ電圧Ｖddほどには
高くない図２の0.1 秒から0.2 秒の間に見ることができ
る。
【００１２】ノードＣの電圧ポテンシャルがＮ−チャン
ネルトランジスタＭ２のしきい電圧を超えて上昇する
と、第１のインバータＩ１の入力ノードＡに存在する電
圧ポテンシャルのためのグラウンドに向かう放電経路が
形成される。ノードＣの電圧ポテンシャルの上昇は、Ｍ
２トランジスタのスイッチングオンの後に、まず第１の
充電フェーズ間にコンデンサＣ１により与えられた容量
的カップリングを通して続いてＭ１トランジスタにより
与えられた活性電流経路を通して到達する電流レベルか
ら入力ノードＡの電圧ポテンシャルの累進的な下降を生
じさせる。ノードＡの電圧ポテンシャルの放電は図２の
0.4 秒から0.7 秒の間に見ることができる。ノードＡの
降下している電圧ポテンシャルがインバータＩ１のトリ
ガ電圧レベルに達すると、インバータ２がトリガリング
を起こす。インバータＩ１のトリガリングはその出力ノ
ードの電圧ポテンシャルつまり回路のノードＢの電圧ポ
テンシャルをサプライ電圧Ｖddと同じ値にし、これはそ
の出力ターミナルを通して回路によりその瞬間まで供給
されたリセットパルスＰＯＲの終期を決定する。これは
図２の約0.7 秒に見ることができる。
【００１３】パワーオンの瞬間からサプライ電圧Ｖddの
実際の電圧上昇に従うＰＯＲパルスは、インバータＩ１
がトリガリングしたときにグラウンドポテンシャルにス
イッチされ、これにより本回路が利用される半導体デバ
イスに含まれる集積回路に対する作用を終了させる。ノ
ードＢの電圧ポテンシャルの増加はインバータＩ１のト
リガリングを通してバイアスラインのノードＣの電圧ポ
テンシャルを突然増加させ、これによりＰＯＲパルスの
ないコンフィギュレーションに導かれる条件を卓越した
ものにする。このノードＣの電圧ポテンシャルの増加は
図２の0.7 秒と1.0 秒間に見ることができる。卓越した
条件は後述する通り、望まないＰＯＲシグナルの発生を
開始させる偽のシグナルの発生に対する保護を含む。
【００１４】トランジスタＭ６を通して働くノードＢの
電圧ポテンシャルの増加はノードＣの電圧ポテンシャル
の増加を生じさせ、かつトランジスタＭ４のしきい電圧
の電圧ポテンシャルのノードＣにおける効果を実質的に
排除する。トランジスタＭ６のターンオンは「フィード
バック」経路を形成する。このノードＣのポテンシャル
電圧コントロールは回路にサプライ電圧レール上及び／
又は内部ノイズの起こり得る「リバウンド」に対して顕
著な不感性を与える。これは、Ｍ２トランジスタのしき
い電圧レベル未満にノードＣの電圧ポテンシャルが偶発
的に降下する結果として起こることのある偽のＰＯＲパ
ルスの発生を効果的に防止する。ＰＯＲシグナルの発生
に必要なトリガリング電圧レベルはＭ１及びＭ２トラン
ジスタの相対的なディメンジョン決定（つまりトランジ
スタをターンオンするために必要な電圧の調整）により
回路の設計段階で容易に予め確立することができる。
【００１５】サプライ電圧ＶddがノードＣにより達する
ポテンシャル電圧未満に降下したときに、トランジスタ
Ｍ５はノードＣの電圧ポテンシャルを従ってノードＤの
電圧ポテンシャルも迅速に放電することを許容する。こ
の迅速な放電は集積回路のスイッチングオフの後にリセ
ットを加速する。実際にはトランジスタＭ５はダイオー
ドによって例えばノードＣに接続されたＤ−タイプ接合
を有するウェル／接合及びサプライ電圧レールＶddに接
続されたＮ−タイプのウェルにより置換することもでき
る。ダイオードにより行われる作用は上述の通りトラン
ジスタＭ５により行われるものと同じである。
【００１６】コンデンサＣ１、Ｃ２、Ｃ３及びＣ４を構
成するために使用されるＮ及びＰ拡散部強い容量的カッ
プリングを確立するため及び比較的高い漏洩電流を生じ
させるために十分に大きいエリアを有するべきで、これ
によりカップリングの動作条件が最適化される。上記教
示に基づいて特定の回路素子及びパラメータの多くの修
正及び変化が可能である。ここに述べた特定のパラメー
タは限定を意図するものではなく単なる例示である。当
業者は全てのこのようなパラメータは用途に依存するこ
とを容易に認識するであろう。従って添付の特許請求の
範囲及びその等価範囲内で特定した記載したこと以外の
形でも本発明は実施できると理解されるべきである。
【図面の簡単な説明】
【図１】本発明のパワーオンリセット回路の回路ダイア
グラム。
【図２】サプライ電圧に対する図１の回路の重要なノー
ドの動作電圧特性を示すダイアグラム。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ・オリヴォ イタリア国 ベルガモ 24100 ビィア・ トレマナ13／ディ

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 入力ノードがサプライ電圧に容量的にカ
    ップリングされかつ相互接続ノードがグラウンドポテン
    シャルに容量的にカップリングしている、前記入力ノー
    ド及び相互接続ノード間に接続された第１のインバー
    タ、 出力ノードがリセットシグナルを供給する、前記相互接
    続ノード及び出力ノード間に接続された第２のインバー
    タ、 第１のインバータの入力ノードとサプライ電圧にカップ
    リングしかつ相互接続ノードのシグナルに応答する第１
    のスイッチ、 一方端にサプライ電圧が接続され他端に駆動ノードを有
    し、該駆動ノードがグラウンドポテンシャルに容量的に
    カップリングしかつ両端間に２個の直列接続したトラン
    ジスタ接合を有するバイアスライン、及び、 第１インバータの入力ノードとグラウンドポテンシャル
    にカップリングされ駆動ノードのシグナルに応答する第
    ２のスイッチを含んで成る、 集積回路にサプライ電圧を与え該サプライ電圧を予め設
    定された電圧レベルまで上昇させ次いでグラウンドポテ
    ンシャルまで降下させるリセットシグナルを供給する集
    積回路用パワーオンリセット回路。
  2. 【請求項２】 ２個の直列接続されたトランジスタ接合
    が順方向バイアスされている請求項１に記載のパワーオ
    ンリセット回路。
  3. 【請求項３】 ２個の順方向バイアスされた接合が、そ
    の間に中間ノードを有する直列接続された２個のダイオ
    ードを含み、前記中間ノードがグラウンドポテンシャル
    に容量的にカップリングしている請求項１に記載のパワ
    ーオンリセット回路。
  4. 【請求項４】 駆動ノードとグラウンドポテンシャルに
    カップリングしサプライ電圧に応答する第３のスイッチ
    を更に含む請求項１に記載のパワーオンリセット回路。
  5. 【請求項５】 中間ノードと駆動ノードにカップリング
    し相互接続ノードのシグナルに応答する第４のスイッチ
    を更に含み、該第４のスイッチがフィードバック経路を
    与えそして第１のインバータのトリガリングの後に第２
    のスイッチがターンオンして第１のインバータの入力ノ
    ードのシグナルが第２のスイッチを通してグラウンドポ
    テンシャル方向に放電することを許容し、これにより駆
    動ノードのシグナルの電圧レベルを上昇させるようにし
    た請求項４に記載のパワーオンリセット回路。
  6. 【請求項６】 集積回路がグラウンドポテンシャルに接
    続されたＰ−タイプ基板を有する請求項１に記載のパワ
    ーオンリセット回路。
  7. 【請求項７】 入力ノードのサプライ電圧への容量的カ
    ップリングが、Ｎ−タイプウェル領域がサプライ電圧に
    接続されているＰ−タイプ拡散／Ｎ−タイプウェル領域
    の集積コンデンサの使用を通して実現される請求項６に
    記載のパワーオンリセット回路。
  8. 【請求項８】 相互接続ノードのグラウンドポテンシャ
    ル及び駆動ノードの容量的カップリングがＮ−タイプ拡
    散／Ｐ−タイプ基板の集積コンデンサの使用を通して実
    現される請求項６に記載のパワーオンリセット回路。
  9. 【請求項９】 第２のスイッチがＮ−チャンネルＭＯＳ
    トランジスタを含んでいる請求項１に記載のパワーオン
    リセット回路。
  10. 【請求項10】 ２個のダイオードが２個のＮ−チャンネ
    ルＭＯＳトランジスタを含んでいる請求項３に記載のパ
    ワーオンリセット回路。
  11. 【請求項11】 第１のスイッチがＰ−チャンネルＭＯＳ
    トランジスタを含んでいる請求項１に記載のパワーオン
    リセット回路。。
  12. 【請求項12】 第３のスイッチが、サプライ電圧が駆動
    ノードの集積の電圧レベル未満に落ちたときに通電でき
    るＰ−チャンネルＭＯＳトランジスタを含んでいる請求
    項４に記載のパワーオンリセット回路。
  13. 【請求項13】 第４のスイッチがＮ−チャンネルＭＯＳ
    トランジスタを含んでいる請求項５に記載のパワーオン
    リセット回路。
  14. 【請求項14】 入力ノードがサプライ電圧に容量的にカ
    ップリングされかつ相互接続ノードがグラウンドポテン
    シャルに容量的に結合し、入力ノード及び相互接続ノー
    ド間に接続された電気シグナルを反転させるための第１
    の手段、 出力ノードがリセットシグナルを供給する、前記相互接
    続ノード及び出力ノード間に接続された電気シグナルを
    反転させるための第２の手段、 第１のインバータの入力ノードとサプライ電圧にカップ
    リングしかつ相互接続ノードのシグナルに応答する電気
    的スイッチングのための第１の手段、 グラウンドポテンシャルに容量的にカップリングされた
    駆動ノード、 ２個の直列接続されたトランジスタ接合を含み駆動ノー
    ドにサプライ電圧を接続するための手段、及び第１のイ
    ンバータの入力ノードとグラウンドポテンシャルにカッ
    プリングしかつ駆動ノードのシグナルに応答する電気的
    スイッチングのための第２の手段を含んで成る、 集積回路にサプライ電圧を与え該サプライ電圧を予め設
    定された電圧レベルまで上昇させ次いでグラウンドポテ
    ンシャルまで降下させるリセットシグナルを供給する集
    積回路用パワーオンリセット回路。
  15. 【請求項15】 ２個の直列接続されたトランジスタ接合
    が順方向バイアスされている請求項14に記載のパワーオ
    ンリセット回路。
  16. 【請求項16】 ２個の順方向バイアスされた接合が、そ
    の間に中間ノードを有する直列接続された２個のダイオ
    ードを含み、前記中間ノードがグラウンドポテンシャル
    に容量的にカップリングしている請求項15に記載のパワ
    ーオンリセット回路。
  17. 【請求項17】 駆動ノードとグラウンドポテンシャルに
    カップリングしサプライ電圧に応答する電気的スイッチ
    ング用の第３の手段を更に含む請求項14に記載のパワー
    オンリセット回路。
  18. 【請求項18】 中間ノードと駆動ノードにカップリング
    し相互接続ノードのシグナルに応答する電気的スイッチ
    ング用の第４の手段を更に含み、該第４の電気的スイッ
    チング用手段がフィードバック経路を与えそして第１の
    インバータ手段のトリガリングの後に第２の電気的スイ
    ッチング手段がターンオンして第１のインバータ手段の
    入力ノードのシグナルが第２の電気的スイッチング手段
    を通してグラウンドポテンシャル方向に放電することを
    許容し、これにより駆動ノードのシグナルの電圧レベル
    を上昇させるようにした請求項17に記載のパワーオンリ
    セット回路。
  19. 【請求項19】 入力ノードのサプライ電圧への容量的カ
    ップリングが、Ｎ−タイプウェル領域がサプライ電圧に
    接続されているＰ−タイプ拡散／Ｎ−タイプウェル領域
    の集積コンデンサの使用を通して実現され、 相互接続ノードのグラウンドポテンシャル及び駆動ノー
    ドの容量的カップリングがＮ−タイプ拡散／Ｐ−タイプ
    基板の集積コンデンサの使用を通して実現される請求項
    14に記載のパワーオンリセット回路。
  20. 【請求項20】 第２のスイッチ手段がＮ−チャンネルＭ
    ＯＳトランジスタを含み第１のスイッチング手段がＰ−
    チャンネルＭＯＳトランジスタを含んでいる請求項14に
    記載のパワーオンリセット回路。
  21. 【請求項21】 ２個のダイオードが２個のＮ−チャンネ
    ルＭＯＳトランジスタを含んでいる請求項16に記載のパ
    ワーオンリセット回路。
  22. 【請求項22】 第３のスイッチング手段が、サプライ電
    圧が駆動ノードの集積の電圧レベル未満に落ちたときに
    通電できるＰ−チャンネルＭＯＳトランジスタを含んで
    いる請求項17に記載のパワーオンリセット回路。
  23. 【請求項23】 第４のスイッチング手段がＮ−チャンネ
    ルＭＯＳトランジスタを含んでいる請求項18に記載のパ
    ワーオンリセット回路。
  24. 【請求項24】 サプライ電圧によりパワーを与えられる
    少なくとも１個の集積回路、及び入力ノードがサプライ
    電圧に容量的にカップリングされかつ相互接続ノードが
    グラウンドポテンシャルに容量的に結合している、入力
    ノード及び中間ノード間に接続された第１のインバー
    タ、 出力ノードがリセットシグナルを提供する、前記相互接
    続ノード及び出力ノード間に接続された第２のインバー
    タ、 第１のインバータの入力ノードとサプライ電圧にカップ
    リングしかつ相互接続ノードのシグナルに応答する第１
    のスイッチ、 一方端にサプライ電圧が接続され他端に駆動ノードを有
    し、該駆動ノードがグラウンドポテンシャルに容量的に
    カップリングしかつ両端間に２個の直列接続したトラン
    ジスタ接合を有するバイアスライン、及び、 第１インバータの入力ノードとグラウンドポテンシャル
    にカップリングされ駆動ノードのシグナルに応答する第
    ２のスイッチを含んで成る、 集積回路にサプライ電圧を与えた後に該サプライ電圧を
    予め設定された電圧レベルまで上昇させ次いでグラウン
    ドポテンシャルまで降下させるリセットシグナルを供給
    するパワーオンリセット回路、 を含んで成る集積回路システム。
  25. 【請求項25】 サプライ電圧及びグラウンドポテンシャ
    ルの両者にカップリングされ入力電圧及びリセットシグ
    ナルを供給する出力を有する反転回路、 サプライ電圧及びグラウンドポテンシャルの両者にカッ
    プリングされ異なった電圧レベルの複数のノードを有す
    るバイアスライン、及びバイアスライン電圧の少なくと
    も１個に応答して反転回路の入力電圧を放電する経路を
    供給し、反転回路とバイアスライン間に動作するよう接
    続された複数のスイッチネットワークを含んで成り、 集積回路にサプライ電圧を与えた後に該サプライ電圧を
    予め設定された電圧レベルまで上昇させ次いでグラウン
    ドポテンシャルまで降下させるリセットシグナルを供給
    する集積回路用パワーオンリセット回路、
  26. 【請求項26】 反転回路のサプライ電圧及びグラウンド
    ポテンシャルの両者へのカップリング及びバイアスライ
    ンのグラウンドへのカップリングが容量的カップリング
    を含む請求項25に記載のパワーオンリセット回路。
  27. 【請求項27】 複数スイッチネットワークが２個のスイ
    ッチを含む請求項26に記載のパワーオンリセット回路。
  28. 【請求項28】 複数スイッチネットワークが４個のスイ
    ッチを含む請求項26に記載のパワーオンリセット回路。
JP4255857A 1991-08-30 1992-08-31 零消費型パワーオンリセット回路 Pending JPH05303449A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
ITVA910026A IT1253679B (it) 1991-08-30 1991-08-30 Circuito di rispristino all'accensione di un circuito integrato aventeun consumo statico nullo.
IT91/A/0026 1991-08-30

Publications (1)

Publication Number Publication Date
JPH05303449A true JPH05303449A (ja) 1993-11-16

Family

ID=11423146

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4255857A Pending JPH05303449A (ja) 1991-08-30 1992-08-31 零消費型パワーオンリセット回路

Country Status (5)

Country Link
US (1) US5321317A (ja)
EP (1) EP0530159B1 (ja)
JP (1) JPH05303449A (ja)
DE (1) DE69220632T2 (ja)
IT (1) IT1253679B (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2699755B1 (fr) * 1992-12-22 1995-03-10 Sgs Thomson Microelectronics Circuit de démarrage et de sécurité contre les coupures d'alimentation, pour circuit intégré.
EP0665648A1 (en) * 1994-01-31 1995-08-02 STMicroelectronics S.r.l. Circuit for recovering initial condictions when starting-up an integrated circuit device
KR960004573B1 (ko) * 1994-02-15 1996-04-09 금성일렉트론주식회사 기동회로를 갖는 기준전압발생회로
US5477176A (en) * 1994-06-02 1995-12-19 Motorola Inc. Power-on reset circuit for preventing multiple word line selections during power-up of an integrated circuit memory
EP0700159A1 (en) * 1994-08-31 1996-03-06 STMicroelectronics S.r.l. Threshold detection circuit
US5864251A (en) * 1994-10-28 1999-01-26 Cypress Semiconductor Corporation Method and apparatus for self-resetting logic circuitry
KR0153603B1 (ko) * 1995-05-16 1998-12-15 김광호 반도체 장치의 파워-업 리세트신호 발생회로
KR0167261B1 (ko) * 1995-10-19 1999-04-15 문정환 전원공급 제어회로
US5933032A (en) * 1995-12-29 1999-08-03 Cypress Semiconductor Corp. Apparatus and method for generating a pulse signal
DE69628729D1 (de) * 1996-03-29 2003-07-24 St Microelectronics Srl Einschalt-Rücksetzsignal-Generatorschaltung
KR100201418B1 (ko) * 1996-05-11 1999-06-15 이계철 자동 리셋 회로
US5953285A (en) * 1997-09-17 1999-09-14 Cypress Semiconductor Corp. Scan path circuitry including an output register having a flow through mode
US6115836A (en) * 1997-09-17 2000-09-05 Cypress Semiconductor Corporation Scan path circuitry for programming a variable clock pulse width
US5936977A (en) * 1997-09-17 1999-08-10 Cypress Semiconductor Corp. Scan path circuitry including a programmable delay circuit
DE69729447D1 (de) * 1997-09-23 2004-07-15 St Microelectronics Srl MOS-Transistorenschaltung mit Transformator/Datenschnittstellenfunktion
US5889728A (en) * 1998-02-10 1999-03-30 Cypress Semiconductor Corporation Write control method for memory devices
US6081475A (en) * 1998-02-10 2000-06-27 Cypress Semiconductor Corporation Write control apparatus for memory devices
DE69841873D1 (de) * 1998-03-30 2010-10-14 Macronix Int Co Ltd Verbesserte einschaltrücksetzschaltung
TW483631U (en) * 1998-07-14 2002-04-11 Micon Design Technology Co Ltd Detection circuit of power voltage
US6222393B1 (en) 1999-07-20 2001-04-24 Cypress Semiconductor Corporation Apparatus and method for generating a pulse signal
US6259284B1 (en) * 1999-12-22 2001-07-10 Hitachi America, Ltd. Charge free power-on-reset circuit
DE10146831B4 (de) * 2001-09-24 2006-06-22 Atmel Germany Gmbh Verfahren zur Erzeugung eines zeitlich begrenzten Signals
KR100535114B1 (ko) * 2003-03-28 2005-12-07 주식회사 하이닉스반도체 파워 업 검출 장치
US6956409B2 (en) * 2003-08-28 2005-10-18 Infineon Technologies Ag Reference voltage detector for power-on sequence in a memory
US7221199B2 (en) * 2003-12-24 2007-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit and method for generating level-triggered power up reset signal
DE102004006254A1 (de) * 2004-02-09 2005-09-01 Infineon Technologies Ag Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken und Wiederansteigen einer Versorgungsspannung
JP4578882B2 (ja) * 2004-07-30 2010-11-10 ルネサスエレクトロニクス株式会社 半導体集積回路
US20060187700A1 (en) * 2005-02-08 2006-08-24 Iota Technology, Inc. Single event effect (SEE) tolerant circuit design strategy for SOI type technology
US7518419B1 (en) 2006-12-15 2009-04-14 National Semiconductor Corporation Wideband power-on reset circuit
US7388414B1 (en) 2007-03-30 2008-06-17 National Semiconductor Corporation Wideband power-on reset circuit with glitch-free output
US8299825B2 (en) * 2009-10-30 2012-10-30 Apple Inc. Electronic age detection circuit
CN102761322B (zh) 2011-04-28 2016-08-03 飞兆半导体公司 上电复位电路及其复位方法
US9397654B2 (en) 2014-10-09 2016-07-19 Qualcomm Incorporated Low power externally biased power-on-reset circuit
CN105406848B (zh) * 2015-12-31 2018-07-13 上海芯泽电子科技有限公司 零静态功耗上下电复位信号产生电路和上下电复位芯片

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4260907A (en) * 1979-06-12 1981-04-07 Telex Computer Products, Inc. Power-on-reset circuit with power fail detection
US4591745A (en) * 1984-01-16 1986-05-27 Itt Corporation Power-on reset pulse generator
JP2741022B2 (ja) * 1987-04-01 1998-04-15 三菱電機株式会社 パワーオンリセツトパルス発生回路
JP2541585B2 (ja) * 1987-11-18 1996-10-09 富士通株式会社 リセット信号発生回路
FR2625633B1 (fr) * 1987-12-30 1990-05-04 Sgs Thomson Microelectronics Circuit de remise sous tension pour circuit integre en technologie mos
US4885476A (en) * 1989-03-06 1989-12-05 Motorola, Inc. Power-on reset circuit
US5039875A (en) * 1989-11-28 1991-08-13 Samsung Semiconductor CMOS power-on reset circuit
US5120993A (en) * 1990-02-05 1992-06-09 Texas Instruments Incorporated Substrate bias voltage detection circuit
JP2563215B2 (ja) * 1990-06-20 1996-12-11 セイコー電子工業株式会社 半導体集積回路装置
JPH0736516B2 (ja) * 1990-07-19 1995-04-19 富士ゼロックス株式会社 パワーオンリセット回路
JP3042012B2 (ja) * 1991-04-19 2000-05-15 日本電気株式会社 パワーオンリセット装置
US5212412A (en) * 1992-10-26 1993-05-18 Codex Corporation Power on reset circuit having hysteresis inverters

Also Published As

Publication number Publication date
IT1253679B (it) 1995-08-22
DE69220632T2 (de) 1998-01-02
US5321317A (en) 1994-06-14
EP0530159A2 (en) 1993-03-03
DE69220632D1 (de) 1997-08-07
ITVA910026A0 (it) 1991-08-30
EP0530159A3 (en) 1994-11-02
ITVA910026A1 (it) 1993-03-02
EP0530159B1 (en) 1997-07-02

Similar Documents

Publication Publication Date Title
JPH05303449A (ja) 零消費型パワーオンリセット回路
US5818209A (en) Bootstrap line power supply regulator with no filter capacitor
US7339417B2 (en) Current source circuit
US5144159A (en) Power-on-reset (POR) circuit having power supply rise time independence
US6407594B1 (en) Zero bias current driver control circuit
JP2797844B2 (ja) 半導体集積回路
KR910006471B1 (ko) 리세트 신호 발생회로
JP3005169B2 (ja) リセット回路
US6803807B2 (en) Negative voltage output charge pump circuit
US4902901A (en) High-power solid state relay employing photosensitive current augmenting means for faster turn-on time
JPH0965571A (ja) Ｌｄｍｏｓによるブートストラップ・キャパシタンスの充電
JPH0757474A (ja) 半導体メモリ装置のチップ初期化信号発生回路
US6856177B1 (en) High side power switch with charge pump and bootstrap capacitor
JPH04253368A (ja) 基板バイアス回路
US6292123B1 (en) Digital-to-analog converter with CMOS-compatible power-on reset circuit
US8022747B2 (en) System for substrate potential regulation during power-up in integrated circuits
JPH04298117A (ja) 励振回路
US20050001660A1 (en) Power-on reset circuit
US20070103210A1 (en) Power-on reset circuit for an integrated circuit
US6259284B1 (en) Charge free power-on-reset circuit
US6414522B1 (en) Bias generating circuit for use with an oscillating circuit in an integrated circuit charge pump
US6909204B2 (en) System for sequencing a first node voltage and a second node voltage
CN113675832B (zh) 静电保护方法、静电保护电路及芯片
KR100201719B1 (ko) 랫치업 방지회로를 갖춘 반도체 집적회로
CN222515183U (zh) 一种快速放电电路及车载域控机