JPH05304258A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05304258A JPH05304258A JP10991592A JP10991592A JPH05304258A JP H05304258 A JPH05304258 A JP H05304258A JP 10991592 A JP10991592 A JP 10991592A JP 10991592 A JP10991592 A JP 10991592A JP H05304258 A JPH05304258 A JP H05304258A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】この発明は、ＭＯＳ型ＦＥＴとジャンクション
ＦＥＴとを混載することにより、入出力段のトランジス
タを微細化しても１／ｆノイズを小さくする。 【構成】Ｐ型シリコン基板15にＮタイプウェル18,19 を
形成し、Ｐ型の不純物を添加することにより、前記ＮＭ
ＯＳ領域16b および前記Ｎタイプウェル19それぞれにＮ
ＭＯＳのチャネル領域およびジャンクションＦＥＴのチ
ャネル領域23を形成し、前記Ｐ型シリコン基板15の表面
上にゲート酸化膜24を設け、このゲート酸化膜24の上に
ＰＭＯＳおよびＮＭＯＳそれぞれのゲート電極25a,25b
を設け、Ｎ型の不純物を添加することにより、ＮＭＯＳ
のソース・ドレイン領域の拡散層32およびジャンクショ
ンＦＥＴのゲート33を形成し、Ｐ型の不純物を添加する
ことにより、ＰＭＯＳのソース・ドレイン領域36および
ジャンクションＦＥＴのソース・ドレイン領域の拡散層
37を形成している。従って、１／ｆノイズを小さくでき
る。
ＦＥＴとを混載することにより、入出力段のトランジス
タを微細化しても１／ｆノイズを小さくする。 【構成】Ｐ型シリコン基板15にＮタイプウェル18,19 を
形成し、Ｐ型の不純物を添加することにより、前記ＮＭ
ＯＳ領域16b および前記Ｎタイプウェル19それぞれにＮ
ＭＯＳのチャネル領域およびジャンクションＦＥＴのチ
ャネル領域23を形成し、前記Ｐ型シリコン基板15の表面
上にゲート酸化膜24を設け、このゲート酸化膜24の上に
ＰＭＯＳおよびＮＭＯＳそれぞれのゲート電極25a,25b
を設け、Ｎ型の不純物を添加することにより、ＮＭＯＳ
のソース・ドレイン領域の拡散層32およびジャンクショ
ンＦＥＴのゲート33を形成し、Ｐ型の不純物を添加する
ことにより、ＰＭＯＳのソース・ドレイン領域36および
ジャンクションＦＥＴのソース・ドレイン領域の拡散層
37を形成している。従って、１／ｆノイズを小さくでき
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に係わ
り、特に１／ｆノイズを抑えることができる半導体装置
およびその製造方法に関する。
り、特に１／ｆノイズを抑えることができる半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】図９は、従来の半導体装置を示す断面図
である。Ｐ型シリコン基板１には、Ｎ型の不純物がイオ
ン注入され、ＰＭＯＳ用のＮタイプウェル２が形成され
る。この後、前記Ｐ型シリコン基板１にはＬＯＣＯＳ法
により第１乃至第３の素子分離領域３ａ〜３ｃが設けら
れる。次に、前記Ｐ型シリコン基板１の上には例えば熱
酸化によりゲート酸化膜４が設けられ、このゲート酸化
膜４の上にはＰＭＯＳおよびＮＭＯＳそれぞれのゲート
電極５、６が形成される。この後、前記第１、第２の素
子分離領域３ａ、３ｂ、ＰＭＯＳのゲート電極５および
Ｐ型シリコン基板１の上には図示せぬ第１のレジスト膜
が設けられる。このレジスト膜およびＮＭＯＳのゲート
電極６をマスクとしてイオン注入することにより、Ｐ型
シリコン基板１にはＮＭＯＳのＬＤＤ領域の拡散層７が
形成される。次に、前記第１のレジスト膜は除去され、
ＰＭＯＳおよびＮＭＯＳそれぞれのゲート電極５、６の
両側面にはサイドウォール８が形成される。次に、前記
Ｐ型シリコン基板１には、Ａｓがイオン注入され、ＮＭ
ＯＳのソース・ドレイン領域の拡散層９が形成される。
この後、Ｐ型シリコン基板１におけるＰＭＯＳ用のＮタ
イプウェルの上には、Ｐ型の不純物がイオン注入され、
ＰＭＯＳのソース・ドレイン領域の拡散層１０が形成さ
れる。
である。Ｐ型シリコン基板１には、Ｎ型の不純物がイオ
ン注入され、ＰＭＯＳ用のＮタイプウェル２が形成され
る。この後、前記Ｐ型シリコン基板１にはＬＯＣＯＳ法
により第１乃至第３の素子分離領域３ａ〜３ｃが設けら
れる。次に、前記Ｐ型シリコン基板１の上には例えば熱
酸化によりゲート酸化膜４が設けられ、このゲート酸化
膜４の上にはＰＭＯＳおよびＮＭＯＳそれぞれのゲート
電極５、６が形成される。この後、前記第１、第２の素
子分離領域３ａ、３ｂ、ＰＭＯＳのゲート電極５および
Ｐ型シリコン基板１の上には図示せぬ第１のレジスト膜
が設けられる。このレジスト膜およびＮＭＯＳのゲート
電極６をマスクとしてイオン注入することにより、Ｐ型
シリコン基板１にはＮＭＯＳのＬＤＤ領域の拡散層７が
形成される。次に、前記第１のレジスト膜は除去され、
ＰＭＯＳおよびＮＭＯＳそれぞれのゲート電極５、６の
両側面にはサイドウォール８が形成される。次に、前記
Ｐ型シリコン基板１には、Ａｓがイオン注入され、ＮＭ
ＯＳのソース・ドレイン領域の拡散層９が形成される。
この後、Ｐ型シリコン基板１におけるＰＭＯＳ用のＮタ
イプウェルの上には、Ｐ型の不純物がイオン注入され、
ＰＭＯＳのソース・ドレイン領域の拡散層１０が形成さ
れる。
【０００３】
【発明が解決しようとする課題】ところで、通信用また
は音声信号用として使用される集積回路は、上記のよう
に製造されたＣＭＯＳ型ＦＥＴにより構成されていた。
は音声信号用として使用される集積回路は、上記のよう
に製造されたＣＭＯＳ型ＦＥＴにより構成されていた。
【０００４】近時、この音声信号用として使用されるＣ
ＭＯＳ型ＦＥＴにおいては、電源電圧を低くすることが
要求されており、この電源電圧を低くすると、Ｓ（Sign
al）が小さくなる。前記音声信号用として使用されるＭ
ＯＳ型ＦＥＴの場合、入力段の音声信号であるアナログ
信号をデジタル信号に変換する際に高Ｓ／Ｎ（Noise）
比が必要とされる。これと同様に、出力段のデジタル信
号をアナログ信号に変換する際にも高Ｓ／Ｎ比が必要と
される。前記Ｓが小さくなっても高Ｓ／Ｎ比を保つに
は、Ｓが小さくなるのに従いＮも小さくしなければなら
ない。したがって、低周波領域の１／ｆノイズを小さく
することが要求される。
ＭＯＳ型ＦＥＴにおいては、電源電圧を低くすることが
要求されており、この電源電圧を低くすると、Ｓ（Sign
al）が小さくなる。前記音声信号用として使用されるＭ
ＯＳ型ＦＥＴの場合、入力段の音声信号であるアナログ
信号をデジタル信号に変換する際に高Ｓ／Ｎ（Noise）
比が必要とされる。これと同様に、出力段のデジタル信
号をアナログ信号に変換する際にも高Ｓ／Ｎ比が必要と
される。前記Ｓが小さくなっても高Ｓ／Ｎ比を保つに
は、Ｓが小さくなるのに従いＮも小さくしなければなら
ない。したがって、低周波領域の１／ｆノイズを小さく
することが要求される。
【０００５】前記１／ｆノイズは、チャネル長をＬ、チ
ャネル幅をＷとすると、１／ＬＷおよび表面準位密度に
比例する。このため、従来のアナログ回路では、入出力
段のトランジスタのサイズを大きくすること、すなわち
ＭＯＳトランジスタのＬおよびＷを大きくすることによ
り、１／ｆノイズを抑えていた。しかし、前記ＭＯＳト
ランジスタのサイズを大きくすると、トランジスタの微
細化に逆行することになり、集積回路の微細化に伴い入
出力段のトランジスタのサイズを大きくするにも限界が
生ずる。
ャネル幅をＷとすると、１／ＬＷおよび表面準位密度に
比例する。このため、従来のアナログ回路では、入出力
段のトランジスタのサイズを大きくすること、すなわち
ＭＯＳトランジスタのＬおよびＷを大きくすることによ
り、１／ｆノイズを抑えていた。しかし、前記ＭＯＳト
ランジスタのサイズを大きくすると、トランジスタの微
細化に逆行することになり、集積回路の微細化に伴い入
出力段のトランジスタのサイズを大きくするにも限界が
生ずる。
【０００６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ＭＯＳ型ＦＥＴとジャ
ンクションＦＥＴとを混載することにより、入出力段の
トランジスタを微細化しても１／ｆノイズを小さくでき
る半導体装置およびその製造方法を提供することにあ
る。
されたものであり、その目的は、ＭＯＳ型ＦＥＴとジャ
ンクションＦＥＴとを混載することにより、入出力段の
トランジスタを微細化しても１／ｆノイズを小さくでき
る半導体装置およびその製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】この発明は、上記課題を
解決するため、ジャンクションＦＥＴ領域および第１、
第２のＭＯＳ型ＦＥＴ領域を有する半導体基板と、前記
第２のＭＯＳ型ＦＥＴ領域に形成されたウェルと、前記
第１のＭＯＳ型ＦＥＴ領域および前記ジャンクションＦ
ＥＴ領域それぞれに形成された第１および第２のチャネ
ル領域と、前記第１のＭＯＳ型ＦＥＴ領域および前記ウ
ェルの上に設けられた第１および第２のゲート酸化膜
と、前記第１および第２のゲート酸化膜それぞれの上に
設けられた第１および第２のゲート電極と、前記第１の
ＭＯＳ型ＦＥＴ領域および前記第２のチャネル領域それ
ぞれに形成された第１のソース・ドレイン領域およびジ
ャンクションＦＥＴのゲートと、前記ウェルおよび前記
第２のチャネル領域それぞれに形成された第２のソース
・ドレイン領域および第３のソース・ドレイン領域とを
具備することを特徴としている。
解決するため、ジャンクションＦＥＴ領域および第１、
第２のＭＯＳ型ＦＥＴ領域を有する半導体基板と、前記
第２のＭＯＳ型ＦＥＴ領域に形成されたウェルと、前記
第１のＭＯＳ型ＦＥＴ領域および前記ジャンクションＦ
ＥＴ領域それぞれに形成された第１および第２のチャネ
ル領域と、前記第１のＭＯＳ型ＦＥＴ領域および前記ウ
ェルの上に設けられた第１および第２のゲート酸化膜
と、前記第１および第２のゲート酸化膜それぞれの上に
設けられた第１および第２のゲート電極と、前記第１の
ＭＯＳ型ＦＥＴ領域および前記第２のチャネル領域それ
ぞれに形成された第１のソース・ドレイン領域およびジ
ャンクションＦＥＴのゲートと、前記ウェルおよび前記
第２のチャネル領域それぞれに形成された第２のソース
・ドレイン領域および第３のソース・ドレイン領域とを
具備することを特徴としている。
【０００８】また、半導体基板にはジャンクションＦＥ
Ｔ領域および第１、第２のＭＯＳ型ＦＥＴ領域を有し、
前記第２のＭＯＳ型ＦＥＴ領域にウェルを形成する工程
と、第１の不純物を導入することにより、前記第１のＭ
ＯＳ型ＦＥＴ領域に第１のチャネル領域を形成するとと
もに、前記ジャンクションＦＥＴ領域に第２のチャネル
領域を形成する工程と、前記第１のチャネル領域および
前記ウェルそれぞれの上に第１および第２のゲート酸化
膜を設ける工程と、前記第１および第２のゲート酸化膜
それぞれの上に第１および第２のゲート電極を設ける工
程と、第２の不純物を導入することにより、前記第１の
ＭＯＳ型ＦＥＴ領域に第１のソース・ドレイン領域を形
成するとともに、前記第２のチャネル領域の内にジャン
クションＦＥＴのゲートを形成する工程と、第１の不純
物を導入することにより、前記ウェルの内に第２のソー
ス・ドレイン領域を形成するとともに、前記第２のチャ
ネル領域の内に第３のソース・ドレイン領域を形成する
工程とからなることを特徴としている。
Ｔ領域および第１、第２のＭＯＳ型ＦＥＴ領域を有し、
前記第２のＭＯＳ型ＦＥＴ領域にウェルを形成する工程
と、第１の不純物を導入することにより、前記第１のＭ
ＯＳ型ＦＥＴ領域に第１のチャネル領域を形成するとと
もに、前記ジャンクションＦＥＴ領域に第２のチャネル
領域を形成する工程と、前記第１のチャネル領域および
前記ウェルそれぞれの上に第１および第２のゲート酸化
膜を設ける工程と、前記第１および第２のゲート酸化膜
それぞれの上に第１および第２のゲート電極を設ける工
程と、第２の不純物を導入することにより、前記第１の
ＭＯＳ型ＦＥＴ領域に第１のソース・ドレイン領域を形
成するとともに、前記第２のチャネル領域の内にジャン
クションＦＥＴのゲートを形成する工程と、第１の不純
物を導入することにより、前記ウェルの内に第２のソー
ス・ドレイン領域を形成するとともに、前記第２のチャ
ネル領域の内に第３のソース・ドレイン領域を形成する
工程とからなることを特徴としている。
【０００９】また、半導体基板にはジャンクションＦＥ
Ｔ領域および第１、第２のＭＯＳ型ＦＥＴ領域を有し、
前記第２のＭＯＳ型ＦＥＴ領域にウェルを形成する工程
と、第１の不純物を導入することにより、前記半導体基
板にチャネルストッパー領域を形成するとともに、前記
ジャンクションＦＥＴ領域にチャネル領域を形成する工
程と、前記チャネル領域および前記チャネルストッパー
領域それぞれの上に第１および第２の素子分離領域を設
ける工程と、前記第１の素子分離領域の一部を除去する
工程と、前記第１のＭＯＳ型ＦＥＴ領域および前記ウェ
ルの上に第１および第２のゲート酸化膜を設ける工程
と、前記第１および第２のゲート酸化膜それぞれの上に
第１および第２のゲート電極を設ける工程と、第２の不
純物を導入することにより、前記第１のＭＯＳ型ＦＥＴ
領域に第１のソース・ドレイン領域を形成するととも
に、前記第２のチャネル領域の内にジャンクションＦＥ
Ｔのゲートを形成する工程と、第１の不純物を導入する
ことにより、前記ウェルの内に第２のソース・ドレイン
領域を形成するとともに、前記第１のチャネル領域の内
に第３のソース・ドレイン領域を形成する工程とからな
ることを特徴としている。
Ｔ領域および第１、第２のＭＯＳ型ＦＥＴ領域を有し、
前記第２のＭＯＳ型ＦＥＴ領域にウェルを形成する工程
と、第１の不純物を導入することにより、前記半導体基
板にチャネルストッパー領域を形成するとともに、前記
ジャンクションＦＥＴ領域にチャネル領域を形成する工
程と、前記チャネル領域および前記チャネルストッパー
領域それぞれの上に第１および第２の素子分離領域を設
ける工程と、前記第１の素子分離領域の一部を除去する
工程と、前記第１のＭＯＳ型ＦＥＴ領域および前記ウェ
ルの上に第１および第２のゲート酸化膜を設ける工程
と、前記第１および第２のゲート酸化膜それぞれの上に
第１および第２のゲート電極を設ける工程と、第２の不
純物を導入することにより、前記第１のＭＯＳ型ＦＥＴ
領域に第１のソース・ドレイン領域を形成するととも
に、前記第２のチャネル領域の内にジャンクションＦＥ
Ｔのゲートを形成する工程と、第１の不純物を導入する
ことにより、前記ウェルの内に第２のソース・ドレイン
領域を形成するとともに、前記第１のチャネル領域の内
に第３のソース・ドレイン領域を形成する工程とからな
ることを特徴としている。
【００１０】また、前記半導体基板、前記第１のＭＯＳ
型ＦＥＴ領域、前記第１および第２のチャネル領域およ
び前記第２、第３のソース・ドレイン領域は、第１導電
型または第２導電型であることを特徴としている。
型ＦＥＴ領域、前記第１および第２のチャネル領域およ
び前記第２、第３のソース・ドレイン領域は、第１導電
型または第２導電型であることを特徴としている。
【００１１】また、前記ウェル、前記第１のソース・ド
レイン領域および前記ジャンクションＦＥＴのゲート
は、第２導電型または第１導電型であることを特徴とし
ている。また、前記第１の不純物は、第１導電型または
第２導電型であることを特徴とすしている。また、前記
第２の不純物は、第２導電型または第１導電型であるこ
とを特徴としている。また、前記チャネル領域は、第１
導電型または第２導電型であることを特徴としている。
レイン領域および前記ジャンクションＦＥＴのゲート
は、第２導電型または第１導電型であることを特徴とし
ている。また、前記第１の不純物は、第１導電型または
第２導電型であることを特徴とすしている。また、前記
第２の不純物は、第２導電型または第１導電型であるこ
とを特徴としている。また、前記チャネル領域は、第１
導電型または第２導電型であることを特徴としている。
【００１２】
【作用】この発明は、同一の半導体基板にジャンクショ
ンＦＥＴおよびＭＯＳ型ＦＥＴを設けている。このた
め、アナログ、デジタル混載でアナログ入力段のノイズ
が少ないことが必要な所にはジャンクションＦＥＴを使
い、高速なデジタル処理が必要な所にはＭＯＳ型ＦＥＴ
を使うことができる。これにより、１／ｆノイズを小さ
くする必要のあるトランジスタ、即ちジャンクションＦ
ＥＴを微細化しても、１／ｆノイズを小さくすることが
できる。
ンＦＥＴおよびＭＯＳ型ＦＥＴを設けている。このた
め、アナログ、デジタル混載でアナログ入力段のノイズ
が少ないことが必要な所にはジャンクションＦＥＴを使
い、高速なデジタル処理が必要な所にはＭＯＳ型ＦＥＴ
を使うことができる。これにより、１／ｆノイズを小さ
くする必要のあるトランジスタ、即ちジャンクションＦ
ＥＴを微細化しても、１／ｆノイズを小さくすることが
できる。
【００１３】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１４】図１乃至図３は、この発明の第１の実施例
による半導体装置の製造方法を示す断面図である。図１
（ｂ）に示すように、Ｐ型シリコン基板１５にはＣＭＯ
Ｓ型ＦＥＴ領域１６およびジャンクションＦＥＴ領域１
７が形成されている。前記Ｐ型シリコン基板１５の表面
上には図示せぬ第１のレジスト膜が設けられる。このレ
ジスト膜をマスクとしてＮ型の不純物がイオン注入され
ることにより、ＣＭＯＳ型ＦＥＴ領域１６およびジャン
クションＦＥＴ領域１７それぞれのＰ型シリコン基板１
５にはＰＭＯＳ用のＮタイプウェル１８およびジャンク
ションＦＥＴ用のＮタイプウェル１９が形成される。
による半導体装置の製造方法を示す断面図である。図１
（ｂ）に示すように、Ｐ型シリコン基板１５にはＣＭＯ
Ｓ型ＦＥＴ領域１６およびジャンクションＦＥＴ領域１
７が形成されている。前記Ｐ型シリコン基板１５の表面
上には図示せぬ第１のレジスト膜が設けられる。このレ
ジスト膜をマスクとしてＮ型の不純物がイオン注入され
ることにより、ＣＭＯＳ型ＦＥＴ領域１６およびジャン
クションＦＥＴ領域１７それぞれのＰ型シリコン基板１
５にはＰＭＯＳ用のＮタイプウェル１８およびジャンク
ションＦＥＴ用のＮタイプウェル１９が形成される。
【００１５】この後、図２（ａ）に示すように、前記第
１のレジスト膜は除去され、Ｐ型シリコン基板１５には
ＬＯＣＯＳ法により第１乃至第６の素子分離領域２０ａ
〜２０ｆが設けられる。前記第１および第２の素子分離
領域２０ａ、２０ｂの間はＰＭＯＳ領域１６ａとされ、
第２および第３の素子分離領域２０ｂ、２０ｃの間はＮ
ＭＯＳ領域１６ｂとされる。
１のレジスト膜は除去され、Ｐ型シリコン基板１５には
ＬＯＣＯＳ法により第１乃至第６の素子分離領域２０ａ
〜２０ｆが設けられる。前記第１および第２の素子分離
領域２０ａ、２０ｂの間はＰＭＯＳ領域１６ａとされ、
第２および第３の素子分離領域２０ｂ、２０ｃの間はＮ
ＭＯＳ領域１６ｂとされる。
【００１６】次に、図２（ｂ）に示すように、前記Ｐ型
シリコン基板１５および第１、第２、第４、第５の素子
分離領域２０ａ、２０ｂ、２０ｄ、２０ｅの上には第２
のレジスト膜２１が設けられる。この第２のレジスト膜
２１および第３、第６の素子分離領域２０ｃ、２０ｆを
マスクとしてＰ型の不純物であるＢが１×１０12ｍ-2の
ドーズ量でイオン注入される。これにより、ＮＭＯＳ領
域１６ｂにおけるＰ型シリコン基板１５にはＮＭＯＳの
チャネル領域２２が形成され、ジャンクションＦＥＴ領
域１７におけるＰ型シリコン基板１５にはジャンクショ
ンＦＥＴのチャネル領域２３が形成される。
シリコン基板１５および第１、第２、第４、第５の素子
分離領域２０ａ、２０ｂ、２０ｄ、２０ｅの上には第２
のレジスト膜２１が設けられる。この第２のレジスト膜
２１および第３、第６の素子分離領域２０ｃ、２０ｆを
マスクとしてＰ型の不純物であるＢが１×１０12ｍ-2の
ドーズ量でイオン注入される。これにより、ＮＭＯＳ領
域１６ｂにおけるＰ型シリコン基板１５にはＮＭＯＳの
チャネル領域２２が形成され、ジャンクションＦＥＴ領
域１７におけるＰ型シリコン基板１５にはジャンクショ
ンＦＥＴのチャネル領域２３が形成される。
【００１７】この後、図３（ａ）に示すように、前記第
２のレジスト膜２１は除去され、前記Ｐ型シリコン基板
１５の表面上には例えば熱酸化によりゲート酸化膜２４
が設けられる。このゲート酸化膜２４および第１乃至第
６の素子分離領域２０ａ〜２０ｆの上には多結晶シリコ
ン層２５が堆積され、この多結晶シリコン層２５の上に
は図示せぬ第３のレジスト膜が設けられる。このレジス
ト膜をマスクとして多結晶シリコン層２５がエッチング
され、ＰＭＯＳおよびＮＭＯＳそれぞれのゲート電極２
５ａ、２５ｂが形成される。
２のレジスト膜２１は除去され、前記Ｐ型シリコン基板
１５の表面上には例えば熱酸化によりゲート酸化膜２４
が設けられる。このゲート酸化膜２４および第１乃至第
６の素子分離領域２０ａ〜２０ｆの上には多結晶シリコ
ン層２５が堆積され、この多結晶シリコン層２５の上に
は図示せぬ第３のレジスト膜が設けられる。このレジス
ト膜をマスクとして多結晶シリコン層２５がエッチング
され、ＰＭＯＳおよびＮＭＯＳそれぞれのゲート電極２
５ａ、２５ｂが形成される。
【００１８】次に、ＰＭＯＳ領域１６ａおよびジャンク
ションＦＥＴ領域１７には図示せぬ第４のレジスト膜が
設けられる。このレジスト膜およびＮＭＯＳのゲート電
極２５ｂをマスクとしてイオン注入されることにより、
ＮＭＯＳのＬＤＤ領域の拡散層２６が形成される。この
後、前記第４のレジスト膜は除去され、ＰＭＯＳのゲー
ト電極２５ａ、ＮＭＯＳのゲート電極２５ｂ、ゲート酸
化膜２４および第１乃至第６の素子分離領域２０ａ〜２
０ｆの上にはＳｉＯ2 層２７が堆積される。このＳｉＯ
2 層２７はＲＩＥによって異方的にエッチングされるこ
とにより、ＰＭＯＳおよびＮＭＯＳそれぞれのゲート電
極２５ａ、２５ｂの両側面にはサイドウォール２８が形
成される。
ションＦＥＴ領域１７には図示せぬ第４のレジスト膜が
設けられる。このレジスト膜およびＮＭＯＳのゲート電
極２５ｂをマスクとしてイオン注入されることにより、
ＮＭＯＳのＬＤＤ領域の拡散層２６が形成される。この
後、前記第４のレジスト膜は除去され、ＰＭＯＳのゲー
ト電極２５ａ、ＮＭＯＳのゲート電極２５ｂ、ゲート酸
化膜２４および第１乃至第６の素子分離領域２０ａ〜２
０ｆの上にはＳｉＯ2 層２７が堆積される。このＳｉＯ
2 層２７はＲＩＥによって異方的にエッチングされるこ
とにより、ＰＭＯＳおよびＮＭＯＳそれぞれのゲート電
極２５ａ、２５ｂの両側面にはサイドウォール２８が形
成される。
【００１９】この後、第１乃至第５の素子分離領域２０
ａ〜２０ｅ、ＰＭＯＳ、ＮＭＯＳそれぞれのゲート電極
２５ａ、２５ｂ、サイドウォール２８およびゲート酸化
膜２４の上には第５のレジスト膜２９が設けられる。こ
のレジスト膜２９をマスクとしてジャンクションＦＥＴ
のチャネル領域２３にはＰ型の不純物であるＢが１×１
０12〜１０13ｃｍ-2のドーズ量でイオン注入される。こ
れにより、ジャンクションＦＥＴのチャネル領域２３は
所定のＢの濃度に高められる。
ａ〜２０ｅ、ＰＭＯＳ、ＮＭＯＳそれぞれのゲート電極
２５ａ、２５ｂ、サイドウォール２８およびゲート酸化
膜２４の上には第５のレジスト膜２９が設けられる。こ
のレジスト膜２９をマスクとしてジャンクションＦＥＴ
のチャネル領域２３にはＰ型の不純物であるＢが１×１
０12〜１０13ｃｍ-2のドーズ量でイオン注入される。こ
れにより、ジャンクションＦＥＴのチャネル領域２３は
所定のＢの濃度に高められる。
【００２０】次に、図３（ｂ）に示すように、前記第５
のレジスト膜２９は除去され、第１、第２、第５、第６
の素子分離領域２０ａ、２０ｂ、２０ｅ、２０ｆ、ＰＭ
ＯＳのゲート電極２５ａおよびゲート酸化膜２４の上に
は第６のレジスト膜３１が設けられる。このレジスト膜
３１、ＮＭＯＳのゲート電極２５ｂ、サイドウォール２
８および第３、第４の素子分離領域２０ｃ、２０ｄをマ
スクとしてＮ型の不純物であるＡｓがイオン注入され、
ＮＭＯＳのソース・ドレイン領域の拡散層３２、ジャン
クションＦＥＴのゲート３３およびジャンクションＦＥ
Ｔのウェルコンタクト３４が形成される。
のレジスト膜２９は除去され、第１、第２、第５、第６
の素子分離領域２０ａ、２０ｂ、２０ｅ、２０ｆ、ＰＭ
ＯＳのゲート電極２５ａおよびゲート酸化膜２４の上に
は第６のレジスト膜３１が設けられる。このレジスト膜
３１、ＮＭＯＳのゲート電極２５ｂ、サイドウォール２
８および第３、第４の素子分離領域２０ｃ、２０ｄをマ
スクとしてＮ型の不純物であるＡｓがイオン注入され、
ＮＭＯＳのソース・ドレイン領域の拡散層３２、ジャン
クションＦＥＴのゲート３３およびジャンクションＦＥ
Ｔのウェルコンタクト３４が形成される。
【００２１】この後、図１（ａ）に示すように、前記第
６のレジスト膜３１は除去され、第３、第４の素子分離
領域２０ｃ、２０ｄ、ＮＭＯＳのゲート電極２５ｂ、サ
イドウォール２８およびゲート酸化膜２４の上には図示
せぬ第７のレジスト膜が設けられる。このレジスト膜、
ＰＭＯＳのゲート電極２５ａ、サイドウォール２８およ
び第１、第２、第５、第６の素子分離領域２０ａ、２０
ｂ、２０ｅ、２０ｆをマスクとしてＰ型の不純物がイオ
ン注入され、ＰＭＯＳのソース・ドレイン領域の拡散層
３６およびジャンクションＦＥＴのソース・ドレイン領
域の拡散層３７が形成される。次に、前記第７のレジス
ト膜は除去される。
６のレジスト膜３１は除去され、第３、第４の素子分離
領域２０ｃ、２０ｄ、ＮＭＯＳのゲート電極２５ｂ、サ
イドウォール２８およびゲート酸化膜２４の上には図示
せぬ第７のレジスト膜が設けられる。このレジスト膜、
ＰＭＯＳのゲート電極２５ａ、サイドウォール２８およ
び第１、第２、第５、第６の素子分離領域２０ａ、２０
ｂ、２０ｅ、２０ｆをマスクとしてＰ型の不純物がイオ
ン注入され、ＰＭＯＳのソース・ドレイン領域の拡散層
３６およびジャンクションＦＥＴのソース・ドレイン領
域の拡散層３７が形成される。次に、前記第７のレジス
ト膜は除去される。
【００２２】上記製造方法によれば、ＰＭＯＳ用のＮタ
イプウェル１８を形成する際のイオン注入により、ジャ
ンクションＦＥＴ用のＮタイプウェル１９を形成してい
る。また、ＮＭＯＳのチャネル領域２２を形成する際の
Ｐ型不純物のイオン注入により、ジャンクションＦＥＴ
のチャネル領域２３を形成している。また、ＮＭＯＳの
ソース・ドレイン領域の拡散層３２を形成する際のＮ型
不純物のイオン注入により、ジャンクションＦＥＴのゲ
ート３３およびジャンクションＦＥＴのウェルコンタク
ト３４を形成している。また、ＰＭＯＳのソース・ドレ
イン領域の拡散層３６を形成する際のＰ型不純物のイオ
ン注入により、ジャンクションＦＥＴのソース・ドレイ
ン領域の拡散層３７を形成している。したがって、従来
のＣＭＯＳ型ＦＥＴの製造工程により、同一のシリコン
基板上にＣＭＯＳ型ＦＥＴおよびジャンクションＦＥＴ
を形成することができる。また、従来のＣＭＯＳ型ＦＥ
Ｔの製造工程を用いているため、製造コストを低く抑え
ることができる。
イプウェル１８を形成する際のイオン注入により、ジャ
ンクションＦＥＴ用のＮタイプウェル１９を形成してい
る。また、ＮＭＯＳのチャネル領域２２を形成する際の
Ｐ型不純物のイオン注入により、ジャンクションＦＥＴ
のチャネル領域２３を形成している。また、ＮＭＯＳの
ソース・ドレイン領域の拡散層３２を形成する際のＮ型
不純物のイオン注入により、ジャンクションＦＥＴのゲ
ート３３およびジャンクションＦＥＴのウェルコンタク
ト３４を形成している。また、ＰＭＯＳのソース・ドレ
イン領域の拡散層３６を形成する際のＰ型不純物のイオ
ン注入により、ジャンクションＦＥＴのソース・ドレイ
ン領域の拡散層３７を形成している。したがって、従来
のＣＭＯＳ型ＦＥＴの製造工程により、同一のシリコン
基板上にＣＭＯＳ型ＦＥＴおよびジャンクションＦＥＴ
を形成することができる。また、従来のＣＭＯＳ型ＦＥ
Ｔの製造工程を用いているため、製造コストを低く抑え
ることができる。
【００２３】図４は、この発明の第１の実施例による半
導体装置および従来の半導体装置それぞれにおいて、デ
ザインルールのスケーリングと１／ｆノイズ電圧との関
係を示す図である。３８は、スケーリングをそれぞれ×
１、×０．８、×０．７、×０．６として製造された従
来の半導体装置であるＭＯＳ型ＦＥＴを使用した際の１
／ｆノイズ電圧を測定した結果をプロットし、その傾向
を示す直線である。３９は、スケーリングを×０．７と
して製造されたこの発明の半導体装置におけるジャンク
ションＦＥＴを使用した際の１／ｆノイズ電圧を測定し
た結果を示す点である。これらの結果によれば、ジャン
クションＦＥＴのノイズ電圧はＭＯＳ型ＦＥＴのそれよ
り１オーダー以上低減することができる。
導体装置および従来の半導体装置それぞれにおいて、デ
ザインルールのスケーリングと１／ｆノイズ電圧との関
係を示す図である。３８は、スケーリングをそれぞれ×
１、×０．８、×０．７、×０．６として製造された従
来の半導体装置であるＭＯＳ型ＦＥＴを使用した際の１
／ｆノイズ電圧を測定した結果をプロットし、その傾向
を示す直線である。３９は、スケーリングを×０．７と
して製造されたこの発明の半導体装置におけるジャンク
ションＦＥＴを使用した際の１／ｆノイズ電圧を測定し
た結果を示す点である。これらの結果によれば、ジャン
クションＦＥＴのノイズ電圧はＭＯＳ型ＦＥＴのそれよ
り１オーダー以上低減することができる。
【００２４】上記実施例によれば、同一のＰ型シリコン
基板１５にＣＭＯＳ型ＦＥＴとジャンクションＦＥＴと
を形成している。このため、例えば音声信号用として使
用されるアナログ、デジタル混載回路において、アナロ
グの入力段のノイズが少ないことが必要な所にはジャン
クションＦＥＴを使い、高速なデジタル処理が必要な所
にはＭＯＳ型ＦＥＴを使うことができる。この結果、入
出力段のトランジスタ、即ちジャンクションＦＥＴを微
細化しても、１／ｆノイズを小さくすることができる。
基板１５にＣＭＯＳ型ＦＥＴとジャンクションＦＥＴと
を形成している。このため、例えば音声信号用として使
用されるアナログ、デジタル混載回路において、アナロ
グの入力段のノイズが少ないことが必要な所にはジャン
クションＦＥＴを使い、高速なデジタル処理が必要な所
にはＭＯＳ型ＦＥＴを使うことができる。この結果、入
出力段のトランジスタ、即ちジャンクションＦＥＴを微
細化しても、１／ｆノイズを小さくすることができる。
【００２５】図１、図２および図３（ｂ）は、この発明
の第２の実施例による半導体装置の製造方法を示す断面
図であり、第１の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
の第２の実施例による半導体装置の製造方法を示す断面
図であり、第１の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
【００２６】図２（ｂ）に示すＮＭＯＳのチャネル領域
２２を形成する際のイオン注入のドーズ量は第１の実施
例におけるそれより多くしている。これは、例えばＣＭ
ＯＳ型ＦＥＴの微細化、特にゲート酸化膜の薄膜化が進
むことによりしきい値電圧が低下するため、このしきい
値電圧を上げるための対策である。これにより、ジャン
クションＦＥＴのチャネル領域２３における濃度も高く
なり、ジャンクションＦＥＴのチャネル領域２３が所定
の濃度に形成される。
２２を形成する際のイオン注入のドーズ量は第１の実施
例におけるそれより多くしている。これは、例えばＣＭ
ＯＳ型ＦＥＴの微細化、特にゲート酸化膜の薄膜化が進
むことによりしきい値電圧が低下するため、このしきい
値電圧を上げるための対策である。これにより、ジャン
クションＦＥＴのチャネル領域２３における濃度も高く
なり、ジャンクションＦＥＴのチャネル領域２３が所定
の濃度に形成される。
【００２７】この後、図３（ｂ）に示すように、第２の
レジスト膜２１は除去され、Ｐ型シリコン基板１５の上
にはゲート酸化膜２４が設けられる。このゲート酸化膜
２４の上にはＰＭＯＳおよびＮＭＯＳそれぞれのゲート
電極２５ａ、２５ｂが形成される。次に、ＮＭＯＳのＬ
ＤＤ領域の拡散層２６が形成される。この後、ＰＭＯＳ
およびＮＭＯＳそれぞれのゲート電極２５ａ、２５ｂの
両側面にはサイドウォール２８が形成される。次に、Ｎ
ＭＯＳのソース・ドレイン領域の拡散層３２、ジャンク
ションＦＥＴのゲート３３およびジャンクションＦＥＴ
のウェルコンタクト３４が形成される。
レジスト膜２１は除去され、Ｐ型シリコン基板１５の上
にはゲート酸化膜２４が設けられる。このゲート酸化膜
２４の上にはＰＭＯＳおよびＮＭＯＳそれぞれのゲート
電極２５ａ、２５ｂが形成される。次に、ＮＭＯＳのＬ
ＤＤ領域の拡散層２６が形成される。この後、ＰＭＯＳ
およびＮＭＯＳそれぞれのゲート電極２５ａ、２５ｂの
両側面にはサイドウォール２８が形成される。次に、Ｎ
ＭＯＳのソース・ドレイン領域の拡散層３２、ジャンク
ションＦＥＴのゲート３３およびジャンクションＦＥＴ
のウェルコンタクト３４が形成される。
【００２８】上記第２の実施例においても第１の実施例
と同様の効果を得ることができ、しかも、ＮＭＯＳのチ
ャネル領域２２を形成する際のイオン注入のドーズ量を
第１の実施例におけるそれより多くしているため、ジャ
ンクションＦＥＴのチャネル領域を所定の濃度に高める
ためのイオン注入を行う必要がない。
と同様の効果を得ることができ、しかも、ＮＭＯＳのチ
ャネル領域２２を形成する際のイオン注入のドーズ量を
第１の実施例におけるそれより多くしているため、ジャ
ンクションＦＥＴのチャネル領域を所定の濃度に高める
ためのイオン注入を行う必要がない。
【００２９】図１、図２、図３（ｂ）および図５は、こ
の発明の第３の実施例による半導体装置の製造方法を示
す断面図であり、第１の実施例と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
の発明の第３の実施例による半導体装置の製造方法を示
す断面図であり、第１の実施例と同一部分には同一符号
を付し、異なる部分についてのみ説明する。
【００３０】図２（ｂ）に示すように、Ｐ型シリコン基
板１５において、ＰＭＯＳ領域１６ｂにはＮＭＯＳのチ
ャネル領域２２が形成され、ジャンクションＦＥＴ領域
１７にはジャンクションＦＥＴのチャネル領域２３が形
成される。
板１５において、ＰＭＯＳ領域１６ｂにはＮＭＯＳのチ
ャネル領域２２が形成され、ジャンクションＦＥＴ領域
１７にはジャンクションＦＥＴのチャネル領域２３が形
成される。
【００３１】この後、図５（ａ）に示すように、第１乃
至第５の素子分離領域２０ａ〜２０ｅおよびＰ型シリコ
ン基板１５の上には第５のレジスト膜２９が設けられ
る。この第５のレジスト膜２９および第６の素子分離領
域２０ｆをマスクとして、ジャンクションＦＥＴのチャ
ネル領域２３にはＰ型の不純物であるＢが１×１０12〜
１０13ｃｍ-2のドーズ量でイオン注入される。これによ
り、ジャンクションＦＥＴのチャネル領域２３は所定の
Ｂの濃度に高められる。
至第５の素子分離領域２０ａ〜２０ｅおよびＰ型シリコ
ン基板１５の上には第５のレジスト膜２９が設けられ
る。この第５のレジスト膜２９および第６の素子分離領
域２０ｆをマスクとして、ジャンクションＦＥＴのチャ
ネル領域２３にはＰ型の不純物であるＢが１×１０12〜
１０13ｃｍ-2のドーズ量でイオン注入される。これによ
り、ジャンクションＦＥＴのチャネル領域２３は所定の
Ｂの濃度に高められる。
【００３２】次に、図５（ｂ）に示すように、前記第５
のレジスト膜２９は除去され、前記Ｐ型シリコン基板１
５の上にはゲート酸化膜２４が設けられる。このゲート
酸化膜２４および第１乃至第６の素子分離領域２０ａ〜
２０ｆの上には多結晶シリコン層２５が堆積され、この
多結晶シリコン層２５の上には図示せぬ第４のレジスト
膜が設けられる。このレジスト膜をマスクとして前記多
結晶シリコン層２５がエッチングされ、ＰＭＯＳおよび
ＮＭＯＳそれぞれのゲート電極２５ａ、２５ｂが形成さ
れる。次に、ＰＭＯＳ領域１６ａおよびジャンクション
ＦＥＴ領域１７には図示せぬ第４のレジスト膜が設けら
れ、このレジスト膜およびＮＭＯＳのゲート電極２５ｂ
をマスクとしてイオン注入することにより、ＮＭＯＳの
ＬＤＤ領域の拡散層２６が形成される。
のレジスト膜２９は除去され、前記Ｐ型シリコン基板１
５の上にはゲート酸化膜２４が設けられる。このゲート
酸化膜２４および第１乃至第６の素子分離領域２０ａ〜
２０ｆの上には多結晶シリコン層２５が堆積され、この
多結晶シリコン層２５の上には図示せぬ第４のレジスト
膜が設けられる。このレジスト膜をマスクとして前記多
結晶シリコン層２５がエッチングされ、ＰＭＯＳおよび
ＮＭＯＳそれぞれのゲート電極２５ａ、２５ｂが形成さ
れる。次に、ＰＭＯＳ領域１６ａおよびジャンクション
ＦＥＴ領域１７には図示せぬ第４のレジスト膜が設けら
れ、このレジスト膜およびＮＭＯＳのゲート電極２５ｂ
をマスクとしてイオン注入することにより、ＮＭＯＳの
ＬＤＤ領域の拡散層２６が形成される。
【００３３】この後、図３（ｂ）に示すように、前記第
４のレジスト膜は除去され、ＰＭＯＳおよびＮＭＯＳそ
れぞれのゲート電極２５ａ、２５ｂの両側面にはサイド
ウォール２８が形成される。上記第３の実施例において
も第１の実施例と同様の効果を得ることができる。
４のレジスト膜は除去され、ＰＭＯＳおよびＮＭＯＳそ
れぞれのゲート電極２５ａ、２５ｂの両側面にはサイド
ウォール２８が形成される。上記第３の実施例において
も第１の実施例と同様の効果を得ることができる。
【００３４】図６、図７および図８は、この発明の第４
の実施例による半導体装置の製造方法を示す断面図であ
り、第１の実施例と同一部分には同一符号を付し、異な
る部分についてのみ説明する。
の実施例による半導体装置の製造方法を示す断面図であ
り、第１の実施例と同一部分には同一符号を付し、異な
る部分についてのみ説明する。
【００３５】図６（ａ）に示すように、Ｐ型シリコン基
板１５にはＣＭＯＳ型ＦＥＴ領域１６およびジャンクシ
ョンＦＥＴ領域１７が形成されている。前記Ｐ型シリコ
ン基板１５の表面上には図示せぬ第１のレジスト膜が設
けられる。このレジスト膜をマスクとしてＮ型の不純物
がＰ型シリコン基板１５にイオン注入され、ＰＭＯＳ用
のＮタイプウェル１８およびジャンクションＦＥＴ用の
Ｎタイプウェル１９が形成される。
板１５にはＣＭＯＳ型ＦＥＴ領域１６およびジャンクシ
ョンＦＥＴ領域１７が形成されている。前記Ｐ型シリコ
ン基板１５の表面上には図示せぬ第１のレジスト膜が設
けられる。このレジスト膜をマスクとしてＮ型の不純物
がＰ型シリコン基板１５にイオン注入され、ＰＭＯＳ用
のＮタイプウェル１８およびジャンクションＦＥＴ用の
Ｎタイプウェル１９が形成される。
【００３６】この後、前記第１のレジスト膜は除去さ
れ、前記Ｐ型シリコン基板１５の上には図示せぬパッド
酸化膜が堆積される。このパッド酸化膜の上には図示せ
ぬ窒化膜が堆積され、この窒化膜の上には図示せぬ第２
のレジスト膜が設けられる。このレジスト膜をマスクと
して前記パッド酸化膜および窒化膜がエッチングされ
る。次に、前記第２のレジスト膜をマスクとしてＰ型の
不純物であるＢがイオン注入され、チャネルストッパー
領域５１およびジャンクションＦＥＴのチャネル領域２
３が形成される。
れ、前記Ｐ型シリコン基板１５の上には図示せぬパッド
酸化膜が堆積される。このパッド酸化膜の上には図示せ
ぬ窒化膜が堆積され、この窒化膜の上には図示せぬ第２
のレジスト膜が設けられる。このレジスト膜をマスクと
して前記パッド酸化膜および窒化膜がエッチングされ
る。次に、前記第２のレジスト膜をマスクとしてＰ型の
不純物であるＢがイオン注入され、チャネルストッパー
領域５１およびジャンクションＦＥＴのチャネル領域２
３が形成される。
【００３７】次に、図６（ｂ）に示すように、前記第２
のレジスト膜は除去され、前記Ｐ型シリコン基板１５に
はＬＯＣＯＳ法により第１乃至第４、第７の素子分離領
域２０ａ〜２０ｄ、２０ｇが設けられる。この後、前記
窒化膜およびパッド酸化膜は除去される。
のレジスト膜は除去され、前記Ｐ型シリコン基板１５に
はＬＯＣＯＳ法により第１乃至第４、第７の素子分離領
域２０ａ〜２０ｄ、２０ｇが設けられる。この後、前記
窒化膜およびパッド酸化膜は除去される。
【００３８】この後、図７（ａ）に示すように、前記第
１乃至第４、第７の素子分離領域２０ａ〜２０ｄ、２０
ｇおよびＰ型シリコン基板１５の上には図示せぬ第３の
レジスト膜が設けられる。このレジスト膜をマスクとし
て第７の素子分離領域２０ｇはエッチングされ、第８お
よび第９の素子分離領域２０ｈ、２０ｉが形成される。
次に、ＰＭＯＳ領域１６ａおよびジャンクションＦＥＴ
領域１７それぞれには図示せぬ第４のレジスト膜が設け
られる。このレジスト膜をマスクとしてイオン注入さ
れ、ＮＭＯＳのチャネル領域２２が形成される。
１乃至第４、第７の素子分離領域２０ａ〜２０ｄ、２０
ｇおよびＰ型シリコン基板１５の上には図示せぬ第３の
レジスト膜が設けられる。このレジスト膜をマスクとし
て第７の素子分離領域２０ｇはエッチングされ、第８お
よび第９の素子分離領域２０ｈ、２０ｉが形成される。
次に、ＰＭＯＳ領域１６ａおよびジャンクションＦＥＴ
領域１７それぞれには図示せぬ第４のレジスト膜が設け
られる。このレジスト膜をマスクとしてイオン注入さ
れ、ＮＭＯＳのチャネル領域２２が形成される。
【００３９】次に、図７（ｂ）に示すように、前記第４
のレジスト膜は除去され、前記Ｐ型シリコン基板１５の
上には例えば熱酸化によりゲート酸化膜２４が設けられ
る。このゲート酸化膜２４の上にはＰＭＯＳおよびＮＭ
ＯＳそれぞれのゲート電極２５ａ、２５ｂが形成され
る。次に、前記Ｐ型シリコン基板１５にはＮＭＯＳのＬ
ＤＤ領域の拡散層２６が形成される。この後、前記ＰＭ
ＯＳおよびＮＭＯＳそれぞれのゲート電極２５ａ、２５
ｂの両側面にはＳｉＯ2 層からなるサイドウォール２８
が形成される。次に、前記第１、第２、第８、第９の素
子分離領域２０ａ、２０ｂ、２０ｈ、２０ｉ、ＰＭＯＳ
のゲート電極２５ａおよびゲート酸化膜２４の上には第
６のレジスト膜３１が設けられる。このレジスト膜３
１、ＮＭＯＳのゲート電極２５ｂ、サイドウォール２８
および第３、第４の素子分離領域２０ｃ、２０ｄをマス
クとしてＡｓがイオン注入され、ＮＭＯＳのソース・ド
レイン領域の拡散層３２、ジャンクションＦＥＴのゲー
ト３３およびジャンクションＦＥＴのウェルコンタクト
３４が形成される。
のレジスト膜は除去され、前記Ｐ型シリコン基板１５の
上には例えば熱酸化によりゲート酸化膜２４が設けられ
る。このゲート酸化膜２４の上にはＰＭＯＳおよびＮＭ
ＯＳそれぞれのゲート電極２５ａ、２５ｂが形成され
る。次に、前記Ｐ型シリコン基板１５にはＮＭＯＳのＬ
ＤＤ領域の拡散層２６が形成される。この後、前記ＰＭ
ＯＳおよびＮＭＯＳそれぞれのゲート電極２５ａ、２５
ｂの両側面にはＳｉＯ2 層からなるサイドウォール２８
が形成される。次に、前記第１、第２、第８、第９の素
子分離領域２０ａ、２０ｂ、２０ｈ、２０ｉ、ＰＭＯＳ
のゲート電極２５ａおよびゲート酸化膜２４の上には第
６のレジスト膜３１が設けられる。このレジスト膜３
１、ＮＭＯＳのゲート電極２５ｂ、サイドウォール２８
および第３、第４の素子分離領域２０ｃ、２０ｄをマス
クとしてＡｓがイオン注入され、ＮＭＯＳのソース・ド
レイン領域の拡散層３２、ジャンクションＦＥＴのゲー
ト３３およびジャンクションＦＥＴのウェルコンタクト
３４が形成される。
【００４０】この後、図８に示すように、前記第６のレ
ジスト膜３１は除去され、前記Ｐ型シリコン基板１５に
はＰＭＯＳのソース・ドレイン領域の拡散層３６および
ジャンクションＦＥＴのソース・ドレイン領域の拡散層
３７が形成される。上記第４の実施例においても第１の
実施例と同様の効果を得ることができる。
ジスト膜３１は除去され、前記Ｐ型シリコン基板１５に
はＰＭＯＳのソース・ドレイン領域の拡散層３６および
ジャンクションＦＥＴのソース・ドレイン領域の拡散層
３７が形成される。上記第４の実施例においても第１の
実施例と同様の効果を得ることができる。
【００４１】
【発明の効果】以上説明したようにこの発明によれば、
同一の半導体基板にジャンクションＦＥＴおよびＭＯＳ
型ＦＥＴを設けている。したがって、入出力段のトラン
ジスタを微細化しても１／ｆノイズを小さくすることが
できる
同一の半導体基板にジャンクションＦＥＴおよびＭＯＳ
型ＦＥＴを設けている。したがって、入出力段のトラン
ジスタを微細化しても１／ｆノイズを小さくすることが
できる
【図１】図１（ａ）は、この発明の第１、第２、第３の
実施例による半導体装置の製造方法を示すものであり、
ＰＭＯＳのソース・ドレイン領域の拡散層およびジャン
クションＦＥＴのソース・ドレイン領域の拡散層を形成
する工程を示す断面図であり、図１（ｂ）は、この発明
の第１、第２、第３の実施例による半導体装置の製造方
法を示すものであり、ＰＭＯＳ用のＮタイプウェルおよ
びジャンクションＦＥＴ用のＮタイプウェルを形成する
工程を示す断面図。
実施例による半導体装置の製造方法を示すものであり、
ＰＭＯＳのソース・ドレイン領域の拡散層およびジャン
クションＦＥＴのソース・ドレイン領域の拡散層を形成
する工程を示す断面図であり、図１（ｂ）は、この発明
の第１、第２、第３の実施例による半導体装置の製造方
法を示すものであり、ＰＭＯＳ用のＮタイプウェルおよ
びジャンクションＦＥＴ用のＮタイプウェルを形成する
工程を示す断面図。
【図２】図２（ａ）は、この発明の第１、第２、第３の
実施例による半導体装置の製造方法を示すものであり、
第１乃至第６の素子分離領域を設ける工程を示す断面図
であり、図２（ｂ）は、この発明の第１、第２、第３の
実施例による半導体装置の製造方法を示すものであり、
ＮＭＯＳのチャネル領域およびジャンクションＦＥＴの
チャネル領域を形成する工程を示す断面図。
実施例による半導体装置の製造方法を示すものであり、
第１乃至第６の素子分離領域を設ける工程を示す断面図
であり、図２（ｂ）は、この発明の第１、第２、第３の
実施例による半導体装置の製造方法を示すものであり、
ＮＭＯＳのチャネル領域およびジャンクションＦＥＴの
チャネル領域を形成する工程を示す断面図。
【図３】図３（ａ）は、この発明の第１の実施例による
半導体装置の製造方法を示すものであり、ジャンクショ
ンＦＥＴのチャネル領域にＢをイオン注入する工程を示
す断面図であり、図３（ｂ）は、この発明の第１、第
２、第３の実施例による半導体装置の製造方法を示すも
のであり、ＮＭＯＳのソース・ドレイン領域の拡散層、
ジャンクションＦＥＴのゲートおよびジャンクションＦ
ＥＴのウェルコンタクトを形成する工程を示す断面図。
半導体装置の製造方法を示すものであり、ジャンクショ
ンＦＥＴのチャネル領域にＢをイオン注入する工程を示
す断面図であり、図３（ｂ）は、この発明の第１、第
２、第３の実施例による半導体装置の製造方法を示すも
のであり、ＮＭＯＳのソース・ドレイン領域の拡散層、
ジャンクションＦＥＴのゲートおよびジャンクションＦ
ＥＴのウェルコンタクトを形成する工程を示す断面図。
【図４】この発明の第１の実施例による半導体装置およ
び従来の半導体装置それぞれにおいて、デザインルール
のスケーリングと１／ｆノイズ電圧との関係を示す図。
び従来の半導体装置それぞれにおいて、デザインルール
のスケーリングと１／ｆノイズ電圧との関係を示す図。
【図５】図５（ａ）は、この発明の第３の実施例による
半導体装置の製造方法を示すものであり、ジャンクショ
ンＦＥＴのチャネル領域にＢをイオン注入する工程を示
す断面図であり、図５（ｂ）は、この発明の第３の実施
例による半導体装置の製造方法を示すものであり、ＰＭ
ＯＳおよびＮＭＯＳそれぞれのゲート電極およびＮＭＯ
ＳのＬＤＤ領域の拡散層を形成する工程を示す断面図。
半導体装置の製造方法を示すものであり、ジャンクショ
ンＦＥＴのチャネル領域にＢをイオン注入する工程を示
す断面図であり、図５（ｂ）は、この発明の第３の実施
例による半導体装置の製造方法を示すものであり、ＰＭ
ＯＳおよびＮＭＯＳそれぞれのゲート電極およびＮＭＯ
ＳのＬＤＤ領域の拡散層を形成する工程を示す断面図。
【図６】図６（ａ）は、この発明の第４の実施例による
半導体装置の製造方法を示すものであり、ＰＭＯＳ用の
Ｎタイプウェル、ジャンクションＦＥＴ用のＮタイプウ
ェルおよびジャンクションＦＥＴのチャネル領域を形成
する工程を示す断面図であり、図６（ｂ）は、この発明
の第４の実施例による半導体装置の製造方法を示すもの
であり、第１乃至第４、第７の素子分離領域を設ける工
程を示す断面図。
半導体装置の製造方法を示すものであり、ＰＭＯＳ用の
Ｎタイプウェル、ジャンクションＦＥＴ用のＮタイプウ
ェルおよびジャンクションＦＥＴのチャネル領域を形成
する工程を示す断面図であり、図６（ｂ）は、この発明
の第４の実施例による半導体装置の製造方法を示すもの
であり、第１乃至第４、第７の素子分離領域を設ける工
程を示す断面図。
【図７】図７（ａ）は、この発明の第４の実施例による
半導体装置の製造方法を示すものであり、ＮＭＯＳのチ
ャネル領域を形成する工程を示す断面図であり、図７
（ｂ）は、この発明の第４の実施例による半導体装置の
製造方法を示すものであり、ＮＭＯＳのソース・ドレイ
ン領域の拡散層、ジャンクションＦＥＴのゲートおよび
ジャンクションＦＥＴのウェルコンタクトを形成する工
程を示す断面図。
半導体装置の製造方法を示すものであり、ＮＭＯＳのチ
ャネル領域を形成する工程を示す断面図であり、図７
（ｂ）は、この発明の第４の実施例による半導体装置の
製造方法を示すものであり、ＮＭＯＳのソース・ドレイ
ン領域の拡散層、ジャンクションＦＥＴのゲートおよび
ジャンクションＦＥＴのウェルコンタクトを形成する工
程を示す断面図。
【図８】この発明の第４の実施例による半導体装置の製
造方法を示すものであり、ＰＭＯＳのソース・ドレイン
領域の拡散層およびジャンクションＦＥＴのソース・ド
レイン領域の拡散層を形成する工程を示す断面図。
造方法を示すものであり、ＰＭＯＳのソース・ドレイン
領域の拡散層およびジャンクションＦＥＴのソース・ド
レイン領域の拡散層を形成する工程を示す断面図。
【図９】従来の半導体装置を示す断面図。
15…Ｐ型シリコン基板、16…ＣＭＯＳ型ＦＥＴ領域、16
a …ＰＭＯＳ領域、16b …ＮＭＯＳ領域、17…ジャンク
ションＦＥＴ領域、18…ＰＭＯＳ用のＮタイプウェル、
19…ジャンクションＦＥＴ用のＮタイプウェル、20a …
第１の素子分離領域、20b …第２の素子分離領域、20c
…第３の素子分離領域、20d …第４の素子分離領域、20
e …第５の素子分離領域、20f …第６の素子分離領域、
20g …第７の素子分離領域、20h …第８の素子分離領
域、20i …第９の素子分離領域、21…第２のレジスト
膜、22…ＮＭＯＳのチャネル領域、23…ジャンクション
ＦＥＴのチャネル領域、24…ゲート酸化膜、25…多結晶
シリコン層、25a …ＰＭＯＳのゲート電極、25b …ＮＭ
ＯＳのゲート電極、26…ＮＭＯＳのＬＤＤ領域の拡散
層、27…ＳｉＯ2 層、28…サイドウォール、29…第５の
レジスト膜、31…第６のレジスト膜、32…ＮＭＯＳのソ
ース・ドレイン領域の拡散層、33…ジャンクションＦＥ
Ｔのゲート、34…ウェルコンタクト、36…ＰＭＯＳのソ
ース・ドレイン領域の拡散層、37…ジャンクションＦＥ
Ｔのソース・ドレイン領域の拡散層、38…従来の半導体
装置におけるデザインルールのスケーリングと１／ｆノ
イズ電圧との関係、39…この発明の半導体装置における
デザインルールのスケーリングと１／ｆノイズ電圧との
関係、41…第３のレジスト膜、51…チャネルストッパー
領域。
a …ＰＭＯＳ領域、16b …ＮＭＯＳ領域、17…ジャンク
ションＦＥＴ領域、18…ＰＭＯＳ用のＮタイプウェル、
19…ジャンクションＦＥＴ用のＮタイプウェル、20a …
第１の素子分離領域、20b …第２の素子分離領域、20c
…第３の素子分離領域、20d …第４の素子分離領域、20
e …第５の素子分離領域、20f …第６の素子分離領域、
20g …第７の素子分離領域、20h …第８の素子分離領
域、20i …第９の素子分離領域、21…第２のレジスト
膜、22…ＮＭＯＳのチャネル領域、23…ジャンクション
ＦＥＴのチャネル領域、24…ゲート酸化膜、25…多結晶
シリコン層、25a …ＰＭＯＳのゲート電極、25b …ＮＭ
ＯＳのゲート電極、26…ＮＭＯＳのＬＤＤ領域の拡散
層、27…ＳｉＯ2 層、28…サイドウォール、29…第５の
レジスト膜、31…第６のレジスト膜、32…ＮＭＯＳのソ
ース・ドレイン領域の拡散層、33…ジャンクションＦＥ
Ｔのゲート、34…ウェルコンタクト、36…ＰＭＯＳのソ
ース・ドレイン領域の拡散層、37…ジャンクションＦＥ
Ｔのソース・ドレイン領域の拡散層、38…従来の半導体
装置におけるデザインルールのスケーリングと１／ｆノ
イズ電圧との関係、39…この発明の半導体装置における
デザインルールのスケーリングと１／ｆノイズ電圧との
関係、41…第３のレジスト膜、51…チャネルストッパー
領域。
Claims (8)
- 【請求項１】 ジャンクションＦＥＴ領域および第１、
第２のＭＯＳ型ＦＥＴ領域を有する半導体基板と、 前記第２のＭＯＳ型ＦＥＴ領域に形成されたウェルと、 前記第１のＭＯＳ型ＦＥＴ領域および前記ジャンクショ
ンＦＥＴ領域それぞれに形成された第１および第２のチ
ャネル領域と、 前記第１のＭＯＳ型ＦＥＴ領域および前記ウェルの上に
設けられた第１および第２のゲート酸化膜と、 前記第１および第２のゲート酸化膜それぞれの上に設け
られた第１および第２のゲート電極と、 前記第１のＭＯＳ型ＦＥＴ領域および前記第２のチャネ
ル領域それぞれに形成された第１のソース・ドレイン領
域およびジャンクションＦＥＴのゲートと、 前記ウェルおよび前記第２のチャネル領域それぞれに形
成された第２のソース・ドレイン領域および第３のソー
ス・ドレイン領域と、 を具備することを特徴とする半導体装置。 - 【請求項２】 半導体基板にはジャンクションＦＥＴ領
域および第１、第２のＭＯＳ型ＦＥＴ領域を有し、前記
第２のＭＯＳ型ＦＥＴ領域にウェルを形成する工程と、 第１の不純物を導入することにより、前記第１のＭＯＳ
型ＦＥＴ領域に第１のチャネル領域を形成するととも
に、前記ジャンクションＦＥＴ領域に第２のチャネル領
域を形成する工程と、 前記第１のチャネル領域および前記ウェルそれぞれの上
に第１および第２のゲート酸化膜を設ける工程と、 前記第１および第２のゲート酸化膜それぞれの上に第１
および第２のゲート電極を設ける工程と、 第２の不純物を導入することにより、前記第１のＭＯＳ
型ＦＥＴ領域に第１のソース・ドレイン領域を形成する
とともに、前記第２のチャネル領域の内にジャンクショ
ンＦＥＴのゲートを形成する工程と、 第１の不純物を導入することにより、前記ウェルの内に
第２のソース・ドレイン領域を形成するとともに、前記
第２のチャネル領域の内に第３のソース・ドレイン領域
を形成する工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板にはジャンクションＦＥＴ領
域および第１、第２のＭＯＳ型ＦＥＴ領域を有し、前記
第２のＭＯＳ型ＦＥＴ領域にウェルを形成する工程と、 第１の不純物を導入することにより、前記半導体基板に
チャネルストッパー領域を形成するとともに、前記ジャ
ンクションＦＥＴ領域にチャネル領域を形成する工程
と、 前記チャネル領域および前記チャネルストッパー領域そ
れぞれの上に第１および第２の素子分離領域を設ける工
程と、 前記第１の素子分離領域の一部を除去する工程と、 前記第１のＭＯＳ型ＦＥＴ領域および前記ウェルの上に
第１および第２のゲート酸化膜を設ける工程と、 前記第１および第２のゲート酸化膜それぞれの上に第１
および第２のゲート電極を設ける工程と、 第２の不純物を導入することにより、前記第１のＭＯＳ
型ＦＥＴ領域に第１のソース・ドレイン領域を形成する
とともに、前記第２のチャネル領域の内にジャンクショ
ンＦＥＴのゲートを形成する工程と、 第１の不純物を導入することにより、前記ウェルの内に
第２のソース・ドレイン領域を形成するとともに、前記
第１のチャネル領域の内に第３のソース・ドレイン領域
を形成する工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項４】 前記半導体基板、前記第１のＭＯＳ型Ｆ
ＥＴ領域、前記第１および第２のチャネル領域および前
記第２、第３のソース・ドレイン領域は、第１導電型ま
たは第２導電型であることを特徴とする請求項１、２ま
たは３記載の半導体装置およびその製造方法。 - 【請求項５】 前記ウェル、前記第１のソース・ドレイ
ン領域および前記ジャンクションＦＥＴのゲートは、第
２導電型または第１導電型であることを特徴とする請求
項１、２または３記載の半導体装置およびその製造方
法。 - 【請求項６】 前記第１の不純物は、第１導電型または
第２導電型であることを特徴とする請求項２または３記
載の半導体装置の製造方法。 - 【請求項７】 前記第２の不純物は、第２導電型または
第１導電型であることを特徴とする請求項２または３記
載の半導体装置の製造方法。 - 【請求項８】 前記チャネル領域は、第１導電型または
第２導電型であることを特徴とする請求項３記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10991592A JPH05304258A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10991592A JPH05304258A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304258A true JPH05304258A (ja) | 1993-11-16 |
Family
ID=14522371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10991592A Withdrawn JPH05304258A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0907208A1 (en) * | 1997-10-02 | 1999-04-07 | Istituto Trentino Di Cultura | Junction field effect transistor and method of fabricating the same |
| FR2776832A1 (fr) * | 1998-03-31 | 1999-10-01 | Sgs Thomson Microelectronics | Procede de fabrication de transistors jfet |
-
1992
- 1992-04-28 JP JP10991592A patent/JPH05304258A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0907208A1 (en) * | 1997-10-02 | 1999-04-07 | Istituto Trentino Di Cultura | Junction field effect transistor and method of fabricating the same |
| FR2776832A1 (fr) * | 1998-03-31 | 1999-10-01 | Sgs Thomson Microelectronics | Procede de fabrication de transistors jfet |
| US6153453A (en) * | 1998-03-31 | 2000-11-28 | Stmicroelectronics S.A. | JFET transistor manufacturing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |