JPH0936242A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0936242A JPH0936242A JP7183941A JP18394195A JPH0936242A JP H0936242 A JPH0936242 A JP H0936242A JP 7183941 A JP7183941 A JP 7183941A JP 18394195 A JP18394195 A JP 18394195A JP H0936242 A JPH0936242 A JP H0936242A
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- effect transistor
- field effect
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】低電圧で動作する低閾値電圧論理回路の一層の
高速化を図ると共に、待機時の消費電流が小さい半導体
集積回路装置を提供する。 【解決手段】低閾値電圧の電界効果トランジスタから成
る回路と、高閾値電圧の電界効果トランジスタから成る
回路とが電源線間で直列構成を備える半導体集積回路装
置において、低閾値電圧電界効果トランジスタのゲート
絶縁膜の厚さは高閾値電圧電界効果トランジスタのゲー
ト絶縁膜より薄いこと、もしくは、低閾値電圧電界効果
トランジスタのゲート長は高閾値電圧電界効果トランジ
スタのゲート長より短いこと、もしくは、低閾値電圧電
界効果トランジスタのゲート絶縁膜の厚さは高閾値電圧
電界効果トランジスタのゲート絶縁膜より薄く、低閾値
電圧電界効果トランジスタのゲート長は高閾値電圧電界
効果トランジスタのゲート長より短いことを特徴とす
る。
高速化を図ると共に、待機時の消費電流が小さい半導体
集積回路装置を提供する。 【解決手段】低閾値電圧の電界効果トランジスタから成
る回路と、高閾値電圧の電界効果トランジスタから成る
回路とが電源線間で直列構成を備える半導体集積回路装
置において、低閾値電圧電界効果トランジスタのゲート
絶縁膜の厚さは高閾値電圧電界効果トランジスタのゲー
ト絶縁膜より薄いこと、もしくは、低閾値電圧電界効果
トランジスタのゲート長は高閾値電圧電界効果トランジ
スタのゲート長より短いこと、もしくは、低閾値電圧電
界効果トランジスタのゲート絶縁膜の厚さは高閾値電圧
電界効果トランジスタのゲート絶縁膜より薄く、低閾値
電圧電界効果トランジスタのゲート長は高閾値電圧電界
効果トランジスタのゲート長より短いことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は低閾値と高閾値の２
レベルの閾値電圧を有する電界効果トランジスタを含む
半導体集積回路装置に係わり、特に電源電圧が２．５Ｖ
以下の低電圧で高速動作可能で、かつ、待機時の消費電
流が小さい論理回路を含む半導体集積回路装置に関す
る。
レベルの閾値電圧を有する電界効果トランジスタを含む
半導体集積回路装置に係わり、特に電源電圧が２．５Ｖ
以下の低電圧で高速動作可能で、かつ、待機時の消費電
流が小さい論理回路を含む半導体集積回路装置に関す
る。
【０００２】
【従来の技術】電源電圧が低下しても高速動作が可能
で、待機時の消費電流を低減できる論理回路として、低
閾値と高閾値の２レベルの閾値電圧を有する電界効果ト
ランジスタから成る論理回路が提案されている。この論
理回路は、例えば、米国IEEEのASIC Conferenceで発表
された論文（S.Mutoh,T.Douseki,Y.Matsuya,T.Aoki and
J.Yamada,：1V High-Speed Digital Circuit Technolo
gy with 0.5 μm Multi-Threshold CMOS,IEEE ASIC Con
ference,pp.186〜189,Sept.,1993.）、あるいは電気通
信協会が発行しているＮＴＴ Ｒ＆Ｄに掲載されている
論文（松谷康之、武藤伸一郎、山田順三、道関隆国：
０．５μｍ低電圧フルカスタムＬＳＩ設計技術、ＮＴＴ
Ｒ＆Ｄ、４３、Ｎｏ．３，ｐｐ．２７３〜２８２，１
９９４．）に示されているが、以下に図１の結線図を用
いてその構成を説明する。
で、待機時の消費電流を低減できる論理回路として、低
閾値と高閾値の２レベルの閾値電圧を有する電界効果ト
ランジスタから成る論理回路が提案されている。この論
理回路は、例えば、米国IEEEのASIC Conferenceで発表
された論文（S.Mutoh,T.Douseki,Y.Matsuya,T.Aoki and
J.Yamada,：1V High-Speed Digital Circuit Technolo
gy with 0.5 μm Multi-Threshold CMOS,IEEE ASIC Con
ference,pp.186〜189,Sept.,1993.）、あるいは電気通
信協会が発行しているＮＴＴ Ｒ＆Ｄに掲載されている
論文（松谷康之、武藤伸一郎、山田順三、道関隆国：
０．５μｍ低電圧フルカスタムＬＳＩ設計技術、ＮＴＴ
Ｒ＆Ｄ、４３、Ｎｏ．３，ｐｐ．２７３〜２８２，１
９９４．）に示されているが、以下に図１の結線図を用
いてその構成を説明する。
【０００３】図１は、回路としては低閾値電圧の電界効
果トランジスタ（Ｑ３、Ｑ４、Ｑ５、Ｑ６）から成る論
理回路要素を含んだ低閾値電圧論理回路（ＬＬＣ）の一
方の電源端子に接続される第１の疑似電源線（ＶＤＤ
Ｖ）および第１の疑似電源線と第１の電源線（ＶＤＤ）
との間に接続される高閾値電圧の第１の電界効果トラン
ジスタ（Ｑ１）とによって構成される第１電源供給回路
と、低閾値電圧論理回路の他方の電源端子に接続される
第２の疑似電源線（ＧＮＤＶ）および第２の疑似電源線
と第２の電源線（ＧＮＤ）との間に配置される高閾値電
圧の第２の電界効果トランジスタ（Ｑ２）とによって構
成される第２電源供給回路との双方あるいは一方を備え
ている。低閾値電圧論理回路（ＬＬＣ）は、構成する電
界効果トランジスタの閾値電圧が低いため、回路全体に
供給される電源電圧（ＶＤＤとＧＮＤ間の電圧）が低
く、従ってＬＬＣへ供給される電源電圧（ＶＤＤＶとＧ
ＮＤＶ間の電圧）が低くても高速に動作する。待機時に
は電界効果トランジスタ（Ｑ１、Ｑ２）の双方あるいは
一方がオフ状態となり、これらのトランジスタの閾値電
圧は高いため、消費電流は抑えられる。この論理回路に
使われる複数の閾値電圧を有する電界効果トランジスタ
のゲート酸化膜は、同一の工程で形成されるため、全て
の電界効果トランジスタにおいて同じであった。また、
低閾値電圧トランジスタのゲート長は、閾値電圧のゲー
ト長依存性が小さくなるように定められる結果、高閾値
電圧トランジスタのゲート長と同じか大きめであった。
したがって、高閾値電圧電界効果トランジスタと低閾値
電圧電界効果トランジスタの間の閾値電圧の調整は、ウ
ェル領域あるいは半導体基板にチャネルドープイオン注
入で導入する不純物量を変えることで専ら行われてい
た。以下に、低閾値電圧と高閾値電圧の電界効果トラン
ジスタを有する図１の論理回路を含んだ半導体集積回路
装置の従来の製造方法を図を用いて説明する。
果トランジスタ（Ｑ３、Ｑ４、Ｑ５、Ｑ６）から成る論
理回路要素を含んだ低閾値電圧論理回路（ＬＬＣ）の一
方の電源端子に接続される第１の疑似電源線（ＶＤＤ
Ｖ）および第１の疑似電源線と第１の電源線（ＶＤＤ）
との間に接続される高閾値電圧の第１の電界効果トラン
ジスタ（Ｑ１）とによって構成される第１電源供給回路
と、低閾値電圧論理回路の他方の電源端子に接続される
第２の疑似電源線（ＧＮＤＶ）および第２の疑似電源線
と第２の電源線（ＧＮＤ）との間に配置される高閾値電
圧の第２の電界効果トランジスタ（Ｑ２）とによって構
成される第２電源供給回路との双方あるいは一方を備え
ている。低閾値電圧論理回路（ＬＬＣ）は、構成する電
界効果トランジスタの閾値電圧が低いため、回路全体に
供給される電源電圧（ＶＤＤとＧＮＤ間の電圧）が低
く、従ってＬＬＣへ供給される電源電圧（ＶＤＤＶとＧ
ＮＤＶ間の電圧）が低くても高速に動作する。待機時に
は電界効果トランジスタ（Ｑ１、Ｑ２）の双方あるいは
一方がオフ状態となり、これらのトランジスタの閾値電
圧は高いため、消費電流は抑えられる。この論理回路に
使われる複数の閾値電圧を有する電界効果トランジスタ
のゲート酸化膜は、同一の工程で形成されるため、全て
の電界効果トランジスタにおいて同じであった。また、
低閾値電圧トランジスタのゲート長は、閾値電圧のゲー
ト長依存性が小さくなるように定められる結果、高閾値
電圧トランジスタのゲート長と同じか大きめであった。
したがって、高閾値電圧電界効果トランジスタと低閾値
電圧電界効果トランジスタの間の閾値電圧の調整は、ウ
ェル領域あるいは半導体基板にチャネルドープイオン注
入で導入する不純物量を変えることで専ら行われてい
た。以下に、低閾値電圧と高閾値電圧の電界効果トラン
ジスタを有する図１の論理回路を含んだ半導体集積回路
装置の従来の製造方法を図を用いて説明する。
【０００４】図３２〜図４０は低閾値電圧と高閾値電圧
の電界効果トランジスタを含む従来の半導体集積回路装
置の製造方法を工程順に説明した構造断面図である。ま
ずｐ型シリコン基板５１の表面から、ｎＭＯＳ電界効果
トランジスタが形成される領域となるｐウェル５２とｐ
ＭＯＳ電界効果トランジスタが形成される領域となるｎ
ウェル５３を形成する（図３２）。アクティブ領域以外
の基板表面を選択的に酸化して素子分離用のＬＯＣＯＳ
酸化膜５４を形成する（図３３）。ゲート酸化膜５５を
形成した後、閾値電圧制御用のチャネルドープイオン注
入を行う。ゲート電極として高濃度燐ドープポリシリコ
ンを使用し、ｎＭＯＳ電界効果トランジスタは表面チャ
ネル形、ｐＭＯＳ電界効果トランジスタは埋め込みチャ
ネル形とした場合、閾値電圧制御用のチャネルドープイ
オン注入は不純物として硼素、加速エネルギーとして５
ｋｅＶ一定とすると、低閾値電圧ｎＭＯＳ電界効果トラ
ンジスタに対するイオン注入量は高閾値電圧ｎＭＯＳ電
界効果トランジスタや高閾値電圧ｐＭＯＳ電界効果トラ
ンジスタ、低閾値電圧ｐＭＯＳ電界効果トランジスタよ
り小さい値とすることができる。そこで、まずイオン注
入量が最も小さい低閾値電圧ｎＭＯＳ電界効果トランジ
スタのチャネルドープ条件で基板表面にレジストマスク
なしで全面イオン注入する（図３４）。次に高閾値電圧
ｎＭＯＳ電界効果トランジスタのアクティブ領域のみを
開口するレジストパタン５６を通常の写真食刻法で形成
した後、所望の閾値電圧となるようなイオン注入量で硼
素を５ｋｅＶの加速エネルギーでイオン注入する（図３
５）。レジストパタンを硫酸と過酸化水素水の混合液で
溶解して除去した後、高閾値電圧ｐＭＯＳ電界効果トラ
ンジスタのアクティブ領域のみを開口するレジストパタ
ン５７を形成し、所望の閾値電圧となるようなイオン注
入量で硼素を５ｋｅＶの加速エネルギーでイオン注入す
る（図３６）。同様にレジストパタンを硫酸と過酸化水
素水の混合液で溶解して除去した後、低閾値電圧ｐＭＯ
Ｓ電界効果トランジスタのアクティブ領域のみを開口す
るレジストパタン５８を形成し、所望の閾値電圧となる
ようなイオン注入量で硼素を５ｋｅＶの加速エネルギー
でイオン注入する（図３７）。チャネルドープ工程が終
了したら高濃度燐ドープポリシリコンを材料とするゲー
ト電極５９を形成し、ｎＭＯＳ電界効果トランジスタの
アクティブ領域を開口するレジストパタン６０をマスク
にして砒素あるいは燐をイオン注入してソース・ドレイ
ン拡散層６１を形成する（図３８）。ｐＭＯＳ電界効果
トランジスタも同様にアクティブ領域を開口するレジス
トパタン６２をマスクにして硼素をイオン注入してソー
ス・ドレイン拡散層６３を形成する（図３９）。さら
に、基板表面に常圧ＣＶＤ酸化膜やＢＰＳＧ膜等から成
る絶縁膜６４を形成した後、コンタクトホールや第１層
配線６５を形成する工程を経て製造工程が終了する（図
４０）。
の電界効果トランジスタを含む従来の半導体集積回路装
置の製造方法を工程順に説明した構造断面図である。ま
ずｐ型シリコン基板５１の表面から、ｎＭＯＳ電界効果
トランジスタが形成される領域となるｐウェル５２とｐ
ＭＯＳ電界効果トランジスタが形成される領域となるｎ
ウェル５３を形成する（図３２）。アクティブ領域以外
の基板表面を選択的に酸化して素子分離用のＬＯＣＯＳ
酸化膜５４を形成する（図３３）。ゲート酸化膜５５を
形成した後、閾値電圧制御用のチャネルドープイオン注
入を行う。ゲート電極として高濃度燐ドープポリシリコ
ンを使用し、ｎＭＯＳ電界効果トランジスタは表面チャ
ネル形、ｐＭＯＳ電界効果トランジスタは埋め込みチャ
ネル形とした場合、閾値電圧制御用のチャネルドープイ
オン注入は不純物として硼素、加速エネルギーとして５
ｋｅＶ一定とすると、低閾値電圧ｎＭＯＳ電界効果トラ
ンジスタに対するイオン注入量は高閾値電圧ｎＭＯＳ電
界効果トランジスタや高閾値電圧ｐＭＯＳ電界効果トラ
ンジスタ、低閾値電圧ｐＭＯＳ電界効果トランジスタよ
り小さい値とすることができる。そこで、まずイオン注
入量が最も小さい低閾値電圧ｎＭＯＳ電界効果トランジ
スタのチャネルドープ条件で基板表面にレジストマスク
なしで全面イオン注入する（図３４）。次に高閾値電圧
ｎＭＯＳ電界効果トランジスタのアクティブ領域のみを
開口するレジストパタン５６を通常の写真食刻法で形成
した後、所望の閾値電圧となるようなイオン注入量で硼
素を５ｋｅＶの加速エネルギーでイオン注入する（図３
５）。レジストパタンを硫酸と過酸化水素水の混合液で
溶解して除去した後、高閾値電圧ｐＭＯＳ電界効果トラ
ンジスタのアクティブ領域のみを開口するレジストパタ
ン５７を形成し、所望の閾値電圧となるようなイオン注
入量で硼素を５ｋｅＶの加速エネルギーでイオン注入す
る（図３６）。同様にレジストパタンを硫酸と過酸化水
素水の混合液で溶解して除去した後、低閾値電圧ｐＭＯ
Ｓ電界効果トランジスタのアクティブ領域のみを開口す
るレジストパタン５８を形成し、所望の閾値電圧となる
ようなイオン注入量で硼素を５ｋｅＶの加速エネルギー
でイオン注入する（図３７）。チャネルドープ工程が終
了したら高濃度燐ドープポリシリコンを材料とするゲー
ト電極５９を形成し、ｎＭＯＳ電界効果トランジスタの
アクティブ領域を開口するレジストパタン６０をマスク
にして砒素あるいは燐をイオン注入してソース・ドレイ
ン拡散層６１を形成する（図３８）。ｐＭＯＳ電界効果
トランジスタも同様にアクティブ領域を開口するレジス
トパタン６２をマスクにして硼素をイオン注入してソー
ス・ドレイン拡散層６３を形成する（図３９）。さら
に、基板表面に常圧ＣＶＤ酸化膜やＢＰＳＧ膜等から成
る絶縁膜６４を形成した後、コンタクトホールや第１層
配線６５を形成する工程を経て製造工程が終了する（図
４０）。
【０００５】
【発明が解決しようとする課題】従来の、ゲート酸化膜
厚が同じで複数の閾値電圧を有する電界効果トランジス
タを含む半導体集積回路装置のゲート酸化膜厚は、電源
電圧よりも高い電圧の入出力信号を処理するインターフ
ェイス回路を構成する高閾値電圧電界効果トランジスタ
のゲート酸化膜の信頼性を確保する必要性や、高閾値電
圧の電界効果トランジスタに於いて、後に説明する、ゲ
ート誘起ドレインリーク電流（Gate Induced Drain Lea
kage）やゲート絶縁膜トンネルリーク電流を生じること
なく低いオフ時リーク電流を実現する必要性から選定さ
れた。従って、低い電源電圧しか印加されず、リーク電
流の許容値が高い低閾値電圧の電界効果トランジスタと
しては、ゲート酸化膜厚が信頼性の点からもリーク電流
抑制の点からも必要以上に厚かった。その結果、低閾値
電圧論理回路（ＬＬＣ）の動作速度が遅いという欠点が
あった。
厚が同じで複数の閾値電圧を有する電界効果トランジス
タを含む半導体集積回路装置のゲート酸化膜厚は、電源
電圧よりも高い電圧の入出力信号を処理するインターフ
ェイス回路を構成する高閾値電圧電界効果トランジスタ
のゲート酸化膜の信頼性を確保する必要性や、高閾値電
圧の電界効果トランジスタに於いて、後に説明する、ゲ
ート誘起ドレインリーク電流（Gate Induced Drain Lea
kage）やゲート絶縁膜トンネルリーク電流を生じること
なく低いオフ時リーク電流を実現する必要性から選定さ
れた。従って、低い電源電圧しか印加されず、リーク電
流の許容値が高い低閾値電圧の電界効果トランジスタと
しては、ゲート酸化膜厚が信頼性の点からもリーク電流
抑制の点からも必要以上に厚かった。その結果、低閾値
電圧論理回路（ＬＬＣ）の動作速度が遅いという欠点が
あった。
【０００６】また、従来は、高閾値電圧電界効果トラン
ジスタのゲート長を、ドレイン誘起障壁低下（Drain In
duced Barrier Lowering）によるチャネルリーク電流
（ドレイン電界の影響によるソース・チャネル間障壁の
低下に基因するチャネルリーク電流）を生じることな
く、高い閾値電圧と低いオフ時リーク電流を実現するの
に必要な長さに設定していた。しかも、低閾値電圧電界
効果トランジスタのゲート長は、高閾値電圧電界効果ト
ランジスタのゲート長と同じか大きめにしていた。その
結果として、低閾値電圧論理回路（ＬＬＣ）の動作速度
が遅いという欠点があった。
ジスタのゲート長を、ドレイン誘起障壁低下（Drain In
duced Barrier Lowering）によるチャネルリーク電流
（ドレイン電界の影響によるソース・チャネル間障壁の
低下に基因するチャネルリーク電流）を生じることな
く、高い閾値電圧と低いオフ時リーク電流を実現するの
に必要な長さに設定していた。しかも、低閾値電圧電界
効果トランジスタのゲート長は、高閾値電圧電界効果ト
ランジスタのゲート長と同じか大きめにしていた。その
結果として、低閾値電圧論理回路（ＬＬＣ）の動作速度
が遅いという欠点があった。
【０００７】また、低閾値電圧と高閾値電圧の電界効果
トランジスタのゲート酸化膜厚が等しく、かつ、ゲート
長が等しいか、あるいは低閾値電圧電界効果トランジス
タの方が高閾値電圧電界効果トランジスタより長い場
合、ｎＭＯＳ電界効果トランジスタ、ｐＭＯＳ電界効果
トランジスタに対してそれぞれ２種類の閾値電圧を作り
分けるためには、例えばまずレジストマスクなしでウェ
ハ全面に低閾値電圧ｎＭＯＳ電界効果トランジスタ用チ
ャネルドープの条件でイオン注入を行った後、高閾値電
圧ｎＭＯＳ電界効果トランジスタ用、高閾値電圧ｐＭＯ
Ｓ電界効果トランジスタ用、低閾値電圧ｐＭＯＳ電界効
果トランジスタ用のチャネルドープのためのレジストマ
スク形成とイオン注入を繰り返す必要があり、工程が複
雑であるという欠点があった。
トランジスタのゲート酸化膜厚が等しく、かつ、ゲート
長が等しいか、あるいは低閾値電圧電界効果トランジス
タの方が高閾値電圧電界効果トランジスタより長い場
合、ｎＭＯＳ電界効果トランジスタ、ｐＭＯＳ電界効果
トランジスタに対してそれぞれ２種類の閾値電圧を作り
分けるためには、例えばまずレジストマスクなしでウェ
ハ全面に低閾値電圧ｎＭＯＳ電界効果トランジスタ用チ
ャネルドープの条件でイオン注入を行った後、高閾値電
圧ｎＭＯＳ電界効果トランジスタ用、高閾値電圧ｐＭＯ
Ｓ電界効果トランジスタ用、低閾値電圧ｐＭＯＳ電界効
果トランジスタ用のチャネルドープのためのレジストマ
スク形成とイオン注入を繰り返す必要があり、工程が複
雑であるという欠点があった。
【０００８】本発明は、このような状況に鑑みてなされ
たもので、低電圧で動作する低閾値電圧論理回路の一層
の高速化を図るとともに、待機時の消費電流が小さい半
導体集積回路装置を提供することを目的とする。
たもので、低電圧で動作する低閾値電圧論理回路の一層
の高速化を図るとともに、待機時の消費電流が小さい半
導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、低閾値電圧の電界効果トランジスタから
成る回路と、高閾値電圧の電界効果トランジスタから成
る回路とが電源線間で直列構成を備える半導体集積回路
において、上記低閾値電圧電界効果トランジスタのゲー
ト絶縁膜の厚さは上記高閾値電圧電界効果トランジスタ
のゲート絶縁膜より薄いこと、もしくは、上記低閾値電
圧電界効果トランジスタのゲート長は上記高閾値電圧電
界効果トランジスタのゲート長より短いこと、もしく
は、上記低閾値電圧電界効果トランジスタのゲート絶縁
膜の厚さは上記高閾値電圧電界効果トランジスタのゲー
ト絶縁膜より薄く、上記低閾値電圧電界効果トランジス
タのゲート長は上記高閾値電圧電界効果トランジスタの
ゲート長より短いこと、を最も主要な特徴とする。
め、本発明は、低閾値電圧の電界効果トランジスタから
成る回路と、高閾値電圧の電界効果トランジスタから成
る回路とが電源線間で直列構成を備える半導体集積回路
において、上記低閾値電圧電界効果トランジスタのゲー
ト絶縁膜の厚さは上記高閾値電圧電界効果トランジスタ
のゲート絶縁膜より薄いこと、もしくは、上記低閾値電
圧電界効果トランジスタのゲート長は上記高閾値電圧電
界効果トランジスタのゲート長より短いこと、もしく
は、上記低閾値電圧電界効果トランジスタのゲート絶縁
膜の厚さは上記高閾値電圧電界効果トランジスタのゲー
ト絶縁膜より薄く、上記低閾値電圧電界効果トランジス
タのゲート長は上記高閾値電圧電界効果トランジスタの
ゲート長より短いこと、を最も主要な特徴とする。
【００１０】従来の構造では、低閾値電圧の電界効果ト
ランジスタと高閾値電圧の電界効果トランジスタのゲー
ト酸化膜厚が同じで、且つ、低閾値電圧の電界効果トラ
ンジスタのゲート長が高閾値電圧の電界効果トランジス
タのゲート長と同じか、もしくは長い点が異なる。
ランジスタと高閾値電圧の電界効果トランジスタのゲー
ト酸化膜厚が同じで、且つ、低閾値電圧の電界効果トラ
ンジスタのゲート長が高閾値電圧の電界効果トランジス
タのゲート長と同じか、もしくは長い点が異なる。
【００１１】低閾値電圧の電界効果トランジスタのゲー
ト酸化膜厚もしくはゲート長を、高閾値電圧の電界効果
トランジスタのゲート酸化膜厚より薄くし、高閾値電圧
の電界効果トランジスタのゲート長より短くしたので、
低閾値電圧の電界効果トランジスタで構成される論理回
路を従来より高速で動作させることが可能になる。そし
て低閾値電圧の電界効果トランジスタで構成される論理
回路と、高閾値電圧の電界効果トランジスタで構成され
る電源供給回路とが電源線に対して直列構成を有するこ
とにより待機時の消費電流は小さく抑制できる。
ト酸化膜厚もしくはゲート長を、高閾値電圧の電界効果
トランジスタのゲート酸化膜厚より薄くし、高閾値電圧
の電界効果トランジスタのゲート長より短くしたので、
低閾値電圧の電界効果トランジスタで構成される論理回
路を従来より高速で動作させることが可能になる。そし
て低閾値電圧の電界効果トランジスタで構成される論理
回路と、高閾値電圧の電界効果トランジスタで構成され
る電源供給回路とが電源線に対して直列構成を有するこ
とにより待機時の消費電流は小さく抑制できる。
【００１２】また、電界効果トランジスタの閾値電圧
は、ウェル領域やチャネル領域の不純物濃度が同じで
も、ゲート酸化膜を薄くすると低下することから、薄い
ゲート酸化膜の電界効果トランジスタは低閾値電圧に、
厚いゲート酸化膜の電界効果トランジスタは高閾値電圧
にすることができる。従って２レベルの閾値電圧を持つ
ＣＭＯＳでも、ゲート酸化膜厚をそれぞれ最適な値の組
み合わせとすることにより、チャネルドープのレジスト
マスク形成とイオン注入を通常の単一レベルの閾値電圧
を持つＣＭＯＳと同様にｎＭＯＳ電界効果トランジスタ
のチャネルドープ用マスクなし全面イオン注入とｐＭＯ
Ｓ電界効果トランジスタチャネルドープ用マスク付きイ
オン注入のみで済ませることができる。２種類の膜厚の
ゲート酸化膜を同一ウェハ上に形成するプロセスでは膜
厚を変えるためのレジストマスク形成工程が１回余計に
必要であるが、チャネルドープイオン注入のためのレジ
ストマスク形成工程が少なくて済むため差し引き１回の
レジストマスク形成工程を省略することができ、工程の
短縮を図ることが出来る。また、電界効果トランジスタ
の閾値電圧は、ウェル領域やチャネル領域の不純物濃度
が同じでも、短チャネル化すると低下することから、短
いゲート長の電界効果トランジスタは低閾値電圧に、長
いゲート長の電界効果トランジスタは高閾値電圧にする
ことができる。従って２レベルの閾値電圧を持つＣＭＯ
Ｓでも、ゲート長をそれぞれ最適な値の組み合わせとす
ることにより、チャネルドープのレジストマスク形成と
イオン注入を通常の単一レベルの閾値電圧を持つＣＭＯ
Ｓと同様にｎＭＯＳ電界効果トランジスタのチャネルド
ープ用マスクなし全面イオン注入とｐＭＯＳ電界効果ト
ランジスタチャネルドープ用マスク付きイオン注入のみ
で済ませることが出来る。この場合、２レベルの閾値電
圧を得るための新たなレジストマスク形成工程は不要な
ため、従来技術に比べて２回のレジストマスク形成工程
を省略することができ、工程の短縮を図ることが可能に
なる。
は、ウェル領域やチャネル領域の不純物濃度が同じで
も、ゲート酸化膜を薄くすると低下することから、薄い
ゲート酸化膜の電界効果トランジスタは低閾値電圧に、
厚いゲート酸化膜の電界効果トランジスタは高閾値電圧
にすることができる。従って２レベルの閾値電圧を持つ
ＣＭＯＳでも、ゲート酸化膜厚をそれぞれ最適な値の組
み合わせとすることにより、チャネルドープのレジスト
マスク形成とイオン注入を通常の単一レベルの閾値電圧
を持つＣＭＯＳと同様にｎＭＯＳ電界効果トランジスタ
のチャネルドープ用マスクなし全面イオン注入とｐＭＯ
Ｓ電界効果トランジスタチャネルドープ用マスク付きイ
オン注入のみで済ませることができる。２種類の膜厚の
ゲート酸化膜を同一ウェハ上に形成するプロセスでは膜
厚を変えるためのレジストマスク形成工程が１回余計に
必要であるが、チャネルドープイオン注入のためのレジ
ストマスク形成工程が少なくて済むため差し引き１回の
レジストマスク形成工程を省略することができ、工程の
短縮を図ることが出来る。また、電界効果トランジスタ
の閾値電圧は、ウェル領域やチャネル領域の不純物濃度
が同じでも、短チャネル化すると低下することから、短
いゲート長の電界効果トランジスタは低閾値電圧に、長
いゲート長の電界効果トランジスタは高閾値電圧にする
ことができる。従って２レベルの閾値電圧を持つＣＭＯ
Ｓでも、ゲート長をそれぞれ最適な値の組み合わせとす
ることにより、チャネルドープのレジストマスク形成と
イオン注入を通常の単一レベルの閾値電圧を持つＣＭＯ
Ｓと同様にｎＭＯＳ電界効果トランジスタのチャネルド
ープ用マスクなし全面イオン注入とｐＭＯＳ電界効果ト
ランジスタチャネルドープ用マスク付きイオン注入のみ
で済ませることが出来る。この場合、２レベルの閾値電
圧を得るための新たなレジストマスク形成工程は不要な
ため、従来技術に比べて２回のレジストマスク形成工程
を省略することができ、工程の短縮を図ることが可能に
なる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態例につ
いて図を用いて説明する。図２〜図１１は本発明の請求
項１及び２の実施の形態例を示し、これらの図は、低閾
値電圧と高閾値電圧の電界効果トランジスタを含む半導
体集積回路装置の製造方法を工程順に示した構造断面図
である。まず、ｐ型シリコン基板１の表面から、ｎＭＯ
Ｓ電界効果トランジスタが形成される領域となるｐウェ
ル２とｐＭＯＳ電界効果トランジスタが形成される領域
となるｎウェル３を形成する（図２）。アクティブ領域
以外の基板表面を選択的に酸化して素子分離用のＬＯＣ
ＯＳ酸化膜４を形成する（図３）。全てのアクティブ領
域に膜厚ｔＩのゲート酸化膜５を形成する。但し、膜厚
ｔＩは、高閾値電圧の電界効果トランジスタのゲート酸
化膜厚をｔＨ、低閾値電圧の電界効果トランジスタに対
するゲート酸化膜厚をｔＬ（ｔＬ＜ｔＨ）とした場合、
厚さｔＬの酸化膜を形成する条件で追加酸化した際に厚
さｔＩの酸化膜が厚さｔＨになるように設定する。続い
て低閾値電圧の電界効果トランジスタのアクティブ領域
を開口するレジストパタン６を通常の写真食刻法で形成
する（図４）。レジストパタン６をマスクにして低閾値
電圧電界効果トランジスタのアクティブ領域に形成され
ているゲート酸化膜５を緩衝フッ酸液でエッチングした
後、硫酸と過酸化水素水の混合液でレジストパタン６を
溶解して除去する（図５）。次にシリコン基板が露出し
ている低閾値電圧電界効果トランジスタのアクティブ領
域で酸化膜厚がｔＬとなるようにゲート酸化膜７を形成
すると、高閾値電圧電界効果トランジスタのゲート酸化
膜８は膜厚がｔＩからｔＨに厚くなる（図６）。ゲート
電極として高濃度燐ドープポリシリコンを使用し、ｎＭ
ＯＳ電界効果トランジスタは表面チャネル形、ｐＭＯＳ
電界効果トランジスタは埋め込みチャネル形とした場
合、閾値電圧制御用のチャネルドープイオン注入は不純
物として硼素、加速エネルギーとして５ｋｅＶ一定とす
ると、ｎＭＯＳ電界効果トランジスタに対するイオン注
入量はｐＭＯＳ電界効果トランジスタより小さい値とす
ることができる。そこで、まずイオン注入量が小さいｎ
ＭＯＳ電界効果トランジスタのチャネルドープ条件で基
板表面にレジストマスクなしで全面イオン注入する（図
７）。次にｐＭＯＳ電界効果トランジスタのアクティブ
領域を開口するレジストパタン１０を通常の写真食刻法
で形成した後、ｐＭＯＳ電界効果トランジスタのチャネ
ルドープイオン注入を行う（図８）。高濃度燐ドープポ
リシリコン１１を堆積した後、通常の写真食刻法でゲー
ト電極のレジストパタン１２を形成する（図９）。レジ
ストパタン１２をマスクにして高濃度燐ドープポリシリ
コン１１をエッチングすることにより、ポリシリコンゲ
ート電極１３を形成する（図１０）。ｎＭＯＳ電界効果
トランジスタのソース・ドレイン拡散層１４とｐＭＯＳ
電界効果トランジスタのソース・ドレイン拡散層１５を
形成した後、基板表面に常圧ＣＶＤ酸化膜やＢＰＳＧ膜
等から成る絶縁膜１６を形成し、コンタクトホールや第
１層配線１７を形成する工程を経て製造工程が終了する
（図１１）。上記の製造工程においては、従来技術に比
べてレジストマスク形成工程が１回減らされており、工
程の短縮化が図られている。
いて図を用いて説明する。図２〜図１１は本発明の請求
項１及び２の実施の形態例を示し、これらの図は、低閾
値電圧と高閾値電圧の電界効果トランジスタを含む半導
体集積回路装置の製造方法を工程順に示した構造断面図
である。まず、ｐ型シリコン基板１の表面から、ｎＭＯ
Ｓ電界効果トランジスタが形成される領域となるｐウェ
ル２とｐＭＯＳ電界効果トランジスタが形成される領域
となるｎウェル３を形成する（図２）。アクティブ領域
以外の基板表面を選択的に酸化して素子分離用のＬＯＣ
ＯＳ酸化膜４を形成する（図３）。全てのアクティブ領
域に膜厚ｔＩのゲート酸化膜５を形成する。但し、膜厚
ｔＩは、高閾値電圧の電界効果トランジスタのゲート酸
化膜厚をｔＨ、低閾値電圧の電界効果トランジスタに対
するゲート酸化膜厚をｔＬ（ｔＬ＜ｔＨ）とした場合、
厚さｔＬの酸化膜を形成する条件で追加酸化した際に厚
さｔＩの酸化膜が厚さｔＨになるように設定する。続い
て低閾値電圧の電界効果トランジスタのアクティブ領域
を開口するレジストパタン６を通常の写真食刻法で形成
する（図４）。レジストパタン６をマスクにして低閾値
電圧電界効果トランジスタのアクティブ領域に形成され
ているゲート酸化膜５を緩衝フッ酸液でエッチングした
後、硫酸と過酸化水素水の混合液でレジストパタン６を
溶解して除去する（図５）。次にシリコン基板が露出し
ている低閾値電圧電界効果トランジスタのアクティブ領
域で酸化膜厚がｔＬとなるようにゲート酸化膜７を形成
すると、高閾値電圧電界効果トランジスタのゲート酸化
膜８は膜厚がｔＩからｔＨに厚くなる（図６）。ゲート
電極として高濃度燐ドープポリシリコンを使用し、ｎＭ
ＯＳ電界効果トランジスタは表面チャネル形、ｐＭＯＳ
電界効果トランジスタは埋め込みチャネル形とした場
合、閾値電圧制御用のチャネルドープイオン注入は不純
物として硼素、加速エネルギーとして５ｋｅＶ一定とす
ると、ｎＭＯＳ電界効果トランジスタに対するイオン注
入量はｐＭＯＳ電界効果トランジスタより小さい値とす
ることができる。そこで、まずイオン注入量が小さいｎ
ＭＯＳ電界効果トランジスタのチャネルドープ条件で基
板表面にレジストマスクなしで全面イオン注入する（図
７）。次にｐＭＯＳ電界効果トランジスタのアクティブ
領域を開口するレジストパタン１０を通常の写真食刻法
で形成した後、ｐＭＯＳ電界効果トランジスタのチャネ
ルドープイオン注入を行う（図８）。高濃度燐ドープポ
リシリコン１１を堆積した後、通常の写真食刻法でゲー
ト電極のレジストパタン１２を形成する（図９）。レジ
ストパタン１２をマスクにして高濃度燐ドープポリシリ
コン１１をエッチングすることにより、ポリシリコンゲ
ート電極１３を形成する（図１０）。ｎＭＯＳ電界効果
トランジスタのソース・ドレイン拡散層１４とｐＭＯＳ
電界効果トランジスタのソース・ドレイン拡散層１５を
形成した後、基板表面に常圧ＣＶＤ酸化膜やＢＰＳＧ膜
等から成る絶縁膜１６を形成し、コンタクトホールや第
１層配線１７を形成する工程を経て製造工程が終了する
（図１１）。上記の製造工程においては、従来技術に比
べてレジストマスク形成工程が１回減らされており、工
程の短縮化が図られている。
【００１４】図１２は本発明の請求項１及び２の半導体
集積回路装置に使用される電界効果トランジスタの電気
特性を示した図である。一般にＭＯＳ電界効果トランジ
スタの閾値電圧の絶対値とゲート酸化膜厚の関係は、図
１２（ａ）に示す通り一次曲線で表され、ゲート酸化膜
厚が薄くなると閾値電圧が低下する。本発明は、この傾
向を利用して低閾値電圧電界効果トランジスタの閾値電
圧を下げている。低閾値電圧電界効果トランジスタのゲ
ート絶縁膜厚を薄くしたことにより、相互コンダクタン
スや飽和ドレイン電流は増大し低閾値電圧論理回路（Ｌ
ＬＣ）の動作速度は向上するが、場合によっては図１２
（ｂ）に示すようなゲート絶縁膜トンネルリーク電流や
ゲート誘起ドレインリーク電流（Gate Induced Drain L
eakage）が増大することがある。前者は、ゲート絶縁膜
中を直接トンネル電流やＦＮ（Fowler−Nordheim）トン
ネル電流が流れるものであり、特にトランジスタがオフ
（ゲート・ソース間電圧０）の場合には、ドレイン・ゲ
ート間を流れるリーク電流となる。後者は、ゲートと重
なり合ったドレイン領域の半導体・ゲート絶縁膜界面で
バンド間トンネルが生じドレイン・基板間にリーク電流
が流れるものである。しかし、図１の論理回路では、待
機時はオフ電流（ゲート・ソース間電圧が０Ｖのソース
・ドレイン間リーク電流）が小さい高閾値電圧の電界効
果トランジスタから成る電源供給回路がオフ状態であ
り、たとえ低閾値電圧電界効果トランジスタのオフ電流
が大きくてもＬＬＣに対しては電源供給回路が直列接続
されているので、論理回路全体の待機時消費電流は小さ
い値に保たれる。
集積回路装置に使用される電界効果トランジスタの電気
特性を示した図である。一般にＭＯＳ電界効果トランジ
スタの閾値電圧の絶対値とゲート酸化膜厚の関係は、図
１２（ａ）に示す通り一次曲線で表され、ゲート酸化膜
厚が薄くなると閾値電圧が低下する。本発明は、この傾
向を利用して低閾値電圧電界効果トランジスタの閾値電
圧を下げている。低閾値電圧電界効果トランジスタのゲ
ート絶縁膜厚を薄くしたことにより、相互コンダクタン
スや飽和ドレイン電流は増大し低閾値電圧論理回路（Ｌ
ＬＣ）の動作速度は向上するが、場合によっては図１２
（ｂ）に示すようなゲート絶縁膜トンネルリーク電流や
ゲート誘起ドレインリーク電流（Gate Induced Drain L
eakage）が増大することがある。前者は、ゲート絶縁膜
中を直接トンネル電流やＦＮ（Fowler−Nordheim）トン
ネル電流が流れるものであり、特にトランジスタがオフ
（ゲート・ソース間電圧０）の場合には、ドレイン・ゲ
ート間を流れるリーク電流となる。後者は、ゲートと重
なり合ったドレイン領域の半導体・ゲート絶縁膜界面で
バンド間トンネルが生じドレイン・基板間にリーク電流
が流れるものである。しかし、図１の論理回路では、待
機時はオフ電流（ゲート・ソース間電圧が０Ｖのソース
・ドレイン間リーク電流）が小さい高閾値電圧の電界効
果トランジスタから成る電源供給回路がオフ状態であ
り、たとえ低閾値電圧電界効果トランジスタのオフ電流
が大きくてもＬＬＣに対しては電源供給回路が直列接続
されているので、論理回路全体の待機時消費電流は小さ
い値に保たれる。
【００１５】図１３〜図１９は本発明の請求項３及び４
の実施の形態を示し、低閾値電圧と高閾値電圧の電界効
果トランジスタを含む半導体集積回路装置の製造方法を
工程順に説明した構造断面図である。まずｐ型シリコン
基板１の表面から、ｎＭＯＳ電界効果トランジスタが形
成される領域となるｐウェル２とｐＭＯＳ電界効果トラ
ンジスタが形成される領域となるｎウェル３を形成する
（図１３）。アクティブ領域以外の基板表面を選択的に
酸化して素子分離用のＬＯＣＯＳ酸化膜４を形成する
（図１４）。ゲート酸化膜１８を形成した後、閾値電圧
制御用のチャネルドープイオン注入を行う。ゲート電極
として高濃度燐ドープポリシリコンを使用し、ｎＭＯＳ
電界効果トランジスタは表面チャネル形、ｐＭＯＳ電界
効果トランジスタは埋め込みチャネル形とした場合、閾
値電圧制御用のチャネルドープイオン注入は不純物とし
て硼素、加速エネルギーとして５ｋｅＶ一定とすると、
ｎＭＯＳ電界効果トランジスタに対するイオン注入量は
ｐＭＯＳ電界効果トランジスタより小さい値とすること
ができる。そこで、まずイオン注入量が小さいｎＭＯＳ
電界効果トランジスタのチャネルドープ条件で基板表面
にレジストマスクなしで全面イオン注入する（図１
５）。次にｐＭＯＳ電界効果トランジスタのアクティブ
領域を開口するレジストパタン１０を通常の写真食刻法
で形成した後、ｐＭＯＳ電界効果トランジスタのチャネ
ルドープイオン注入を行う（図１６）。高濃度燐ドープ
ポリシリコン１１を堆積した後、通常の写真食刻法でゲ
ート電極のレジストパタン１９、２０を形成する（図１
７）。写真食刻原版の設計段階で、低閾値電圧の電界効
果トランジスタのゲート長は短く、高閾値電圧の電界効
果トランジスタのゲート長は長くしておくことにより、
低閾値電圧電界効果トランジスタのゲート電極レジスト
パタン２０は短く、高閾値電圧電界効果トランジスタの
ゲート電極レジストパタン１９は長くなる。レジストパ
タン１９、２０をマスクにして高濃度燐ドープポリシリ
コン１１をエッチングすることにより、ポリシリコンゲ
ート電極２１、２２を形成する（図１８）。この際も、
レジストパタン１９、２０の長短に対応して、低閾値電
圧電界効果トランジスタのポリシリコンゲート電極２２
は短く（長さＬＬ）、高閾値電圧電界効果トランジスタ
のポリシリコンゲート電極２１は長く（長さＬＨ）形成
される。なお、ＬＬはｐＭＯＳとｎＭＯＳで同じである
必要はなく、ＬＨもｐＭＯＳとｎＭＯＳで同じである必
要はない。すなわち、同一極性の電界効果トランジスタ
（ｐＭＯＳもしくはｎＭＯＳ）どうしを比較した場合
に、低閾値電圧電界効果トランジスタのゲート長は短
く、高閾値電圧電界効果トランジスタのゲート長は長く
なっていれば良い。ｎＭＯＳ電界効果トランジスタのソ
ース・ドレイン拡散層１４とｐＭＯＳ電界効果トランジ
スタのソース・ドレイン拡散層１５を形成した後、基板
表面に常圧ＣＶＤ酸化膜やＢＰＳＧ膜等から成る絶縁膜
１６を形成し、コンタクトホールや第１層配線１７を形
成する工程を経て製造工程が終了する（図１９）。上記
の製造工程においては、従来技術に比べてレジストマス
ク形成工程が２回減らされており、請求項１及び２の実
施の形態より更に工程の短縮化が達成されている。
の実施の形態を示し、低閾値電圧と高閾値電圧の電界効
果トランジスタを含む半導体集積回路装置の製造方法を
工程順に説明した構造断面図である。まずｐ型シリコン
基板１の表面から、ｎＭＯＳ電界効果トランジスタが形
成される領域となるｐウェル２とｐＭＯＳ電界効果トラ
ンジスタが形成される領域となるｎウェル３を形成する
（図１３）。アクティブ領域以外の基板表面を選択的に
酸化して素子分離用のＬＯＣＯＳ酸化膜４を形成する
（図１４）。ゲート酸化膜１８を形成した後、閾値電圧
制御用のチャネルドープイオン注入を行う。ゲート電極
として高濃度燐ドープポリシリコンを使用し、ｎＭＯＳ
電界効果トランジスタは表面チャネル形、ｐＭＯＳ電界
効果トランジスタは埋め込みチャネル形とした場合、閾
値電圧制御用のチャネルドープイオン注入は不純物とし
て硼素、加速エネルギーとして５ｋｅＶ一定とすると、
ｎＭＯＳ電界効果トランジスタに対するイオン注入量は
ｐＭＯＳ電界効果トランジスタより小さい値とすること
ができる。そこで、まずイオン注入量が小さいｎＭＯＳ
電界効果トランジスタのチャネルドープ条件で基板表面
にレジストマスクなしで全面イオン注入する（図１
５）。次にｐＭＯＳ電界効果トランジスタのアクティブ
領域を開口するレジストパタン１０を通常の写真食刻法
で形成した後、ｐＭＯＳ電界効果トランジスタのチャネ
ルドープイオン注入を行う（図１６）。高濃度燐ドープ
ポリシリコン１１を堆積した後、通常の写真食刻法でゲ
ート電極のレジストパタン１９、２０を形成する（図１
７）。写真食刻原版の設計段階で、低閾値電圧の電界効
果トランジスタのゲート長は短く、高閾値電圧の電界効
果トランジスタのゲート長は長くしておくことにより、
低閾値電圧電界効果トランジスタのゲート電極レジスト
パタン２０は短く、高閾値電圧電界効果トランジスタの
ゲート電極レジストパタン１９は長くなる。レジストパ
タン１９、２０をマスクにして高濃度燐ドープポリシリ
コン１１をエッチングすることにより、ポリシリコンゲ
ート電極２１、２２を形成する（図１８）。この際も、
レジストパタン１９、２０の長短に対応して、低閾値電
圧電界効果トランジスタのポリシリコンゲート電極２２
は短く（長さＬＬ）、高閾値電圧電界効果トランジスタ
のポリシリコンゲート電極２１は長く（長さＬＨ）形成
される。なお、ＬＬはｐＭＯＳとｎＭＯＳで同じである
必要はなく、ＬＨもｐＭＯＳとｎＭＯＳで同じである必
要はない。すなわち、同一極性の電界効果トランジスタ
（ｐＭＯＳもしくはｎＭＯＳ）どうしを比較した場合
に、低閾値電圧電界効果トランジスタのゲート長は短
く、高閾値電圧電界効果トランジスタのゲート長は長く
なっていれば良い。ｎＭＯＳ電界効果トランジスタのソ
ース・ドレイン拡散層１４とｐＭＯＳ電界効果トランジ
スタのソース・ドレイン拡散層１５を形成した後、基板
表面に常圧ＣＶＤ酸化膜やＢＰＳＧ膜等から成る絶縁膜
１６を形成し、コンタクトホールや第１層配線１７を形
成する工程を経て製造工程が終了する（図１９）。上記
の製造工程においては、従来技術に比べてレジストマス
ク形成工程が２回減らされており、請求項１及び２の実
施の形態より更に工程の短縮化が達成されている。
【００１６】図２０は本発明の請求項３及び４の半導体
集積回路装置に使用される電界効果トランジスタの電気
特性を示した図である。一般に、電界効果トランジスタ
の閾値電圧の絶対値とゲート長の関係は図２０（ａ）に
示す通りであり、ゲート長が短くなると閾値電圧が低下
する。この現象は「短チャネル効果」と呼ばれている。
本発明は、この傾向を利用して低閾値電圧電界効果トラ
ンジスタの閾値電圧を下げている。低閾値電圧電界効果
トランジスタのゲート長を短くしたことにより、相互コ
ンダクタンスや飽和ドレイン電流は増大しゲート容量は
低下して低閾値電圧論理回路（ＬＬＣ）の動作速度は向
上する。しかし、場合によっては図２０（ｂ）に示す様
なドレイン誘起障壁低下（Drain Induced Barrier Lowe
ring）によるチャネルリーク電流が増大することがあ
る。これは、ドレイン電界の影響によりソース・チャネ
ル間の障壁が低下するために生じるソース・ドレイン間
のリーク電流であり、ＩＤ−ＶＧ特性の傾きが減少（サ
ブスレッショルドスイング係数が長チャネル時のＳ２か
らＳ１へ増大）する結果、単純な閾値電圧低下が生じた
場合に比してオフ電流（ゲート・ソース間電圧が０Ｖで
のソース・ドレイン間リーク電流）の増大が著しい。し
かし、図１の論理回路では、待機時はオフ電流が小さい
高閾値電圧の電界効果トランジスタから成る電源供給回
路がオフ状態であり、たとえ低閾値電圧電界効果トラン
ジスタのオフ電流が大きくてもＬＬＣに対しては電源供
給回路が直列接続されているので、論理回路全体の待機
時消費電流は小さい値に保たれる。ここで、サブスレッ
ショルドスイング係数とは、閾値電圧より低いゲート電
圧ＶＧの領域において、ドレイン電流ＩＤが１桁変化す
るのに必要なＶＧ変化をいうものである。
集積回路装置に使用される電界効果トランジスタの電気
特性を示した図である。一般に、電界効果トランジスタ
の閾値電圧の絶対値とゲート長の関係は図２０（ａ）に
示す通りであり、ゲート長が短くなると閾値電圧が低下
する。この現象は「短チャネル効果」と呼ばれている。
本発明は、この傾向を利用して低閾値電圧電界効果トラ
ンジスタの閾値電圧を下げている。低閾値電圧電界効果
トランジスタのゲート長を短くしたことにより、相互コ
ンダクタンスや飽和ドレイン電流は増大しゲート容量は
低下して低閾値電圧論理回路（ＬＬＣ）の動作速度は向
上する。しかし、場合によっては図２０（ｂ）に示す様
なドレイン誘起障壁低下（Drain Induced Barrier Lowe
ring）によるチャネルリーク電流が増大することがあ
る。これは、ドレイン電界の影響によりソース・チャネ
ル間の障壁が低下するために生じるソース・ドレイン間
のリーク電流であり、ＩＤ−ＶＧ特性の傾きが減少（サ
ブスレッショルドスイング係数が長チャネル時のＳ２か
らＳ１へ増大）する結果、単純な閾値電圧低下が生じた
場合に比してオフ電流（ゲート・ソース間電圧が０Ｖで
のソース・ドレイン間リーク電流）の増大が著しい。し
かし、図１の論理回路では、待機時はオフ電流が小さい
高閾値電圧の電界効果トランジスタから成る電源供給回
路がオフ状態であり、たとえ低閾値電圧電界効果トラン
ジスタのオフ電流が大きくてもＬＬＣに対しては電源供
給回路が直列接続されているので、論理回路全体の待機
時消費電流は小さい値に保たれる。ここで、サブスレッ
ショルドスイング係数とは、閾値電圧より低いゲート電
圧ＶＧの領域において、ドレイン電流ＩＤが１桁変化す
るのに必要なＶＧ変化をいうものである。
【００１７】図２１〜図３０は本発明の請求項５及び６
の実施の形態を示し、低閾値電圧と高閾値電圧の電界効
果トランジスタを含む半導体集積回路装置の製造方法を
工程順に説明した構造断面図である。まずｐ型シリコン
基板１の表面から、ｎＭＯＳ電界効果トランジスタが形
成される領域となるｐウェル２とｐＭＯＳ電界効果トラ
ンジスタが形成される領域となるｎウェル３を形成する
（図２１）。アクティブ領域以外の基板表面を選択的に
酸化して素子分離用のＬＯＣＯＳ酸化膜４を形成する
（図２２）。全てのアクティブ領域に膜厚ｔＩのゲート
酸化膜５を形成する。但し、膜厚ｔＩは、高閾値電圧の
電界効果トランジスタのゲート酸化膜厚をｔＨ、低閾値
電圧の電界効果トランジスタに対するゲート酸化膜厚を
ｔＬ（ｔＬ＜ｔＨ）とした場合、厚さｔＬの酸化膜を形
成する条件で追加酸化した際に厚さｔＩの酸化膜が厚さ
ｔＨになるように設定する。続いて低閾値電圧電界効果
トランジスタのアクティブ領域を開口するレジストパタ
ン６を通常の写真食刻法で形成する（図２３）。レジス
トパタン６をマスクにして低閾値電圧電界効果トランジ
スタのアクティブ領域に形成されているゲート酸化膜５
を緩衝フッ酸液でエッチングした後、硫酸と過酸化水素
水の混合液でレジストパタン６を溶解して除去する（図
２４）。次にシリコン基板が露出している低閾値電圧電
界効果トランジスタのアクティブ領域での酸化膜厚がｔ
Ｌとなるようにゲート酸化膜７を形成すると、高閾値電
圧電界効果トランジスタのゲート酸化膜８はｔＩからｔ
Ｈに厚くなる（図２５）。ゲート電極として高濃度燐ド
ープポリシリコンを使用し、ｎＭＯＳ電界効果トランジ
スタは表面チャネル形、ｐＭＯＳ電界効果トランジスタ
は埋め込みチャネル形とした場合、閾値電圧制御用のチ
ャネルドープイオン注入は不純物として硼素、加速エネ
ルギーとして５ｋｅＶ一定とすると、ｎＭＯＳ電界効果
トランジスタに対するイオン注入量はｐＭＯＳ電界効果
トランジスタより小さい値とすることができる。そこ
で、まずイオン注入量が小さいｎＭＯＳ電界効果トラン
ジスタのチャネルドープ条件で基板表面にレジストマス
クなしで全面イオン注入する（図２６）。次に、ｐＭＯ
Ｓ電界効果トランジスタのアクティブ領域を開口するレ
ジストパタン１０を通常の写真食刻法で形成した後、ｐ
ＭＯＳ電界効果トランジスタのチャネルドープイオン注
入を行う（図２７）。高濃度燐ドープポリシリコン１１
を堆積した後、通常の写真食刻法でゲート電極のレジス
トパタン１９、２０を形成する（図２８）。写真食刻原
版の設計段階で、低閾値電圧の電界効果トランジスタの
ゲート長は短く、高閾値電圧の電界効果トランジスタの
ゲート長は長くしておくことにより、低閾値電圧電界効
果トランジスタのゲート電極レジストパタン２０は短
く、高閾値電圧電界効果トランジスタのゲート電極レジ
ストパタン１９は長くなる。レジストパタン１９、２０
をマスクにして高濃度燐ドープポリシリコン１１をエッ
チングするこにより、ポリシリコンゲート電極２１、２
２を形成する（図２９）。この際も、レジストパタン１
９、２０の長短に対応して、低閾値電圧電界効果トラン
ジスタのポリシリコンゲート電極２２は短く（長さＬ
Ｌ）、高閾値電圧電界効果トランジスタのポリシリコン
ゲート電極２１は長く（長さＬＨ）形成される。なお、
ＬＬはｐＭＯＳとｎＭＯＳで同じである必要はなく、Ｌ
ＨもｐＭＯＳとｎＭＯＳで同じである必要はない。すな
わち、同一極性の電界効果トランジスタ（ｐＭＯＳもし
くはｎＭＯＳ）どうしを比較した場合に、低閾値電圧電
界効果トランジスタのゲート長は短く、高閾値電圧効果
トランジスタのゲート長は長くなっていれば良い。ｎＭ
ＯＳ電界効果トランジスタのソース・ドレイン拡散層１
４とｐＭＯＳ電界効果トランジのソース・ドレイン拡散
層１５を形成した後、基板表面に常圧ＣＶＤ酸化膜やＢ
ＰＳＧ膜等から成る絶縁膜１６を形成し、コンタクトホ
ールや第１層配線１７を形成する工程を経て製造工程が
終了する（図３０）。上記の製造工程では、従来技術に
比べてレジストマスク形成工程が１回減らされており、
請求項１及び２の実施の形態と同等の工程短縮化が達成
されている。
の実施の形態を示し、低閾値電圧と高閾値電圧の電界効
果トランジスタを含む半導体集積回路装置の製造方法を
工程順に説明した構造断面図である。まずｐ型シリコン
基板１の表面から、ｎＭＯＳ電界効果トランジスタが形
成される領域となるｐウェル２とｐＭＯＳ電界効果トラ
ンジスタが形成される領域となるｎウェル３を形成する
（図２１）。アクティブ領域以外の基板表面を選択的に
酸化して素子分離用のＬＯＣＯＳ酸化膜４を形成する
（図２２）。全てのアクティブ領域に膜厚ｔＩのゲート
酸化膜５を形成する。但し、膜厚ｔＩは、高閾値電圧の
電界効果トランジスタのゲート酸化膜厚をｔＨ、低閾値
電圧の電界効果トランジスタに対するゲート酸化膜厚を
ｔＬ（ｔＬ＜ｔＨ）とした場合、厚さｔＬの酸化膜を形
成する条件で追加酸化した際に厚さｔＩの酸化膜が厚さ
ｔＨになるように設定する。続いて低閾値電圧電界効果
トランジスタのアクティブ領域を開口するレジストパタ
ン６を通常の写真食刻法で形成する（図２３）。レジス
トパタン６をマスクにして低閾値電圧電界効果トランジ
スタのアクティブ領域に形成されているゲート酸化膜５
を緩衝フッ酸液でエッチングした後、硫酸と過酸化水素
水の混合液でレジストパタン６を溶解して除去する（図
２４）。次にシリコン基板が露出している低閾値電圧電
界効果トランジスタのアクティブ領域での酸化膜厚がｔ
Ｌとなるようにゲート酸化膜７を形成すると、高閾値電
圧電界効果トランジスタのゲート酸化膜８はｔＩからｔ
Ｈに厚くなる（図２５）。ゲート電極として高濃度燐ド
ープポリシリコンを使用し、ｎＭＯＳ電界効果トランジ
スタは表面チャネル形、ｐＭＯＳ電界効果トランジスタ
は埋め込みチャネル形とした場合、閾値電圧制御用のチ
ャネルドープイオン注入は不純物として硼素、加速エネ
ルギーとして５ｋｅＶ一定とすると、ｎＭＯＳ電界効果
トランジスタに対するイオン注入量はｐＭＯＳ電界効果
トランジスタより小さい値とすることができる。そこ
で、まずイオン注入量が小さいｎＭＯＳ電界効果トラン
ジスタのチャネルドープ条件で基板表面にレジストマス
クなしで全面イオン注入する（図２６）。次に、ｐＭＯ
Ｓ電界効果トランジスタのアクティブ領域を開口するレ
ジストパタン１０を通常の写真食刻法で形成した後、ｐ
ＭＯＳ電界効果トランジスタのチャネルドープイオン注
入を行う（図２７）。高濃度燐ドープポリシリコン１１
を堆積した後、通常の写真食刻法でゲート電極のレジス
トパタン１９、２０を形成する（図２８）。写真食刻原
版の設計段階で、低閾値電圧の電界効果トランジスタの
ゲート長は短く、高閾値電圧の電界効果トランジスタの
ゲート長は長くしておくことにより、低閾値電圧電界効
果トランジスタのゲート電極レジストパタン２０は短
く、高閾値電圧電界効果トランジスタのゲート電極レジ
ストパタン１９は長くなる。レジストパタン１９、２０
をマスクにして高濃度燐ドープポリシリコン１１をエッ
チングするこにより、ポリシリコンゲート電極２１、２
２を形成する（図２９）。この際も、レジストパタン１
９、２０の長短に対応して、低閾値電圧電界効果トラン
ジスタのポリシリコンゲート電極２２は短く（長さＬ
Ｌ）、高閾値電圧電界効果トランジスタのポリシリコン
ゲート電極２１は長く（長さＬＨ）形成される。なお、
ＬＬはｐＭＯＳとｎＭＯＳで同じである必要はなく、Ｌ
ＨもｐＭＯＳとｎＭＯＳで同じである必要はない。すな
わち、同一極性の電界効果トランジスタ（ｐＭＯＳもし
くはｎＭＯＳ）どうしを比較した場合に、低閾値電圧電
界効果トランジスタのゲート長は短く、高閾値電圧効果
トランジスタのゲート長は長くなっていれば良い。ｎＭ
ＯＳ電界効果トランジスタのソース・ドレイン拡散層１
４とｐＭＯＳ電界効果トランジのソース・ドレイン拡散
層１５を形成した後、基板表面に常圧ＣＶＤ酸化膜やＢ
ＰＳＧ膜等から成る絶縁膜１６を形成し、コンタクトホ
ールや第１層配線１７を形成する工程を経て製造工程が
終了する（図３０）。上記の製造工程では、従来技術に
比べてレジストマスク形成工程が１回減らされており、
請求項１及び２の実施の形態と同等の工程短縮化が達成
されている。
【００１８】本発明の請求項５及び６の半導体集積回路
に使用される低閾値電圧電界効果トランジスタの電気的
特性は、請求項１と２および３と４の半導体集積回路に
使用される低閾値電圧電界効果トランジスタの特性を併
有している。ゲート酸化膜厚を薄くすると同時にゲート
長を短くしたため、ＭＯＳ電界効果トランジスタの寸法
縮小による性能向上の効果が請求項１と２もしくは３と
４の場合に比して大きく現れ、低閾値電圧論理回路（Ｌ
ＬＣ）の動作速度は大幅に向上する。一方、低閾値電圧
電界効果トランジスタのオフ電流（ゲート・ソース間電
圧が０Ｖでのソース・ドレイン間リーク電流）に関して
は、ゲート絶縁膜トンネルリーク電流、ゲート誘起ドレ
インリーク電流（Gate Induced Drain Leakage）、ドレ
イン誘起障壁低下（Drain Induced Barrier Lowering）
によるチャネルリーク電流などが重畳することが考えら
れるが、図１の論理回路では、待機時はオフ電流が小さ
い高閾値電圧の電界効果トランジスタから成る電源供給
回路がオフ状態であり、たとえ低閾値電圧電界効果トラ
ンジスタのオフ電流が大きくてもＬＬＣに対しては電源
供給回路が直列接続されているので、論理回路全体の待
機時消費電流は小さい値に保たれる。
に使用される低閾値電圧電界効果トランジスタの電気的
特性は、請求項１と２および３と４の半導体集積回路に
使用される低閾値電圧電界効果トランジスタの特性を併
有している。ゲート酸化膜厚を薄くすると同時にゲート
長を短くしたため、ＭＯＳ電界効果トランジスタの寸法
縮小による性能向上の効果が請求項１と２もしくは３と
４の場合に比して大きく現れ、低閾値電圧論理回路（Ｌ
ＬＣ）の動作速度は大幅に向上する。一方、低閾値電圧
電界効果トランジスタのオフ電流（ゲート・ソース間電
圧が０Ｖでのソース・ドレイン間リーク電流）に関して
は、ゲート絶縁膜トンネルリーク電流、ゲート誘起ドレ
インリーク電流（Gate Induced Drain Leakage）、ドレ
イン誘起障壁低下（Drain Induced Barrier Lowering）
によるチャネルリーク電流などが重畳することが考えら
れるが、図１の論理回路では、待機時はオフ電流が小さ
い高閾値電圧の電界効果トランジスタから成る電源供給
回路がオフ状態であり、たとえ低閾値電圧電界効果トラ
ンジスタのオフ電流が大きくてもＬＬＣに対しては電源
供給回路が直列接続されているので、論理回路全体の待
機時消費電流は小さい値に保たれる。
【００１９】以上述べた実施の形態の他、従来技術と本
発明を組み合わせる形態も考えられる。すなわち、レジ
ストマスク形成工程とイオン注入工程を追加して低閾値
電圧と高閾値電圧の電界効果トランジスタのチャネルド
ープ量を独立に調整すると同時に、低閾値電圧電界効果
トランジスタのゲート酸化膜厚を薄くしたり、低閾値電
圧電界効果トランジスタのゲート長を短くすることもあ
りうる。この場合、レジストマスク形成工程等の回数が
増加し、工程が複雑化する欠点があるが、閾値電圧設定
などの自由度が増す利点がある。
発明を組み合わせる形態も考えられる。すなわち、レジ
ストマスク形成工程とイオン注入工程を追加して低閾値
電圧と高閾値電圧の電界効果トランジスタのチャネルド
ープ量を独立に調整すると同時に、低閾値電圧電界効果
トランジスタのゲート酸化膜厚を薄くしたり、低閾値電
圧電界効果トランジスタのゲート長を短くすることもあ
りうる。この場合、レジストマスク形成工程等の回数が
増加し、工程が複雑化する欠点があるが、閾値電圧設定
などの自由度が増す利点がある。
【００２０】その他、低閾値電圧電界効果トランジスタ
の寸法を総体的に縮小して低閾値電圧論理回路（ＬＬ
Ｃ）の動作速度を向上させるために、低閾値電圧電界効
果トランジスタのゲート酸化膜厚を薄くし、ゲート長を
短くする事に加えて、低閾値電圧電界効果トランジスタ
のみのソース・ドレイン接合を浅くする事も考えられ
る。この場合、短チャネル効果が抑えられて更に短いゲ
ート長まで使用できるようになるので、ＬＬＣの動作速
度を一層向上させることができる。ソース・ドレイン接
合を浅くしたことにより、ソース・ドレイン拡散層の周
辺領域での接合リーク電流が増し、図３１に示す様なオ
フ電流の増大が生じる可能性が考えられる。しかし、図
１の論理回路では、待機時はオフ電流が小さい高閾値電
圧の電界効果トランジスタから成る電源供給回路がオフ
状態であり、たとえ低閾値電圧電界効果トランジスタの
オフ電流が大きくてもＬＬＣに対しては電源供給回路が
直列接続されていてるので、論理回路全体の待機時消費
電流は小さい値に保たれる。
の寸法を総体的に縮小して低閾値電圧論理回路（ＬＬ
Ｃ）の動作速度を向上させるために、低閾値電圧電界効
果トランジスタのゲート酸化膜厚を薄くし、ゲート長を
短くする事に加えて、低閾値電圧電界効果トランジスタ
のみのソース・ドレイン接合を浅くする事も考えられ
る。この場合、短チャネル効果が抑えられて更に短いゲ
ート長まで使用できるようになるので、ＬＬＣの動作速
度を一層向上させることができる。ソース・ドレイン接
合を浅くしたことにより、ソース・ドレイン拡散層の周
辺領域での接合リーク電流が増し、図３１に示す様なオ
フ電流の増大が生じる可能性が考えられる。しかし、図
１の論理回路では、待機時はオフ電流が小さい高閾値電
圧の電界効果トランジスタから成る電源供給回路がオフ
状態であり、たとえ低閾値電圧電界効果トランジスタの
オフ電流が大きくてもＬＬＣに対しては電源供給回路が
直列接続されていてるので、論理回路全体の待機時消費
電流は小さい値に保たれる。
【００２１】以上の実施の形態例では、ｐ型シリコン基
板を用いた場合について述べたがｎ型シリコン基板を用
いても同じように実施できることはいうまでもない。チ
ャネルドープイオン注入に用いた不純物や加速エネルギ
ー、ゲート電極に用いた材料等も本発明の趣旨に適合す
る範囲内で変更可能なことはいうまでもない。
板を用いた場合について述べたがｎ型シリコン基板を用
いても同じように実施できることはいうまでもない。チ
ャネルドープイオン注入に用いた不純物や加速エネルギ
ー、ゲート電極に用いた材料等も本発明の趣旨に適合す
る範囲内で変更可能なことはいうまでもない。
【００２２】
【発明の効果】以上説明したように、電源線と疑似電源
線の間に挿入された電源供給回路を構成する高閾値電圧
電界効果トランジスタに比して、疑似電源線からの供給
電流で動作する低閾値電圧電界効果トランジスタのゲー
ト酸化膜厚を薄くしゲート長を短くしたことにより、論
理回路全体の待機時消費電流を小さい値に保ちつつ、低
閾値電圧論理回路の動作速度を大幅に向上させることが
できる。
線の間に挿入された電源供給回路を構成する高閾値電圧
電界効果トランジスタに比して、疑似電源線からの供給
電流で動作する低閾値電圧電界効果トランジスタのゲー
ト酸化膜厚を薄くしゲート長を短くしたことにより、論
理回路全体の待機時消費電流を小さい値に保ちつつ、低
閾値電圧論理回路の動作速度を大幅に向上させることが
できる。
【図１】本発明の半導体集積回路装置が使用される論理
回路の構成例を示す結線図。
回路の構成例を示す結線図。
【図２】本発明請求項１及び請求項２の実施の形態を説
明するための一工程図。
明するための一工程図。
【図３】本発明請求項１及び請求項２の実施の形態を説
明するための一工程図。
明するための一工程図。
【図４】本発明請求項１及び請求項２の実施の形態を説
明するための一工程図。
明するための一工程図。
【図５】本発明請求項１及び請求項２の実施の形態を説
明するための一工程図。
明するための一工程図。
【図６】本発明請求項１及び請求項２の実施の形態を説
明するための一工程図。
明するための一工程図。
【図７】本発明請求項１及び請求項２の実施の形態を説
明するための一工程図。
明するための一工程図。
【図８】本発明請求項１及び請求項２の実施の形態を説
明するための一工程図。
明するための一工程図。
【図９】本発明請求項１及び請求項２の実施の形態を説
明するための一工程図。
明するための一工程図。
【図１０】本発明請求項１及び請求項２の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図１１】本発明請求項１及び請求項２の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図１２】本発明請求項１及び請求項２の半導体集積回
路装置に使用される電界効果トランジスタの電気的特性
を示す図。
路装置に使用される電界効果トランジスタの電気的特性
を示す図。
【図１３】本発明請求項３及び請求項４の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図１４】本発明請求項３及び請求項４の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図１５】本発明請求項３及び請求項４の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図１６】本発明請求項３及び請求項４の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図１７】本発明請求項３及び請求項４の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図１８】本発明請求項３及び請求項４の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図１９】本発明請求項３及び請求項４の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図２０】本発明請求項３及び請求項４の半導体集積回
路装置に使用される電界効果トランジスタの電気的特性
を示す図。
路装置に使用される電界効果トランジスタの電気的特性
を示す図。
【図２１】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図２２】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図２３】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図２４】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図２５】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図２６】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図２７】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図２８】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図２９】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図３０】本発明請求項５及び請求項６の実施の形態を
説明するための一工程図。
説明するための一工程図。
【図３１】本発明のその他の実施の形態で得られる電界
効果トランジスタの電気的特性を示す図。
効果トランジスタの電気的特性を示す図。
【図３２】従来技術の一製作工程図。
【図３３】従来技術の一製作工程図。
【図３４】従来技術の一製作工程図。
【図３５】従来技術の一製作工程図。
【図３６】従来技術の一製作工程図。
【図３７】従来技術の一製作工程図。
【図３８】従来技術の一製作工程図。
【図３９】従来技術の一製作工程図。
【図４０】従来技術の一製作工程図。
Ｑ１…高閾値電圧ｐＭＯＳ電界効果トランジスタ Ｑ２…高閾値電圧ｎＭＯＳ電界効果トランジスタ Ｑ３、Ｑ４…低閾値電圧ｐＭＯＳ電界効果トランジスタ Ｑ５、Ｑ６…低閾値電圧ｎＭＯＳ電界効果トランジスタ ＳＬ、ＳＬＢ…制御信号 ＬＬＣ…低閾値電圧論
理回路 ＶＤＤ、ＧＮＤ…電源線 ＶＤＤＶ、ＧＮＤＶ…
疑似電源線 １、５１…ｐ型シリコン基板 ２、５２…ｐウェル ３、５３…ｎウェル ４、５４…ＬＯＣＯＳ
酸化膜 ５、７、８、１８、５５…ゲート酸化膜 ６、１０、１２、１９、２０、５６、５７、５８、６
０、６２…レジストパタン １１…高濃度燐ドープポリシリコン １３、２１、２２、５９…ポリシリコンゲート電極 １４、６１…ｎＭＯＳ電界効果トランジスタのソース・
ドレイン拡散層 １５、６３…ｐＭＯＳ電界効果トランジスタのソース・
ドレイン拡散層 １６、６４…絶縁膜 １７、６５…第１層配
線
理回路 ＶＤＤ、ＧＮＤ…電源線 ＶＤＤＶ、ＧＮＤＶ…
疑似電源線 １、５１…ｐ型シリコン基板 ２、５２…ｐウェル ３、５３…ｎウェル ４、５４…ＬＯＣＯＳ
酸化膜 ５、７、８、１８、５５…ゲート酸化膜 ６、１０、１２、１９、２０、５６、５７、５８、６
０、６２…レジストパタン １１…高濃度燐ドープポリシリコン １３、２１、２２、５９…ポリシリコンゲート電極 １４、６１…ｎＭＯＳ電界効果トランジスタのソース・
ドレイン拡散層 １５、６３…ｐＭＯＳ電界効果トランジスタのソース・
ドレイン拡散層 １６、６４…絶縁膜 １７、６５…第１層配
線
Claims (6)
- 【請求項１】低閾値電圧の電界効果トランジスタからな
る低閾値電圧論理回路と、高閾値電圧の電界効果トラン
ジスタからなる高閾値電圧回路とが電源線間に直列に接
続された構成を有する半導体集積回路装置において、 上記低閾値電圧電界効果トランジスタのゲート絶縁膜の
厚さが、上記高閾値電圧電界効果トランジスタのゲート
絶縁膜の厚さより薄いことを特徴とする半導体集積回路
装置。 - 【請求項２】低閾値電圧の電界効果トランジスタからな
る低閾値電圧論理回路と、該低閾値電圧論理回路への電
力供給源となる第１および第２の電源線からなる電源線
対と、上記低閾値電圧論理回路に電源を供給する電源供
給回路とを備え、該電源供給回路は、上記低閾値電圧論
理回路の一方の電源端子に接続される第１の疑似電源線
および該第１の疑似電源線と第１の電源線との間に接続
される高閾値電圧の第１の電界効果トランジスタによっ
て構成される第１電源供給回路と、上記低閾値電圧論理
回路の他方の電源端子に接続される第２の疑似電源線お
よび該第２の疑似電源線と第２の電源線との間に接続さ
れる高閾値電圧の第２の電界効果トランジスタによって
構成される第２電源供給回路との双方あるいは一方から
構成される半導体集積回路装置において、 上記低閾値電圧電界効果トランジスタのゲート絶縁膜の
厚さは上記高閾値電圧電界効果トランジスタのゲート絶
縁膜の厚さより薄いことを特徴とする半導体集積回路装
置。 - 【請求項３】低閾値電圧の電界効果トランジスタからな
る低閾値電圧論理回路と、高閾値電圧の電界効果トラン
ジスタからなる高閾値電圧回路とが電源線間に直列に接
続された構成を有する半導体集積回路装置において、 上記低閾値電圧電界効果トランジスタのゲート長が、上
記高閾値電圧電界効果トランジスタのゲート長より短い
ことを特徴とする半導体集積回路装置。 - 【請求項４】低閾値電圧の電界効果トランジスタからな
る低閾値電圧論理回路と、該低閾値電圧論理回路への電
力供給源となる第１および第２の電源線からなる電源線
対と、上記低閾値電圧論理回路に電源を供給する電源供
給回路とを備え、該電源供給回路は、上記低閾値電圧論
理回路の一方の電源端子に接続される第１の疑似電源線
および該第１の疑似電源線と第１の電源線との間に接続
される高閾値電圧の第１の電界効果トランジスタによっ
て構成される第１電源供給回路と、上記低閾値電圧論理
回路の他方の電源端子に接続される第２の疑似電源線お
よび該第２の疑似電源線と第２の電源線との間に接続さ
れる高閾値電圧の第２の電界効果トランジスタによって
構成される第２電源供給回路との双方あるいは一方から
構成される半導体集積回路装置において、 上記低閾値電圧電界効果トランジスタのゲート長が上記
高閾値電圧電界効果トランジスタのゲート長より短いこ
とを特徴とする半導体集積回路装置。 - 【請求項５】低閾値電圧の電界効果トランジスタからな
る低閾値電圧論理回路と、高閾値電圧の電界効果トラン
ジスタからなる高閾値電圧回路とが電源線間に直列に接
続された構成を有する半導体集積回路装置において、 上記低閾値電圧電界効果トランジスタのゲート絶縁膜の
厚さは、上記高閾値電圧電界効果トランジスタのゲート
絶縁膜の厚さより薄く、また、上記低閾値電圧電界効果
トランジスタのゲート長が、上記高閾値電圧電界効果ト
ランジスタのゲート長より短いことを特徴とする半導体
集積回路装置。 - 【請求項６】低閾値電圧の電界効果トランジスタからな
る低閾値電圧論理回路と、該低閾値電圧論理回路への電
力供給源となる第１および第２の電源線からなる電源線
対と、上記低閾値電圧論理回路に電源を供給する電源供
給回路とを備え、該電源供給回路は、上記低閾値電圧論
理回路の一方の電源端子に接続される第１の疑似電源線
および該第１の疑似電源線と第１の電源線との間に接続
される高閾値電圧の第１の電界効果トランジスタによっ
て構成される第１電源供給回路と、上記低閾値電圧論理
回路の他方の電源端子に接続される第２の疑似電源線お
よび該第２の疑似電源線と第２の電源線との間に接続さ
れる高閾値電圧の第２の電界効果トランジスタによって
構成される第２電源供給回路との双方あるいは一方から
構成される半導体集積回路装置において、 上記低閾値電圧電界効果トランジスタのゲート絶縁膜の
厚さは、上記高閾値電圧電界効果トランジスタのゲート
絶縁膜の厚さより薄く、また、上記低閾値電圧電界効果
トランジスタのゲート長が、上記高閾値電圧電界効果ト
ランジスタのゲート長より短いことを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7183941A JPH0936242A (ja) | 1995-07-20 | 1995-07-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7183941A JPH0936242A (ja) | 1995-07-20 | 1995-07-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936242A true JPH0936242A (ja) | 1997-02-07 |
Family
ID=16144495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7183941A Pending JPH0936242A (ja) | 1995-07-20 | 1995-07-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936242A (ja) |
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|---|---|---|---|---|
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| JP2001044293A (ja) * | 1999-07-30 | 2001-02-16 | Denso Corp | 半導体装置 |
| JP2002064150A (ja) * | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
| EP1026737A3 (en) * | 1999-02-08 | 2003-08-06 | Lucent Technologies Inc. | A method for fabricating a merged integrated circuit device |
| US6674470B1 (en) | 1996-09-19 | 2004-01-06 | Kabushiki Kaisha Toshiba | MOS-type solid state imaging device with high sensitivity |
| JP2007220736A (ja) * | 2006-02-14 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2011096862A (ja) * | 2009-10-30 | 2011-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2014072512A (ja) * | 2012-10-02 | 2014-04-21 | Fujitsu Semiconductor Ltd | 半導体集積回路装置及びその製造方法 |
-
1995
- 1995-07-20 JP JP7183941A patent/JPH0936242A/ja active Pending
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