JPH05304292A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05304292A JPH05304292A JP7112891A JP7112891A JPH05304292A JP H05304292 A JPH05304292 A JP H05304292A JP 7112891 A JP7112891 A JP 7112891A JP 7112891 A JP7112891 A JP 7112891A JP H05304292 A JPH05304292 A JP H05304292A
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Abstract
(57)【要約】
【目的】 本発明は、電気的特性が良好で、かつ経時変
化のない安定なＭＩＳ型素子を製造することを目的とす
る。 【構成】 インジウム及びアンチモンを含有する化合物
半導体基板１の表面に陽極酸化により酸化膜２を形成
し、この酸化膜２上に１００℃以下の基板温度で第１の
ＳｉＯ2 膜３を形成し、第１のＳｉＯ2 膜３上に１００
℃以上の基板温度で第２のＳｉＯ2 膜４を形成し、第２
のＳｉＯ2 膜４上に金属電極５を形成することを特徴と
する。
化のない安定なＭＩＳ型素子を製造することを目的とす
る。 【構成】 インジウム及びアンチモンを含有する化合物
半導体基板１の表面に陽極酸化により酸化膜２を形成
し、この酸化膜２上に１００℃以下の基板温度で第１の
ＳｉＯ2 膜３を形成し、第１のＳｉＯ2 膜３上に１００
℃以上の基板温度で第２のＳｉＯ2 膜４を形成し、第２
のＳｉＯ2 膜４上に金属電極５を形成することを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ（Metal −Insu
lator −Semiconductor ）構造を有する半導体装置の製
造方法に関するものである。
lator −Semiconductor ）構造を有する半導体装置の製
造方法に関するものである。
【０００２】
【従来の技術】従来のＩｎＳｂ基板を用いたＭＩＳ型素
子の絶縁膜構造としては、例えば図４に示すようなもの
がある（特開昭５３−１１４６７４号公報）、ＩｎＳｂ
基板１１上に、まず陽極酸化法を用いてＩｎＳｂを室温
において直接酸化することにより陽極酸化膜１２が形成
され、次いでその上にプラズマＣＶＤ法によりＳｉＯ2
の絶縁膜１３が堆積されて２層絶縁膜構造となってい
る。ＩｎＳｂの陽極酸化膜１２は、インジウム酸化物
（Ｉｎ2 Ｏ3 ）とアンチモン酸化物（Ｓｂ2 Ｏ3 ，Ｓｂ
2 Ｏ5 ）からなっている。しかし、これらの酸化物は化
学的、機械的に比較的弱く、プラズマＣＶＤの基板への
入射エネルギー（数百ｅＶ／数千ｅＶ）により、陽極酸
化膜１２の組成変化が生じ易い。また、通常、絶縁膜を
プラズマＣＶＤ法で形成する場合、堆積温度は、２００
℃以上を要するため、やはり陽極酸化膜１２に組成変化
が生じやすい。このため、このような２層絶縁膜で構成
したＭＩＳ型素子は、Ｃ−Ｖ特性にヒステリシスが大き
く生じたり、フラットバンドシフトが大きく生じてＭＩ
Ｓ型素子のゲート印加電圧が高く、また電気的に不安定
で経時変化が生じる。
子の絶縁膜構造としては、例えば図４に示すようなもの
がある（特開昭５３−１１４６７４号公報）、ＩｎＳｂ
基板１１上に、まず陽極酸化法を用いてＩｎＳｂを室温
において直接酸化することにより陽極酸化膜１２が形成
され、次いでその上にプラズマＣＶＤ法によりＳｉＯ2
の絶縁膜１３が堆積されて２層絶縁膜構造となってい
る。ＩｎＳｂの陽極酸化膜１２は、インジウム酸化物
（Ｉｎ2 Ｏ3 ）とアンチモン酸化物（Ｓｂ2 Ｏ3 ，Ｓｂ
2 Ｏ5 ）からなっている。しかし、これらの酸化物は化
学的、機械的に比較的弱く、プラズマＣＶＤの基板への
入射エネルギー（数百ｅＶ／数千ｅＶ）により、陽極酸
化膜１２の組成変化が生じ易い。また、通常、絶縁膜を
プラズマＣＶＤ法で形成する場合、堆積温度は、２００
℃以上を要するため、やはり陽極酸化膜１２に組成変化
が生じやすい。このため、このような２層絶縁膜で構成
したＭＩＳ型素子は、Ｃ−Ｖ特性にヒステリシスが大き
く生じたり、フラットバンドシフトが大きく生じてＭＩ
Ｓ型素子のゲート印加電圧が高く、また電気的に不安定
で経時変化が生じる。
【０００３】一方、陽極酸化膜を形成しないで、ＩｎＳ
ｂ基板上に直接絶縁膜を形成しようとすると半導体表面
にダメージを与えるために、同様にＭＩＳ特性が悪くな
り、素子として使用できない。そこで、堆積温度を下げ
て絶縁膜を形成しようとすると、絶縁膜形成時の化学反
応エネルギーが十分でないため緻密な絶縁膜が形成でき
ない。このため絶縁膜がポーラスとなり、十分な絶縁抵
抗が得られなかったり、さらには電気的に不安定で経時
変化が生じる。また、陽極酸化膜だけでは、絶縁抵抗が
低く、良好なＭＩＳ特性が得られない。このように、化
合物半導体のＭＩＳ型素子においては、実用的な製造方
法がなかった。
ｂ基板上に直接絶縁膜を形成しようとすると半導体表面
にダメージを与えるために、同様にＭＩＳ特性が悪くな
り、素子として使用できない。そこで、堆積温度を下げ
て絶縁膜を形成しようとすると、絶縁膜形成時の化学反
応エネルギーが十分でないため緻密な絶縁膜が形成でき
ない。このため絶縁膜がポーラスとなり、十分な絶縁抵
抗が得られなかったり、さらには電気的に不安定で経時
変化が生じる。また、陽極酸化膜だけでは、絶縁抵抗が
低く、良好なＭＩＳ特性が得られない。このように、化
合物半導体のＭＩＳ型素子においては、実用的な製造方
法がなかった。
【０００４】
【発明が解決しようとする課題】従来の陽極酸化法とプ
ラズマＣＶＤ法の２つの工程を用いたものでは、陽極酸
化膜に組成変化が生じ易い。このため、この２層絶縁膜
を用いて構成したＭＩＳ型素子は電気的に不安定で経時
変化が生じるという問題があった。
ラズマＣＶＤ法の２つの工程を用いたものでは、陽極酸
化膜に組成変化が生じ易い。このため、この２層絶縁膜
を用いて構成したＭＩＳ型素子は電気的に不安定で経時
変化が生じるという問題があった。
【０００５】また、陽極酸化法を用いずに、ＩｎＳｂ基
板上に直接絶縁膜を形成した場合は、半導体表面にダメ
ージを与えるためＭＩＳ特性が悪くなり、素子として使
用できないという問題があった。
板上に直接絶縁膜を形成した場合は、半導体表面にダメ
ージを与えるためＭＩＳ特性が悪くなり、素子として使
用できないという問題があった。
【０００６】さらに、陽極酸化膜だけでは、絶縁抵抗が
低く、上記と同様にＭＩＳ特性が悪くなるという問題が
あった。
低く、上記と同様にＭＩＳ特性が悪くなるという問題が
あった。
【０００７】本発明は、上記の欠点を解決するようにし
たもので、本発明の目的は、電気的特性が良好で、かつ
経時変化のない、安定なＭＩＳ型素子を製造することの
できる半導体装置の製造方法を提供することにある。
たもので、本発明の目的は、電気的特性が良好で、かつ
経時変化のない、安定なＭＩＳ型素子を製造することの
できる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するために、（ａ）インジウム及びアンチモンを含有
する化合物半導体基板の表面に陽極酸化により酸化膜を
形成する工程、（ｂ）該酸化膜上に１００℃以下の基板
温度で第１の酸化物膜を形成する工程、（ｃ）該第１の
酸化物膜上に１００℃以上の基板温度で該第１の酸化物
と同一組成の第２の酸化物膜を要する工程、（ｄ）該第
２の酸化物膜上に金属電極を形成する工程を有すること
を要旨とする。
決するために、（ａ）インジウム及びアンチモンを含有
する化合物半導体基板の表面に陽極酸化により酸化膜を
形成する工程、（ｂ）該酸化膜上に１００℃以下の基板
温度で第１の酸化物膜を形成する工程、（ｃ）該第１の
酸化物膜上に１００℃以上の基板温度で該第１の酸化物
と同一組成の第２の酸化物膜を要する工程、（ｄ）該第
２の酸化物膜上に金属電極を形成する工程を有すること
を要旨とする。
【０００９】酸化物膜としてＳｉＯ2 膜を用いること、
陽極酸化膜の膜厚は、２０ｎｍ以上とすることが望まし
い。
陽極酸化膜の膜厚は、２０ｎｍ以上とすることが望まし
い。
【００１０】また、第１、第２の酸化物膜は、ＥＣＲ−
ＣＶＤ法で形成するのが望ましい。
ＣＶＤ法で形成するのが望ましい。
【００１１】
【作用】化合物半導体基板を清浄化した後、その表面
に、まず陽極酸化膜が形成されることにより、化合物半
導体基板表面にダメージを与えることが防止される。陽
極酸化膜のすぐ上層には、陽極酸化膜に組成変化を生じ
させない１００℃以下の低温で第１の酸化物膜が形成さ
れる。１００℃以下の低温での酸化物膜形成法として
は、ＥＣＲ−マイクロ波プラズマＣＶＤ法等を用いる。
次いで、第１の酸化物膜上に第２の酸化物膜が形成され
る。第２の酸化物膜の成膜時の温度は１００℃以上に上
げられて緻密に形成される。この緻密な第２の酸化物膜
により、半導体界面への外部からの影響が阻止される。
第１、第２の酸化物膜は、外気にさらすことなく連続し
て成膜することができるため、この点でも第１、第２の
酸化物膜同士の界面に汚染が生じることがない。これに
より界面特性が良好な絶縁膜が形成され、電気的特性が
良好で、かつ経時変化のない安定なＭＩＳ型素子を製造
することが可能となる。
に、まず陽極酸化膜が形成されることにより、化合物半
導体基板表面にダメージを与えることが防止される。陽
極酸化膜のすぐ上層には、陽極酸化膜に組成変化を生じ
させない１００℃以下の低温で第１の酸化物膜が形成さ
れる。１００℃以下の低温での酸化物膜形成法として
は、ＥＣＲ−マイクロ波プラズマＣＶＤ法等を用いる。
次いで、第１の酸化物膜上に第２の酸化物膜が形成され
る。第２の酸化物膜の成膜時の温度は１００℃以上に上
げられて緻密に形成される。この緻密な第２の酸化物膜
により、半導体界面への外部からの影響が阻止される。
第１、第２の酸化物膜は、外気にさらすことなく連続し
て成膜することができるため、この点でも第１、第２の
酸化物膜同士の界面に汚染が生じることがない。これに
より界面特性が良好な絶縁膜が形成され、電気的特性が
良好で、かつ経時変化のない安定なＭＩＳ型素子を製造
することが可能となる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１３】この実施例はＩｎＳｂ基板上に陽極酸化膜
を形成した後、電子サイクロトロン共鳴（ＥＣＲ）イオ
ン源を有するマイクロ波プラズマＣＶＤ法（μ−ＰＣＶ
Ｄ）を用いて第１、第２の酸化物膜としてＳｉＯ2 膜を
堆積する場合について説明してある。
を形成した後、電子サイクロトロン共鳴（ＥＣＲ）イオ
ン源を有するマイクロ波プラズマＣＶＤ法（μ−ＰＣＶ
Ｄ）を用いて第１、第２の酸化物膜としてＳｉＯ2 膜を
堆積する場合について説明してある。
【００１４】まず図１に示すようなＩｎＳｂ基板１の表
面を鏡面研磨し、その表面の加工変質層を例えば、クエ
ン酸水溶液（５０ｗｔ％）：過酸化水素水＝１０：１の
エッチング液を用いて５０℃で５分間エッチングして取
除き、超純水で十分に洗浄する。このあと、定電流・定
電圧法により、ＩｎＳｂ基板１の表面に陽極酸化膜２を
形成する。例えば、溶液としては、クエン酸水溶液（３
ｗｔ％）：エチレングリコール＝１：２を用いて、定電
圧１０Ｖ、電流密度０．２５Ａ／cm2 で陽極酸化を行
い、陽極酸化膜２を２０〜５０nm、望ましくは２０〜３
０nm程度の厚さに形成する。その後、超純水で十分に洗
浄してからスピン乾燥する。
面を鏡面研磨し、その表面の加工変質層を例えば、クエ
ン酸水溶液（５０ｗｔ％）：過酸化水素水＝１０：１の
エッチング液を用いて５０℃で５分間エッチングして取
除き、超純水で十分に洗浄する。このあと、定電流・定
電圧法により、ＩｎＳｂ基板１の表面に陽極酸化膜２を
形成する。例えば、溶液としては、クエン酸水溶液（３
ｗｔ％）：エチレングリコール＝１：２を用いて、定電
圧１０Ｖ、電流密度０．２５Ａ／cm2 で陽極酸化を行
い、陽極酸化膜２を２０〜５０nm、望ましくは２０〜３
０nm程度の厚さに形成する。その後、超純水で十分に洗
浄してからスピン乾燥する。
【００１５】続いて、基板をＥＣＲ−マイクロ波プラズ
マＣＶＤ装置のチャンバーに入れ、１×１０-7torr以下
に真空引きする。真空引き後、基板温度が５０℃以下に
なるように水冷し、プラズマの発生出力が低い状態（１
００Ｗ）で第１のＳｉＯ2 膜３を３０〜１００nm、望ま
しくは５０nm程度の厚さに堆積する。このように、陽極
酸化膜２のすぐ上層は、陽極酸化膜２に組成変化が生じ
ないような１００℃以下の低温、低ダメージで第１のＳ
ｉＯ2 膜３を形成する。その後、プラズマ発生出力を３
００Ｗに上げ、１８０℃の基板温度で第２のＳｉＯ2 膜
４を５０nm程度の厚さに堆積する。第２のＳｉＯ2 膜４
堆積時の基板温度が１００℃以下では、膜の緻密性が失
われるので、第２のＳｉＯ2 膜４堆積時の実際の基板温
度としては、このように１００℃以上２００℃未満とす
る。さらに、ＭＩＳ型素子とするため、第２のＳｉＯ2
膜４上にＴｉ／Ａｌを真空蒸着して０．１mm2 のゲート
電極５とし、基板裏面にはオーミック電極６としてＩｎ
−Ｔｅ合金を真空蒸着する。
マＣＶＤ装置のチャンバーに入れ、１×１０-7torr以下
に真空引きする。真空引き後、基板温度が５０℃以下に
なるように水冷し、プラズマの発生出力が低い状態（１
００Ｗ）で第１のＳｉＯ2 膜３を３０〜１００nm、望ま
しくは５０nm程度の厚さに堆積する。このように、陽極
酸化膜２のすぐ上層は、陽極酸化膜２に組成変化が生じ
ないような１００℃以下の低温、低ダメージで第１のＳ
ｉＯ2 膜３を形成する。その後、プラズマ発生出力を３
００Ｗに上げ、１８０℃の基板温度で第２のＳｉＯ2 膜
４を５０nm程度の厚さに堆積する。第２のＳｉＯ2 膜４
堆積時の基板温度が１００℃以下では、膜の緻密性が失
われるので、第２のＳｉＯ2 膜４堆積時の実際の基板温
度としては、このように１００℃以上２００℃未満とす
る。さらに、ＭＩＳ型素子とするため、第２のＳｉＯ2
膜４上にＴｉ／Ａｌを真空蒸着して０．１mm2 のゲート
電極５とし、基板裏面にはオーミック電極６としてＩｎ
−Ｔｅ合金を真空蒸着する。
【００１６】次に、この実施例の作用、効果を説明す
る。
る。
【００１７】まず図２は、上述のようにして形成された
ＭＩＳ型素子のＣ−Ｖ特性を示している。同特性から、
フラットバンド電圧が小さく、界面準位密度Ｎｓｓは約
５×１０11／cm2 ・ｅＶと低く界面特性の良好な絶縁膜
が得られた。また、最上層に緻密な第２のＳｉＯ2 膜４
が形成されているため、空気中に放置しておいても経時
劣化が生じない。
ＭＩＳ型素子のＣ−Ｖ特性を示している。同特性から、
フラットバンド電圧が小さく、界面準位密度Ｎｓｓは約
５×１０11／cm2 ・ｅＶと低く界面特性の良好な絶縁膜
が得られた。また、最上層に緻密な第２のＳｉＯ2 膜４
が形成されているため、空気中に放置しておいても経時
劣化が生じない。
【００１８】
【表１】
【００１９】表１には、フラットバンドシフト等を比較
例とともに示す。ＥＣＲマイクロ波プラズマＣＶＤ法に
より、出力３００Ｗの堆積条件でＳｉＯ2 膜一層を形成
した場合、フラットバンド電圧ＶＦＢはマイナス側に
３．０Ｖ程度シフトしている。また、同出力で堆積温度
を１００℃まで上げてＳｉＯ2 膜一層を形成した場合、
ＶＦＢはマイナス側に２．５Ｖシフトしている。さらに
スパッタリング法により堆積したＳｉＯ2 膜では±３０
Ｖ内でＣ−Ｖ特性に変化はみられない。これに対し、Ｅ
ＣＲマイクロ波プラズマＣＶＤ法により、出力１００Ｗ
で第１のＳｉＯ2膜を形成し、その上に出力３００Ｗで
第２のＳｉＯ2 膜を形成したものではフラットバンドシ
フトは僅かに０．５Ｖ程度である。
例とともに示す。ＥＣＲマイクロ波プラズマＣＶＤ法に
より、出力３００Ｗの堆積条件でＳｉＯ2 膜一層を形成
した場合、フラットバンド電圧ＶＦＢはマイナス側に
３．０Ｖ程度シフトしている。また、同出力で堆積温度
を１００℃まで上げてＳｉＯ2 膜一層を形成した場合、
ＶＦＢはマイナス側に２．５Ｖシフトしている。さらに
スパッタリング法により堆積したＳｉＯ2 膜では±３０
Ｖ内でＣ−Ｖ特性に変化はみられない。これに対し、Ｅ
ＣＲマイクロ波プラズマＣＶＤ法により、出力１００Ｗ
で第１のＳｉＯ2膜を形成し、その上に出力３００Ｗで
第２のＳｉＯ2 膜を形成したものではフラットバンドシ
フトは僅かに０．５Ｖ程度である。
【００２０】また、図３はリーク電流を比較例とともに
示している。この実施例で製造した積層絶縁膜は電圧を
上げてもリーク電流量は極めて少ない（同図中、ａ特
性）、これに対し、陽極酸化膜のみを用いたもの（同図
中、ｂ特性）では、十分な耐圧が得られないため、この
実施例のものに比べてかなり大きいリーク電流が生じ
る。
示している。この実施例で製造した積層絶縁膜は電圧を
上げてもリーク電流量は極めて少ない（同図中、ａ特
性）、これに対し、陽極酸化膜のみを用いたもの（同図
中、ｂ特性）では、十分な耐圧が得られないため、この
実施例のものに比べてかなり大きいリーク電流が生じ
る。
【００２１】なお、上述の実施例では、酸化膜としてＳ
ｉＯ2 膜を用いているが、Ａｌ2 Ｏ3 膜などの安定な酸
化物を用いることもできる。また、化合物半導体基板と
してＩｎＳｂを用いたが、ＩｎＡｓＳｂ等のその他の化
合物半導体を用いることもできる。
ｉＯ2 膜を用いているが、Ａｌ2 Ｏ3 膜などの安定な酸
化物を用いることもできる。また、化合物半導体基板と
してＩｎＳｂを用いたが、ＩｎＡｓＳｂ等のその他の化
合物半導体を用いることもできる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
インジウム及びアンモチンを含有する化合物半導体基板
の表面に陽極酸化膜を形成し、陽極酸化膜上に１００℃
以下の基板温度で第１の酸化物膜を形成し、第１の酸化
物膜上に１００℃以上の基板温度で第２の酸化物膜を形
成し、第２の酸化物膜上に金属電極を形成するようにし
たため、陽極酸化膜により化合物半導体基板の表面にダ
メージを与えることが防止され、低温形成の第１の酸化
物膜によりその陽極酸化膜に組成変化が生じるのが防止
され、また緻密化された第２の酸化物膜により半導体界
面への外部からの影響が阻止されて化合物半導体基板の
表面に界面特性の良好な絶縁膜を形成することができ
る。したがって電気的特性が良好で、かつ経時変化のな
い安定なＭＩＳ型素子を製造することができる。
インジウム及びアンモチンを含有する化合物半導体基板
の表面に陽極酸化膜を形成し、陽極酸化膜上に１００℃
以下の基板温度で第１の酸化物膜を形成し、第１の酸化
物膜上に１００℃以上の基板温度で第２の酸化物膜を形
成し、第２の酸化物膜上に金属電極を形成するようにし
たため、陽極酸化膜により化合物半導体基板の表面にダ
メージを与えることが防止され、低温形成の第１の酸化
物膜によりその陽極酸化膜に組成変化が生じるのが防止
され、また緻密化された第２の酸化物膜により半導体界
面への外部からの影響が阻止されて化合物半導体基板の
表面に界面特性の良好な絶縁膜を形成することができ
る。したがって電気的特性が良好で、かつ経時変化のな
い安定なＭＩＳ型素子を製造することができる。
【図１】本発明に係る半導体装置の製造方法の実施例で
製造したＭＩＳ型素子の構造を示す側面図である。
製造したＭＩＳ型素子の構造を示す側面図である。
【図２】図１のＭＩＳ型素子のＣ−Ｖ特性を示す特性図
である。
である。
【図３】本発明の実施例で製造した積層絶縁膜のリーク
電流特性を比較例とともに示す図である。
電流特性を比較例とともに示す図である。
【図４】従来のＭＩＳ型素子の絶縁膜構造を示す側面図
である。
である。
１ ＩｎＳｂ基板（化合物半導体基板） ２ 陽極酸化膜 ３ 第１のＳｉＯ2 膜 ４ 第２のＳｉＯ2 膜 ５ 金属電極
Claims (1)
- 【請求項１】 （ａ）インジウム及びアンチモンを含有
する化合物半導体基板の表面に陽極酸化により酸化膜を
形成する工程、 （ｂ）該酸化膜上に１００℃以下の基板温度で第１の酸
化物膜を形成する工程、 （ｃ）該第１の酸化物膜上に１００℃以上の基板温度で
該第１の酸化物と同一組成の第２の酸化物膜を形成する
工程、 （ｄ）該第２の酸化物膜上に金属電極を形成する工程を
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7112891A JPH05304292A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7112891A JPH05304292A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304292A true JPH05304292A (ja) | 1993-11-16 |
Family
ID=13451628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7112891A Pending JPH05304292A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012102237A1 (ja) * | 2011-01-25 | 2012-08-02 | 国立大学法人東北大学 | 半導体装置の製造方法、および半導体装置 |
-
1991
- 1991-04-03 JP JP7112891A patent/JPH05304292A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012102237A1 (ja) * | 2011-01-25 | 2012-08-02 | 国立大学法人東北大学 | 半導体装置の製造方法、および半導体装置 |
| US9230799B2 (en) | 2011-01-25 | 2016-01-05 | Tohoku University | Method for fabricating semiconductor device and the semiconductor device |
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