JPH05304475A

JPH05304475A - ノイズシェイパ

Info

Publication number: JPH05304475A
Application number: JP4090998A
Authority: JP
Inventors: Toshiyuki Okamoto; 俊之岡本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-04-10
Filing date: 1992-04-10
Publication date: 1993-11-16
Also published as: US5420892A; DE69307376D1; EP0565126A1; EP0565126B1; DE69307376T2

Abstract

(57)【要約】【目的】ノイズシェイパに関し、特にノイズシェイパの
次数を高くする（具体的には３次以上）事によって、オ
ーバサンプリング比を下げても高精度を達成でき、更に
回路規模が小さく安定なノイズシェイパに関する。【構成】３段以上の積分器と、量子化器と帰還回路とで
構成されるノイズシェイパにおいて、各々の積分器出力
からその積分器の出力を１サンプル遅延し定数乗算した
結果を減算し後段の積分器に入力する手段と、量子化器
出力を１サンプル遅延し任意の定数値乗算した結果を各
々の積分器の入力に帰還する手段を有している。【効果】Ｓ／Ｎ特性をそれ程損なう事なく高周波領域に
おけるシェイピングされた量子化雑音を抑圧でき、更に
非常に小さい回路規模で系の安定性を完全に保障する事
ができる効果を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はノイズシェイパに関し、
特にノイズシェイパの次数を高くする（具体的には３次
以上）事によって、オーバサンプリング比を下げても高
精度を維持でき、更に回路規模が小さく安定なノイズシ
ェイパに関する。

【０００２】

【従来の技術】従来のノイズシェイパは、例えば図７に
示す様な構成になっている。即ち、第１及び第２の積分
器と、第２の積分器の出力を入力とし、１ビットの信号
を出力とする量子化器と、量子化器の出力を第１及び第
２の積分器に帰還する帰還回路とで構成されている。ま
た、積分器はディジタル回路によって構成され、第１の
積分器は図８（ａ）に、第２の積分器は図８（ｂ）に示
す様な回路によって実現される。

【０００３】図７を用いて従来のノイズシェイパの動作
を説明する。第１段目の積分器には、量子化器出力の１
サンプル遅延信号と入力信号との差信号が入力され積分
される。また、第１段目の積分器の出力信号と量子化器
出力の１サンプル遅延信号の２倍との差信号が、第２段
目の積分器に入力され積分される。第２段目の積分器の
出力は、量子化器に入力される。この時、０より大きい
時は出力は＋１に、０よりも小さい時は−１が出力され
る。この様な構成を持つ事によって、量子化器で発生す
る量子化雑音をＱとすると、ノイズシェイパ入力信号Ｘ
と出力信号Ｙの間には次式に示す関係がある。

【０００４】Ｙ（ｚ）＝Ｘ（ｚ）・ｚ^-2＋（１−ｚ^-1）²・Ｑ（ｚ）従って、ノイズシェイパの出力スペクトラムは、ノイズ
シェイパの入力に量子化雑音を２階微分した信号を重畳
したスペクトラムを有する事になる。即ち、量子化雑音
が高周波領域にシェイピングされて重畳されるため、信
号帯域内における雑音総和は大幅に減少する。従って、
オーバサンプリング比が高くなればなる程帯域内雑音は
減少し、Ｓ／Ｎは次式で与えられる。

【０００５】（Ｓ／Ｎ）_max＝１５πθ／２（θ＝２πｆ_B／ｆ_S）ここで、ｆ_Bが信号帯域、ｆ_Sはサンプリング周波数で
ある。

【０００６】以上示したノイズシェイパは、いわゆる２
次ノイズシェイパで、例えば１６ビット精度の分解能を
得ようとすると、オーバサンプリング比は２５６倍程度
必要になる。

【０００７】オーバサンプリング比が大きい場合、例え
ばディジタルノイズシェイパの場合は、演算時間を短か
くする必要があり、消費電力、回路規模共に大きくな
る。また、Ａ／Ｄコンバータとして用いる場合は、構成
要素である演算増幅器のスピードを速くする必要がある
等、やはり消費電力、回路規模共に大きくなる。そこ
で、所望のＳ／Ｎ特性を達成しつつオーバサンプリング
比を小さくする方法として、量子化器出力を１ビットで
はなく多値にする方法と、ノイズシェイパの次数を高く
する方法が考えられてきた。

【０００８】量子化器を多値にする方法では、例えばデ
ィジタルノイズシェイパの場合、出力が多値になり後段
のＤ／Ａコンバータを多値入力の構成にする必要があ
る。一方、多値入力のいわゆるマルチビットＤ／Ａコン
バータでは、構成するアナログ素子精度に対する要求が
厳しくなり、それらの精度がＳ／Ｎ特性や歪特性に与え
る影響が非常に大きくなる。また、量子化器を多値にし
たＡ／Ｄコンバータを構成する場合、図７の各積分器の
入力に加算する量子化器出力からの帰還信号はアナログ
値であるため、この部分で必要になるＤ／Ａコンバータ
の特性がＡ／Ｄコンバータの特性を左右し、高精度を実
現するのが困難になる。

【０００９】そこで、オーバサンプリング比を下げて所
望の高精度特性を実現するため、ノイズシェイパの次数
を３次以上に高める方法が一般的には有効である。とこ
ろが、一般にノイズシェイパの次数を３次以上にすると
系が不安定になる事が知られている。例えば図９に示す
様な一般的な３次ノイズシェイパの安定性を考察する。
図９において、第１，第２及び第３の積分器と、第３の
積分器の出力を入力とし、１ビットの信号を出力とする
量子化器と、量子化器の出力を第１，第２及び第３の積
分器に帰還する帰還回路とで構成されている。また、積
分器はディジタル回路によって構成され、第１，２の積
分器は図８（ａ）に、第３の積分器は図８（ｂ）に示す
回路によって実現される。

【００１０】図９を用いて従来のノイズシェイパの動作
を説明する。第１段目の積分器には、量子化器出力の１
サンプル遅延信号と入力信号との差信号が入力され積分
される。また、第１段目の積分器の出力信号と量子化器
出力の１サンプル遅延信号の３倍との差信号が、第２段
目の積分器に入力され積分される。更に、第２段目の積
分器の出力信号と量子化器の出力信号の３倍との差信号
が、第３段目の積分器に入力され積分される。第３段目
の積分器の出力は、量子化器に入力される。この時、０
より大きい時は出力は＋１に、０よりも小さい時は−１
が出力される。この様な構成を持つ事によって、量子化
器で発生する量子化雑音をＱとすると、ノイズシェイパ
入力信号Ｘと出力信号Ｙの間には次式に示す関係があ
る。

【００１１】Ｙ（ｚ）＝Ｘ（ｚ）・ｚ^-3＋（１−ｚ^-1）³・Ｑ（ｚ）従って、ノイズシェイパの出力スペクトラムは、ノイズ
シェイパの入力に量子化雑音を３階微分した信号を重畳
したスペクトラムを有する事になる。即ち、量子化雑音
が高周波領域にシェイピングされて重畳されるため、信
号帯域内における雑音総和は大幅に減少し、その効果は
２次ノイズシェイパのそれと比較してかなり大きい。図
９に示す３次ノイズシェイパが安定に動作するならば、
所望のＳ／Ｎ特性等を実現するために必要なオーバサン
プリング比をかなり小さくする事が可能であり、消費電
力、回路規模を非常に小さくする事ができる。しかし、
残念ながら図９に示す３次ノイズシェイパは安定には動
作しない。一般に系の安定性を議論する場合、入出力の
伝達特性の極が複素平面上の単位円内にあるか否かで決
定される。図９に示した３次ノイズシェイパの入出力伝
達関数は、量子化器を利得λの可変利得演算増幅器と考
えると次式で与えられる。

【００１２】Ｙ／Ｘ＝ｚ^-3／［（ｚ^-3−３ｚ^-2＋３ｚ^-1）・λ＋（１−ｚ^-1）³］従って、極は上式の（分母）＝０で与えられ、λをパラ
メータとする根軌跡は図１０に示す様になる。すなわ
ち、λ＜０．５で単位円外の根（極）を持ち不安定にな
る。

【００１３】３次以上の次数を有するノイズシェイパの
アーキテクチャは多数考案されているが、中でも文献ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＣＩＲＣ
ＵＩＴＳＡＮＤＳＹＳＴＥＭＳ，ＶＯＬ．３７，
ＮＯ．３，ＰＰ．３０９−３１８，ＭＡＲＣＨ１９
９０．にあげられているアーキテクチャは有用である。そのア
ーキテクチャは図１１に示す様な構成になっている。こ
の構成に従えば、図に示す乗算定数を適当に選ぶ事によ
って、量子化雑音を高周波領域にシェイピングする効果
をそれ程損なわずに入出力伝達関数の極を調節する事が
可能なる。ただし、依然この時でも、任意のλの値に対
して系の安定性を保障することは出来ない。また特に、
このアーキテクチャにおいては、初段積分器の入力部
分、及び量子化器の入力部分に多入力加算器が必要にな
り、ディジタルノイズシェイパとして用いる場合は、演
算語長が長い加算器が多数必要になる。またＡ／Ｄコン
バータとして用いる場合は、演算増幅器を用いた余分な
加算器が必要になり、消費電力、回路規模が大きくな
る。

【００１４】次に、文献ＩＮＰＲＯＣ．１９８８ＣＵＳＴＯＭＩＮＴＥＧ
ＲＡＴＥＤＣＩＲＣＵＩＴＳＣＯＮＦ．，ＰＰ．
２１．２．１−４，ＪＵＮ１９８８．にあげられているアーキテクチャでは、２次、及び１次
ノイズシェイパの構成を従続に接続する事によって系の
安定性を保障しており、そのアーキテクチャを図１２に
示す。このアーキテクチャをディジタルノイズシェイパ
として用いる場合は、演算語長が長い加算器が多数必要
になる他、出力はマルチビットになるため、後段のＤ／
Ａコンバータに対する要求精度が厳しくなる。また、Ａ
／Ｄ変換器として用いる場合は、演算増幅器を用いた余
分な加算器が必要になる他、量子化器で生じた量子化誤
差をディジタルでキャンセルする方式であるため、構成
素子の変動に対するＳ／Ｎ特性等の劣化が顕著に現れ
る。

【００１５】

【発明が解決しようとする課題】図１１や図１２に示す
上述した従来の３次ノイズシェイパでは、系の安定性を
保障するために、回路規模が非常に大きくなったり、さ
らにアナログ回路特性に対する要求が厳しくなり、高精
度特性を実現する事が困難であるという欠点があった。

【００１６】

【課題を解決するための手段】本発明のノイズシェイパ
は、３段以上の積分器と、量子化器と帰還回路とで構成
されるノイズシェイパにおいて、各々の積分器出力から
その積分器の出力を１サンプル遅延し定数乗算した結果
を減算し後段の積分器に入力する手段と、量子化器出力
を１サンプル遅延し任意の定数値乗算した結果を各々の
積分器の入力に帰還する手段を有する。

【００１７】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１８】図１は本発明の一実施例である。図１にお
いて、Ｓ１は第１段目の積分器、Ｓ２は第２段目の積分
器、Ｓ３は第３段目の積分器、Ｃは０をしきい値として
±１の２値レベルを出力する量子化器、Ｄは遅延器であ
る。第１段目の積分器には、量子化器出力の１サンプル
遅延後の信号と入力信号との差信号が入力され積分され
る。また、第１段目の積分器の出力信号から、第１段目
の積分器の出力信号を１サンプル遅延し定数値乗算した
結果を減算し、更に量子化器出力の１サンプル遅延後の
信号に定数値乗算した結果を減算して第２段目の積分器
に入力される。また、第２段目の積分器の出力信号か
ら、第２段目の積分器の出力信号を１サンプル遅延し定
数値乗算した結果を減算し、更に量子化器出力の１サン
プル遅延後の信号に定数値乗算した結果を減算して第３
段目の積分器に入力される。第３段目の積分器の出力
は、量子化器に入力される。量子化器においては、入力
が０より大きい時は出力は＋１に、０よりも小さい時は
−１が出力される。また、積分器Ｓ１，Ｓ２は、例えば
図２（ａ）に、積分器Ｓ３は図２（ｂ）に示す回路で構
成することができる。

【００１９】この様な構成を持つ事によって、量子化器
で発生する量子化雑音をＱとすると、ノイズシェイパ入
力信号Ｘと出力信号Ｙの間には次式に示す関係がある。

【００２０】Ｙ（ｚ）＝ｚ^-3・Ｘ（ｚ）／Ｐ（ｚ）＋（１−ｚ^-1）³・Ｑ（ｚ）／Ｐ（ｚ）図１で示したノイズシェイパのアーキテクチャにおい
て、α＝−０．５、β＝γ＝０とし、さらにａ₁＝１．
０，ａ₂＝２．０，ａ₃＝８．０とすると系は非常に安
定になり、上式に於けるＰ（ｚ）は次式で与えられる。

【００２１】Ｐ（ｚ）＝−０．５ｚ^-4＋６ｚ^-3−１１ｚ^-2＋５ｚ^-1＋１従って、ノイズシェイパの出力スペクトラムは、帯域内
においては、ノイズシェイパの入力に量子化雑音を殆ど
３階微分した信号を重畳したスペクトラムを有する事に
なる。即ち、量子化雑音が高周波領域にシェイピングさ
れて重畳されるため、従来のノイズシェイピングの特性
をそれ程劣化させることなく信号帯域内における雑音総
和は大幅に減少する。更に、１／Ｐ（ｚ）の特性は、周
波数を増加すると小さくなる、いわゆる低域通過特性を
有するため、シェイピングされた量子化雑音は高周波領
域で抑圧される利点を有する。

【００２２】次に、図１に示したノイズシェイパにおけ
る系の安定性を評価するために、量子化器を可変利得演
算増幅器に置き換えて入出力の伝達関数を再度求めると
次の様になる。

【００２３】Ｐ（ｚ）＝（−０．５ｚ^-4＋７ｚ^-3−１４ｚ^-2＋８ｚ^-1）λ＋（１−ｚ¹）³ ここで、０＜λとしてＰ（ｚ）＝０となるｚの値を求め
ると図３のようになる。但し、量子化器の出力を±１に
規格化した時、第３段目積分器の出力ダイナミックレン
ジを±３２に制限している。このノイズシェイパに入力
される信号の最大値を±０．５とした時、第３段目積分
器の出力は±３２以内にあるため動作上問題は無い。こ
の時、図３に示す根軌跡から明らかな様に完全安定であ
る。

【００２４】次に、図１に示したノイズシェイパのＳ／
Ｎ特性を考察する。前述の係数を有する場合、入力信号
周波数を４．３１２５ｋＨｚ、サンプリング周波数を
６．１４４ＭＨｚ（１２８倍のオーバサンプリング比）
の時、図４に示すようなスペクトラム分布を有し（５１
２点ＦＦＴ）、２４ｋＨｚ帯域で１００ｄＢ以上のＳ／
Ｎ特性が得られる。一方、２次のノイズシェイパの場合
では、２５６倍のオーバサンプリング比でやっと９８ｄ
ＢのＳ／Ｎ特性が得られる程度であり、ノイズシェイパ
を３次にする利点は明確である。

【００２５】図１に示したノイズシェイパのアーキテク
チャは、一つの実施例であり、例えば係数を適当に変え
る事によって様々な種類を実現する事ができる。また、
図１では、３次ノイズシェイパの例を示したが、４次、
５次等高次のノイズシェイパも同様のトポロジーで実現
する事が可能である。

【００２６】ところで、図１に示したアーキテクチャに
おいて、各々の積分器の後段に接続されたＦＩＲフィル
タ部分（積分器の出力から積分器出力を１サンプル遅延
し定数値乗算した結果を減算する回路）を順次前段に移
す事によって図５に示すアーキテクチャを導く事ができ
る。図５を図６のように書き換えれば、各々の積分器に
入力される量子化器出力からの帰還信号はＦＩＲフィル
タを介していると理解できる。この時、特に図６に示し
たアーキテクチャでは、積分器部分以外の演算は全て１
ビット信号を扱う事ができ、回路規模が非常に簡単にな
る。図５，図６におけるアーキテクチャは、シグナルフ
ローグラフという観点からみれば同じであり、従って安
定性、Ｓ／Ｎ特性等も全て同様になる。

【００２７】図５，図６に示すアーキテクチャは、図１
に示すアーキテクチャの中で、全ての積分器後段に接続
されたＦＩＲフィルタを順次前段に移す事によって導か
れたが、例えば第３段目積分器の後段に接続されたＦＩ
Ｒフィルタはそのままに残し、他の全てのＦＩＲフィル
タを順次前段に移す事によって図１、及び図５，図６に
示したアーキテクチャの混合型を導き出す事が可能にな
る。すなわち、シグナルフローグラフという観点からみ
れば同じであり、従って安定性、Ｓ／Ｎ特性等も全て同
様になる。

【００２８】以上示した高次ノイズシェイパのアーキテ
クチャでは、量子化器における量子化雑音から出力まで
の伝達特性における零点はｚ＝１、すなわちすべてＤＣ
にある。そこで、図１に示すアーキテクチャで、任意の
積分器出力から該積分器出力を１サンプル遅延し定数値
乗算した結果を減算し、更に定数値乗算した結果を任意
の積分器の入力する手段を設ける事によって、零点周波
数をＤＣ以外に移す事ができる。また、同様に、図５，
図６に示すアーキテクチャで、任意の積分器出力を定数
値乗算した結果を任意の積分器の入力する手段を設ける
事によって、零点周波数をＤＣ以外に移す事ができる。
更に同様に、図１、及び図５，図６に示したアーキテク
チャの混合型で、任意の積分器出力から該積分器出力を
１サンプル遅延し定数値乗算した結果を減算し、更に定
数値乗算した結果を任意の積分器の入力する手段を設け
る事によって、零点周波数をＤＣ以外に移す事ができ
る。

【００２９】

【発明の効果】以上説明したように、本発明のノイズシ
ェイパでは、Ｓ／Ｎ特性をそれ程損なう事なく高周波領
域におけるシェイピングされた量子化雑音を抑圧でき、
更に非常に小さい回路規模で系の安定性を完全に保障す
る事ができる効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路図である。

【図２】本発明の第１の実施例を構成する積分器の回路
図である。

【図３】本発明の第１の実施例の安定性を示す根軌跡図
である。

【図４】本発明の第１の実施例のＳ／Ｎ特性図である。

【図５】本発明の他の実施例の回路図である。

【図６】本発明の他の実施例の回路図である。

【図７】従来の２次ノイズシェイパの回路図である。

【図８】従来の２次ノイズシェイパを構成する積分器の
回路図である。

【図９】従来の３次ノイズシェイパの回路図である。

【図１０】従来の３次ノイズシェイパの安定性を示す根
軌跡図である。

【図１１】従来の改良された３次ノイズシェイパの第一
の回路図である。

【図１２】従来の改良された３次ノイズシェイパの第二
の回路図である。

Claims

【特許請求の範囲】

【請求項１】第一の積分器と、該積分器の出力を１サ
ンプル遅延する第一の遅延器と、前記第一の積分器出力
から該第一の遅延器の定数値乗算結果を減算した結果を
入力信号とする第二の積分器と、一般的には第Ｎ（Ｎ＝
２，３，４，…）の積分器と、該積分器の出力を１サン
プル遅延する第Ｎの遅延器と、前記第Ｎの積分器出力か
ら該第Ｎの遅延器の定数値乗算結果を減算した結果を入
力信号とする第（Ｎ＋１）の積分器と、該第（Ｎ＋１）
の積分器出力を入力とする比較器と、該比較器の出力を
１サンプル遅延する第（Ｎ＋２）の遅延器と、入力信号
端子と、出力信号端子とで構成され、前記第（Ｎ＋２）
の遅延器出力の定数値乗算結果と入力信号との加算結果
を前記第一の積分器に入力する手段と、前記第（Ｎ＋
２）の遅延器出力の定数値乗算結果を前記第二の積分器
に入力する手段と、一般的には前記第（Ｎ＋２）の遅延
器出力の定数値乗算結果を前記第（Ｎ＋１）の積分器に
入力する手段と、前記比較器の出力と出力端子との接続
を有する事を特徴とするノイズシェイパ。
【請求項２】第一の積分器と、該積分器出力を入力信
号とする第二の積分器と、一般的には第Ｎ（Ｎ＝２，
３，４，…）の積分器出力を入力信号とする第（Ｎ＋
１）の積分器と、該第（Ｎ＋１）の積分器出力を入力と
する比較器と、該比較器の出力を１サンプル遅延する第
（Ｎ＋２）の遅延器と、入力信号端子と、出力信号端子
とで構成され、前記第（Ｎ＋２）の遅延器出力を任意の
遅延器と任意の定数乗算器とで構成される第一のＦＩＲ
フィルタに入力し該ＦＩＲフィルタの出力と入力信号と
の加算結果を前記第一の積分器に入力する手段と、前記
第（Ｎ＋２）の遅延器出力を任意の遅延器と任意の定数
乗算器とで構成される第二のＦＩＲフィルタに入力し該
ＦＩＲフィルタの出力を前記第二の積分器に入力する手
段と、一般的には前記第（Ｎ＋２）の遅延器出力を任意
の遅延器と任意の定数乗算器とで構成される第（Ｎ＋
１）のＦＩＲフィルタに入力し該ＦＩＲフィルタの出力
を前記第（Ｎ＋１）の積分器に入力する手段と、前記比
較器の出力と出力端子との接続を有する事を特徴とする
ノイズシェイパ。
【請求項３】第一の積分器と、該積分器の出力を１サ
ンプル遅延する第一の遅延器と、前記第一の積分器出力
から該第一の遅延器の定数値乗算結果を減算した結果を
入力信号とする第二の積分器と、一般的には第Ｎ（Ｎ＝
２，３，４，…）の積分器と、該積分器の出力を１サン
プル遅延する第Ｎの遅延器と、前記第Ｎの積分器出力か
ら該第Ｎの遅延器の定数値乗算結果を減算した結果を入
力信号とする第（Ｎ＋１）の積分器と、該第（Ｎ＋１）
の積分器出力を入力とする比較器と、該比較器の出力を
１サンプル遅延する第（Ｎ＋２）の遅延器と、入力信号
端子と、出力信号端子とで構成され、前記第（Ｎ＋２）
の遅延器出力を任意の遅延器と任意の定数乗算器とで構
成される第一のＦＩＲフィルタに入力し該ＦＩＲフィル
タの出力と入力信号との加算結果を前記第一の積分器に
入力する手段と、前記第（Ｎ＋２）の遅延器出力を任意
の遅延器と任意の定数乗算器とで構成される第二のＦＩ
Ｒフィルタに入力し該ＦＩＲフィルタの出力を前記第二
の積分器に入力する手段と、一般的には前記第（Ｎ＋
２）の遅延器出力を任意の遅延器と任意の定数乗算器と
で構成される第（Ｎ＋１）のＦＩＲフィルタに入力し該
ＦＩＲフィルタの出力を前記第（Ｎ＋１）の積分器に入
力する手段と、前記比較器の出力と出力端子との接続を
有する事を特徴とするノイズシェイパ。
【請求項４】任意の積分器出力から該積分器出力を１
サンプル遅延し定数値乗算した結果を減算し、更に定数
値乗算した結果を任意の積分器の入力する手段を有する
ことを特徴とする請求項１記載のノイズシェイパ。
【請求項５】任意の積分器出力を定数値乗算した結果
を任意の積分器の入力する手段を有することを特徴とす
る請求項１記載のノイズシェイパ。
【請求項６】任意の積分器出力から該積分器出力を１
サンプル遅延し定数値乗算した結果を減算し、更に定数
値乗算した結果を任意の積分器の入力する手段を有する
ことを特徴とする請求項１記載のノイズシェイパ。