JPH05304522A - 同期検出制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 電気通信機器の同期多重変換装置の同期復帰
時間を増大することなしに低速処理回路で実現可能な同
期検出制御装置を提供することを目的とする。 【構成】 チャネルごとのフレームパターン検出回路
３，４，５，６と同期制御回路９とビットシフト制御回
路１０を設け、ビット直並列変換回路１とバイト直並列
変換回路２とから構成した同期多重変換装置分解部の同
期検出装置であり、チャネルごとに設けたフレームパタ
ーン検出回路３，４，５，６で検出されるパターンから
ビット直並列変換回路１とバイト直並列変換回路２とに
対して、ビット進みとチャネル進みを補正するときに発
生する桁上げ信号によってフレーム長を制御することに
より、ビット進みとチャネル進みを補正したときにおこ
るフレーム長の変化に対応した補正を行い、同期確立ま
での復帰時間を短縮することができるものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期多重変換装置に用
いられる同期検出制御装置に関する。

【０００２】

【従来の技術】近年、ＣＣＩＴＴ（国際電信電話諮問委
員会）において、ＳＤＨ（Synchronous Digital Hierar
chy）にもとづいたＳＴＭ（Synchronous Transport Mod
ule：同期多重伝送方式）が世界統一規格として勧告さ
れ、これに対応した同期多重変換装置として、（１）高
速処理部（シリアル信号処理部）で同期検出を行う方法
と、（２）チャネルごとに同期検出を行う方法、のいず
れかによって同期検出部を構成している。

【０００３】以下に従来の同期検出制御装置について、
図面を参照しながら説明する。図６に示すように、前記
（１）の高速処理部（シリアル信号処理部）で同期検出
を行う方法の場合、従来の同期検出制御装置は、ＳＴＭ
−Ｎフレーム同期検出・保護回路５０にシリアルのＳＴ
Ｍ−Ｎ信号５３が入力し、Ｎチャネル分解回路５１と制
御回路５２で構成されている。

【０００４】以上のように構成された同期検出制御装置
について、以下その動作を説明する。まず、シリアルの
ＳＴＭ−Ｎ信号５３が入力してＳＴＭ−Ｎフレーム同期
検出・保護回路５０で同期検出し、これにもとづいた初
期化信号５６で制御回路５２が初期化される。ここで、
制御回路５２はＮチャネル分解回路５１を制御信号５５
で分解のタイミングを制御して正規のＮチャネルに分解
する。また、制御回路５２はフレーム周期で発生するＳ
ＴＭ−Ｎフレーム同期検出・保護回路５０に対する制御
信号５４を出力する。このため、制御回路５２にはフレ
ームカウンタが必要でありその回路規模が大きくなる。
さらに、ＳＴＭ−Ｎフレーム同期検出・保護回路５０で
完全なフレームパターンを検出するためには、その回路
規模が大きくなる。これらの回路は６００ＭHz以上の高
速処理回路であり、回路規模が拡大すると発熱量が増大
して、信頼性や集積化に問題が生じる。

【０００５】回路規模を小さくするために、ＳＴＭ−Ｎ
フレーム同期検出・保護回路５０でフレームパターンの
一部を検出する方法があるが、これでは偽フレームパタ
ーンがフレーム周期で発生したときに誤同期の原因とな
る。

【０００６】以上のように、この方法では高速処理回路
の回路規模が大きくなるため、消費電力の増大、発熱に
より装置の大形化・信頼性の低下という欠点がある。さ
らに、回路規模を小さくするためにフレームパターンの
一部を検出すると、誤同期の原因となる。

【０００７】つぎに、図７に示すように、前記（２）の
チャネルごとに同期検出を行う方法の場合、従来の同期
検出制御装置は、ビット直並列変換部６０、バイト直並
列変換部６１、第１の低速同期部６２、第２の低速同期
部６３、第３の低速同期部６４、第４の低速同期部６
５、フレーム同期検出・保護回路６６、フレームパター
ン検出回路６７、チャネル同期検出・保護回路６８、チ
ャネル位相ずれ算出回路６９、制御回路７０で構成され
ている。

【０００８】以上のように構成された同期検出制御装置
について、以下その動作を図７および図８を用いて説明
する。まず、シリアルのＳＴＭ−４多重信号７１がビッ
ト直並列変換部６０に入力して、８ビットパラレルのＳ
ＴＭ−４多重信号７２が出力する。フレーム同期検出・
保護回路６６でフレーム同期はずれ信号７７が出力して
いるとき、フレームパターン検出回路６７でフレームパ
ターンを検出し、初期化信号７８で制御回路７０を初期
化するとともに、ビットシフト指令９０でビット直並列
変換部６０のビットの並びを調整する。ここで、ビット
直並列変換部６０が図８に示すような回路構成とする。
図８に示すように、入力信号としてのシリアルのＳＴＭ
−４多重信号７１はシリアル信号のデータ１０１と、ク
ロック１０２で構成されているが、シリアル信号のデー
タ１０１を８ビットのパラレル信号に変換するシフトレ
ジスタ１０３に入力する。また、シフトレジスタ１０３
以下のクロックを生成する８分周器１０４、ビットシフ
ト指令とホールド回路１０６の値を加算する加算回路１
０５、加算回路１０５の加算結果を保持するホールド回
路１０６、ホールド回路１０６の値をデコードするデコ
ード回路１０７で構成されている。このような回路構成
では、加算回路１０５でオーバーフローを起こすとフレ
ーム長ｎがｎ−１に変化し、低速同期部の制御回路７０
のフレーム長と一致しないと再びハンティング状態にな
る。このため、フレームパターンを検出しても同期確立
できず、再度フレームパターンを検出して同期確立の動
作をする。

【０００９】したがって、この方法ではフレームパター
ン検出から同期確立までに約２フレーム分の遅れを発生
する場合があり、最悪同期復帰時間が、τ＋２フレーム
となり、前記（１）の方法のτに比べて長いという欠点
がある（τ：最悪同期復帰時間）。

【００１０】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、同期復帰時間を短縮し、しかも消費電力の
低減と、装置を小形化することが困難であるという問題
点を有していた。

【００１１】本発明は上記従来の問題点を解決するもの
で、同期復帰時間を増大することなしに低速処理回路で
実現可能な同期検出制御装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に本発明の同期検出制御装置は、チャネルごとのフレー
ムパターン検出回路と同期制御回路とビットシフト制御
回路を設け、ビット直並列変換回路とバイト直並列変換
回路とから構成した同期多重変換装置分解部の同期検出
装置であり、チャネルごとに設けたフレームパターン検
出回路で検出されるパターンからビット直並列変換回路
とバイト直並列変換回路とに対して、ビット進みとチャ
ネル進みを補正するときに発生する桁上げ信号によって
フレーム長を制御することにより、ビット進みとチャネ
ル進みを補正したときにおこるフレーム長の変化に対応
した補正をして同期確立までの復帰時間を短縮すること
ができるようにした構成を有している。

【００１３】

【作用】本発明は上記した構成において、同期検出制御
回路におけるビットシフト制御回路でビット直並列回路
を制御し、またパターン検出位置の位相関係から同期制
御回路でバイト直並列回路を制御し、このときに発生す
るフレーム長の変化に対応して同期検出を制御すること
により、同期確立までの復帰時間を短縮することができ
ることとなる。

【００１４】

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。

【００１５】図１に示すように本実施例の同期検出制御
装置を用いた同期多重変換装置分解部は、ＳＴＭ−４と
呼ばれる多重信号を同期検出するものであり、ビット直
並列変換回路１、バイト直並列変換回路２、第１のフレ
ームパターン検出回路３、第２のフレームパターン検出
回路４、第３のフレームパターン検出回路５、第４のフ
レームパターン検出回路６、シリアルのＳＴＭ−４多重
信号７、８ビットパラレルのＳＴＭ−４多重信号８、同
期制御回路９、ビットシフト制御回路１０で構成されて
いる。

【００１６】以上の構成要素よりなる同期検出制御装置
について、図１を用いて各構成要素の関係と動作を説明
する。

【００１７】まず、本実施例の同期検出制御装置におけ
る信号の流れを説明する。シリアルのＳＴＭ−４多重信
号７が入力してビット直並列変換回路１で８ビットパラ
レルのＳＴＭ−４多重信号８に変換される。さらに、こ
の８ビットパラレルのＳＴＭ−４多重信号８は、バイト
直並列変換回路２で４つの８ビットパラレルＳＴＭ−１
信号に分割されて、４つの第１〜第４のフレームパター
ン検出回路３〜６に送出される。バイト直並列変換回路
２で４つに分割された８ビットパラレルＳＴＭ−１信号
の中の１つであるＳＴＭ−１信号２０は第１のフレーム
パターン検出回路３に入力する。他のＳＴＭ−１信号も
同様に、第２のフレームパターン検出回路４、第３のフ
レームパターン検出回路５、第４のフレームパターン検
出回路６に入力する。

【００１８】第１のフレームパターン検出回路３では、
０〜７ビットのビットずれがあるフレームパターンを検
出する回路で、これらのパターンを検出したときに、ビ
ット進み値を示すビットシフト信号２１と検出したタイ
ミングを示すフレームパターン検出信号２２を出力す
る。

【００１９】同様に、第２のフレームパターン検出回路
４、第３のフレームパターン検出回路５、第４のフレー
ムパターン検出回路６についても、０〜７ビットのビッ
トずれがあるフレームパターンを検出したときに、それ
ぞれにビット進み値を示すビットシフト信号２３と検出
したタイミングを示すフレームパターン検出信号２４、
ビット進み値を示すビットシフト信号２５と検出したタ
イミングを示すフレームパターン検出信号２６、ビット
進み値を示すビットシフト信号２７と検出したタイミン
グを示すフレームパターン検出信号２８を出力する。

【００２０】同期制御回路９は、フレームパターン検出
信号２２、フレームパターン検出信号２４、フレームパ
ターン検出信号２６、フレームパターン検出信号２８に
もとづいて、バイト直並列変換回路２に対して制御信号
であるチャネルシフト指令４１を送出するとともに、同
期保護動作を行う。

【００２１】ビットシフト制御回路１０は、フレームパ
ターン検出信号２１、ビットシフト信号２３、ビットシ
フト信号２５、ビットシフト信号２７にもとづいて、ビ
ット直並列変換回路１に対して制御信号であるビットシ
フト命令４０を送出する。

【００２２】ここで、同期確立過程について詳細な説明
を以下に述べる。今、同期が引き込まれていない状態
で、ＳＴＭ−４多重信号８のビットが５ビット進み、チ
ャネルが２チャネル進んでいるとする。

【００２３】第１のフレームパターン検出回路３では、
ＳＴＭ−１信号２０中の０〜７ビットのビット進みフレ
ームパターンを検出する。第１のフレームパターン検出
回路３で検出するフレームパターンを（表１）に示す。

【００２４】

【表１】

【００２５】（表１）に示すフレームパターンを検出す
るとビットシフト信号２１とフレームパターン検出信号
２２を出力する。今、５ビット進んでいるから、第１の
フレームパターン検出回路３ではビットシフト信号２１
の値は５である。

【００２６】同様に、第２のフレームパターン検出回路
４、第３のフレームパターン検出回路５、第４のフレー
ムパターン検出回路６は、それぞれ５ビット進みのフレ
ームパターンを検出し、ビットシフト信号２３とフレー
ムパターン検出信号２４、ビットシフト信号２５とフレ
ームパターン検出信号２６、ビットシフト信号２７とフ
レームパターン検出信号２８を出力する。また、このと
きチャネルが２つ進んでいるから、図２に示すように、
チャネル３（第３のフレームパターン検出回路５）、チ
ャネル４（第４のフレームパターン検出回路６）、チャ
ネル１（第１のフレームパターン検出回路３）、チャネ
ル２（第２のフレームパターン検出回路４）の順に信号
１，２，・・・が送られる。フレーム先頭が信号１〜４
とすると、第１のフレームパターン検出信号２２、第２
のフレームパターン検出信号２４、第３のフレームパタ
ーン検出信号２６、第４のフレームパターン検出信号２
８は図２に示すタイミングで発生する。したがって、第
１のフレームパターン検出回路３のフレームパターン検
出信号２２に対して、フレームパターン検出回路５のフ
レームパターン検出回路２６とフレームパターン検出回
路６のフレームパターン検出信号２８とが１クロック進
んでいる。

【００２７】同様に考えれば、チャネルが１チャネル進
んでいるときは、第１のフレームパターン検出回路３の
フレームパターン検出信号２２に対して、フレームパタ
ーン検出回路６のフレームパターン検出信号２８のみが
１クロック進んでいる。また、チャネルが３チャネル進
んでいるときは、第１のフレームパターン検出回路３の
フレームパターン検出信号２２に対して、フレームパタ
ーン検出回路４のフレームパターン検出信号２４とフレ
ームパターン検出回路５のフレームパターン検出信号２
６とフレームパターン検出回路６のフレームパターン検
出信号２８とが１クロック進んでいる。

【００２８】以上のようなフレームパターン検出信号２
２、フレームパターン検出信号２４、フレームパターン
検出信号２６、フレームパターン検出信号２８を同期制
御回路９に入力し、これにもとづいて、バイト直並列変
換回路２に対して制御するとともに、同期保護動作を行
う。この同期制御回路９は図３に示すように、フレーム
カウンタと競合カウンタから構成される同期検出・保護
部１２と、チャネルずれ判定部１３で構成されている。

【００２９】ここで、同期制御回路９の動作について図
３を用いて説明する。フレームパターン検出信号２２、
フレームパターン検出信号２４、フレームパターン検出
信号２６、フレームパターン検出信号２８は、すでに説
明したようにチャネル進みがなければ同一のタイミング
でＡＮＤ回路１５に入力する。このとき、ビットシフト
制御回路１０は、ビットシフト信号２１、ビットシフト
信号２３、ビットシフト信号２５、ビットシフト信号２
７の値が一致するか調べ、その値が０以外で一致したと
きは、ビット進み判定信号３５を発生し、同期制御回路
９のＡＮＤ回路１５に入力する。すなわち、同期制御回
路９のＡＮＤ回路１５は、フレームパターン検出信号２
２、フレームパターン検出信号２４、フレームパターン
検出信号２６、フレームパターン検出信号２８が同一の
タイミングであり、かつ、ビットシフト信号２１、ビッ
トシフト信号２３、ビットシフト信号２５、ビットシフ
ト信号２７の値が不一致か０であるときに一致パルスを
同期検出・保護部１２に出力し、これにもとづいて、同
期検出・保護動作を行う。したがって、ビット進み、ま
たは、チャネル進みがあると同期制御回路９のＡＮＤ回
路１５からは一致パルスが生成されないので同期はずれ
（ハンティング状態）となる。

【００３０】今、ＳＴＭ−４多重信号８のビットが５ビ
ット進み、チャネルが２チャネル進んでいるから、フレ
ームパターン検出信号２２、フレームパターン検出信号
２４、フレームパターン検出信号２６、フレームパター
ン検出信号２８が図２のように出力されている。したが
って、チャネルずれ判定部１３は、フレームパターン検
出信号２２に対して、フレームパターン検出信号２６お
よびフレームパターン検出信号２８が１クロック進んで
いるので、チャネル進み信号３１を出力する。同期検出
・保護部１２がハンティング状態（ハンティング信号３
６がＨ）であれば、チャネル進み信号３１と論理積１４
で積を求めてチャネルシフト指令４１を出力する。一
方、ビットシフト信号２１、ビットシフト信号２３、ビ
ットシフト信号２５、ビットシフト信号２７は、ビット
シフト制御回路１０においてその値が一致するか調べら
れ、一致したときは、その値とハンティング信号３６と
の積を論理積１１で求めてビットシフト命令４０を出力
する。

【００３１】ビット直並列変換回路１は図４に示すよう
にビット直並列変換回路１へ入力するシリアルのＳＴＭ
−４多重信号７はシリアル信号のデータ１０１とクロッ
ク１０２を含み、シリアル信号のデータ１０１を８ビッ
トのパラレル信号に変換するシフトレジスタ１０３、シ
フトレジスタ１０３以下のクロックを生成する８分周器
１０４、ビットシフト命令４０とホールド回路１０６の
値を加算する加算回路１０９、加算回路１０９の加算結
果を保持するホールド回路１０６、ホールド回路１０６
の値をデコードするデコード回路１０７で構成されてい
る。加算回路１０９において、桁上げが発生すると桁上
げ信号１１０を発生する。バイト直並列変換回路２も、
同様な回路構成として、加算時の桁上げ信号１１１を発
生する。ビットシフト命令４０とチャネルシフト命令４
１は平行した処理で発生するから、ビット直並列変換回
路１とバイト直並列変換回路２を同時に制御して、ビッ
ト進みとチャネル進みを同時に補正することができる。
一方、同期検出・保護部１２がハンティング状態（ハン
ティング信号３６がＨ）において、ビットずれ、また
は、チャネルずれを検出したときに同期検出・保護部１
２内部のフレームカウンタを初期化するため、ビットシ
フト命令４０とチャネルシフト命令４１をＯＲ回路１７
で論理和を求めてリセット信号１８とする。ビットシフ
ト命令４０とチャネルシフト命令４１によって、ビット
直並列変換回路１とバイト直並列変換回路２を制御して
フレーム長が変化しないときには、そのまま同期保護動
作に同期検出・保護部１２は入る。ここで、フレーム長
が変化するとき、すなわち、桁上げ信号１１０、また
は、桁上げ信号１１１が発生するとフレーム長ｎがｎ−
１に変化するから、同期検出・保護部１２内部のフレー
ムカウンタを図５に示すような構成として、桁上げ信号
１１０、または、桁上げ信号１１１が発生したときにフ
レーム長をｎ−１に、桁上げ信号１１０と桁上げ信号１
１１が発生したときにフレーム長をｎ−２に制御する。
以上の制御によって、ビット直並列変換回路１およびバ
イト直並列変換回路２を制御したときにおこるフレーム
長の変化に対応した制御が可能となり、フレーム長の変
化によって再びハンティング状態にならずに即時に同期
引き込みができる。

【００３２】同期が引き込まれると、ビットずれとチャ
ネルずれがなくなるから、フレームパターン検出信号２
２、フレームパターン検出信号２４、フレームパターン
検出信号２６、フレームパターン検出信号２８が同時に
出力され、これにもとづいて、同期検出・保護部１２は
同期保護動作を行う。

【００３３】以上、ＳＴＭ−４多重信号８のビットが５
ビット進み、チャネルが２チャネル進んでいるときの同
期引き込み過程（ハンティング状態から同期確立状態へ
の過程）について説明したが、同様に、１から７ビット
進み、１から３チャネル進みも同様な同期引き込み過程
である。また、ビット、チャネルのいずれかだけであっ
ても、同様な同期引き込み過程である。

【００３４】なお、ここでは、ＳＴＭ−４について図を
用いて説明したがＳＴＭ−Ｎ（Ｎ＞２）に対しても同様
の方法でチャネル検出が可能であることは明らかであ
る。

【００３５】

【発明の効果】以上の実施例から明らかなように、本発
明によればチャネルごとのフレームパターン検出回路と
同期制御回路とビットシフト制御回路を設け、ビット直
並列変換回路とバイト直並列変換回路とから構成した同
期多重変換装置分解部の同期検出装置であり、チャネル
ごとに設けたフレームパターン検出回路で検出されるパ
ターンからビット直並列変換回路とバイト直並列変換回
路とに対して、ビット進みとチャネル進みを補正すると
きに発生する桁上げ信号によってフレーム長を制御する
ことにより、ビット進みとチャネル進みを補正したとき
におこるフレーム長の変化に対応した補正を行い、同期
確立までの復帰時間を短縮することのできる優れた同期
検出制御装置を実現できるものである。

【図面の簡単な説明】

【図１】本発明の一実施例の同期検出制御装置のブロッ
ク図

【図２】ＳＴＭ−４多重信号のチャネルとフレームパタ
ーン検出信号との関係図

【図３】同期制御回路９の構成ブロック図

【図４】ビット直並列変換回路１の構成ブロック図

【図５】同期検出・保護部１２内部のフレームカウンタ
のブロック図

【図６】従来の高速処理による同期検出装置のブロック
図

【図７】従来のチャネルごと処理による同期検出装置の
ブロック図

【図８】従来の同期検出装置におけるビット直並列変換
回路６０の構成ブロック図

【符号の説明】

１ ビット直並列変換回路 ２ バイト直並列変換回路 ３ 第１のフレームパターン検出回路 ４ 第２のフレームパターン検出回路 ５ 第３のフレームパターン検出回路 ６ 第４のフレームパターン検出回路 ９ 同期制御回路 １０ ビットシフト制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】チャネルごとに設けたフレームパターン検
   出回路と、前記フレームパターン検出回路から出力する
   フレームパターン検出信号を入力する同期制御回路と、
   前記フレームパターン検出回路から出力するビットシフ
   ト信号を入力するビットシフト制御回路とから構成し、
   ビット直並列変換回路に対しては前記ビットシフト制御
   回路からビットシフト信号にもとづいた制御信号を送出
   したときに発生する桁上げ信号と、バイト直並列変換回
   路に対しては前記同期制御回路からフレームパターン検
   出信号にもとづいた制御信号を送出したときに発生する
   桁上げ信号によって前記同期制御回路の内部に設けたフ
   レームカウンタの計数値を制御するように配された同期
   検出制御装置。