JPH0530751A - デツドタイム補償装置 - Google Patents
デツドタイム補償装置Info
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- JPH0530751A JPH0530751A JP3182168A JP18216891A JPH0530751A JP H0530751 A JPH0530751 A JP H0530751A JP 3182168 A JP3182168 A JP 3182168A JP 18216891 A JP18216891 A JP 18216891A JP H0530751 A JPH0530751 A JP H0530751A
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- 230000016507 interphase Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 230000006698 induction Effects 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】 複数のインバータの並列運転に１つのデッド
タイム補償回路で済むようにする。 【要約】 複数台のインバータの出力を相間リアクトルを通して１
つの負荷に供給する構成において、各インバータの出力
電圧位相を検出し、この検出信号と基準ゲート信号との
位相差に対応するパルス数を得、このパルス数の和をカ
ウンタの計数入力にし、カウンタのカウントアップまで
の時間を上記位相差に対応させ、カウンタのカウントア
ップにインバータのゲート信号のタイミングを得る。
タイム補償回路で済むようにする。 【要約】 複数台のインバータの出力を相間リアクトルを通して１
つの負荷に供給する構成において、各インバータの出力
電圧位相を検出し、この検出信号と基準ゲート信号との
位相差に対応するパルス数を得、このパルス数の和をカ
ウンタの計数入力にし、カウンタのカウントアップまで
の時間を上記位相差に対応させ、カウンタのカウントア
ップにインバータのゲート信号のタイミングを得る。
Description
【０００１】
【産業上の利用分野】本発明は、インバータの並列運転
装置におけるデッドタイム補償装置に関する。
装置におけるデッドタイム補償装置に関する。
【０００２】
【従来の技術】大容量の誘導電動機などを運転するため
のインバータは、１台ではパワー不足になるときに複数
台の並列運転方式にされる。図６は並列運転装置を示
し、コンバータ１の直流出力を２台のインバータ２，３
の直流電源とし、両インバータ２，３の交流出力を横流
抑制用の相間リアクトル４を通して負荷となる誘導電動
機５に供給する。
のインバータは、１台ではパワー不足になるときに複数
台の並列運転方式にされる。図６は並列運転装置を示
し、コンバータ１の直流出力を２台のインバータ２，３
の直流電源とし、両インバータ２，３の交流出力を横流
抑制用の相間リアクトル４を通して負荷となる誘導電動
機５に供給する。
【０００３】ここで、インバータ２，３は、スイッチ素
子をブリッジ構成した主回路を有し、正弦波近似の出力
電圧を得るために各相スイッチ素子をＰＷＭ制御する場
合が多い。また、主回路の上下アーム（スイッチ素子）
の短絡防止のため、スイッチ素子のオン・オフタイミン
グを一定時間ずらすデッドタイム制御を行う。
子をブリッジ構成した主回路を有し、正弦波近似の出力
電圧を得るために各相スイッチ素子をＰＷＭ制御する場
合が多い。また、主回路の上下アーム（スイッチ素子）
の短絡防止のため、スイッチ素子のオン・オフタイミン
グを一定時間ずらすデッドタイム制御を行う。
【０００４】上述のデッドタイム制御は、インバータの
短絡防止になる反面、スイッチ素子のスイッチ速度の差
異等によりインバータ出力電圧の波形，安定性を乱すこ
とがあり、これを防止するためにデッドタイム補償回路
が設けられる。このデッドタイム補償回路は、インバー
タのゲート信号に対するインバータ出力電圧位相のずれ
を各相毎に補正制御する。
短絡防止になる反面、スイッチ素子のスイッチ速度の差
異等によりインバータ出力電圧の波形，安定性を乱すこ
とがあり、これを防止するためにデッドタイム補償回路
が設けられる。このデッドタイム補償回路は、インバー
タのゲート信号に対するインバータ出力電圧位相のずれ
を各相毎に補正制御する。
【０００５】デッドタイム補償を前述のインバータの並
列運転装置に適用する場合、図７に示す構成にされる。
ＰＷＭ発生回路６はインバータの電圧・周波数制御信号
に従った基本波周波数とパルス幅を持つＰＷＭ波形を発
生し、デッドタイム補償回路７，８はＰＷＭ波形のパル
ス位相と夫々のインバータ２Ａ，３Ａの出力電圧Ｖu1，
Ｖu2の位相とを比較し、その位相差が一定範囲になるＰ
ＷＭ波形に制御する。このデッドタイム補償されたＰＷ
Ｍ波形はインバータ２Ａ，３Ａによってデッドタイムが
加えられた後に主回路スイッチ素子のゲート信号として
増幅される。
列運転装置に適用する場合、図７に示す構成にされる。
ＰＷＭ発生回路６はインバータの電圧・周波数制御信号
に従った基本波周波数とパルス幅を持つＰＷＭ波形を発
生し、デッドタイム補償回路７，８はＰＷＭ波形のパル
ス位相と夫々のインバータ２Ａ，３Ａの出力電圧Ｖu1，
Ｖu2の位相とを比較し、その位相差が一定範囲になるＰ
ＷＭ波形に制御する。このデッドタイム補償されたＰＷ
Ｍ波形はインバータ２Ａ，３Ａによってデッドタイムが
加えられた後に主回路スイッチ素子のゲート信号として
増幅される。
【０００６】
【発明が解決しようとする課題】従来、インバータの並
列運転装置は、デッドタイム補償を行うには夫々のイン
バータにデッドタイム補償回路を増設することを必要と
し、並列運転装置を複雑高価にする。
列運転装置は、デッドタイム補償を行うには夫々のイン
バータにデッドタイム補償回路を増設することを必要と
し、並列運転装置を複雑高価にする。
【０００７】これは、インバータの並列運転台数が増す
るのに比例してデッドタイム補償回路の個数も多くす
る。
るのに比例してデッドタイム補償回路の個数も多くす
る。
【０００８】本発明の目的は、複数台のインバータの並
列運転に１つのデッドタイム補償回路で済むようにした
デッドタイム補償装置を提供することにある。
列運転に１つのデッドタイム補償回路で済むようにした
デッドタイム補償装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、前記課題の解
決を図るため、複数台のインバータ出力を相間リアクト
ルを通して１つの負荷に供給するインバータの並列運転
装置において、前記各インバータの各相出力電圧から各
相の動作タイミングを検出する電圧検出回路と、前記各
インバータの各相基準ゲート信号Ｕ，Ｖ，Ｗに対する前
記動作タイミングの検出信号の位相差を対応するパルス
数に変換する位相差検出回路と、前記パルス数が所定値
Ｎに達したときにカウントアップしてリセットされるＮ
進カウンタと、このカウンタのカウントアップでセット
され前記基準ゲート信号Ｕに対するデッドタイム補償し
たタイミングのゲート信号Ｕoを得るフリップフロップ
とを備えたことを特徴とする。
決を図るため、複数台のインバータ出力を相間リアクト
ルを通して１つの負荷に供給するインバータの並列運転
装置において、前記各インバータの各相出力電圧から各
相の動作タイミングを検出する電圧検出回路と、前記各
インバータの各相基準ゲート信号Ｕ，Ｖ，Ｗに対する前
記動作タイミングの検出信号の位相差を対応するパルス
数に変換する位相差検出回路と、前記パルス数が所定値
Ｎに達したときにカウントアップしてリセットされるＮ
進カウンタと、このカウンタのカウントアップでセット
され前記基準ゲート信号Ｕに対するデッドタイム補償し
たタイミングのゲート信号Ｕoを得るフリップフロップ
とを備えたことを特徴とする。
【００１０】
【作用】上記構成になる本発明によれば、各インバータ
出力と基準ゲート信号の位相差に対応するパルス数とし
て検出し、このパルス数の和をカウンタで計数すること
で各インバータ出力の位相ずれをカウンタのカウントア
ップまでの時間として検出し、この検出時間でインバー
タのゲート信号タイミングを補正する。
出力と基準ゲート信号の位相差に対応するパルス数とし
て検出し、このパルス数の和をカウンタで計数すること
で各インバータ出力の位相ずれをカウンタのカウントア
ップまでの時間として検出し、この検出時間でインバー
タのゲート信号タイミングを補正する。
【００１１】
【実施例】図１は本発明の一実施例を示す回路図であ
る。インバータ主回路１１，１２は夫々コンバータ１の
直流出力を電源とし、ＰＷＭ波形に従ったベースドライ
ブ信号によって各相スイッチトランジスタがオン・オフ
制御され、相間リアクトル４u，４v，４wを通して誘導
電動機５に交流出力を供給する。インバータ１１，１２
の出力電圧位相は電圧検出器１３，１４によって夫々検
出される。
る。インバータ主回路１１，１２は夫々コンバータ１の
直流出力を電源とし、ＰＷＭ波形に従ったベースドライ
ブ信号によって各相スイッチトランジスタがオン・オフ
制御され、相間リアクトル４u，４v，４wを通して誘導
電動機５に交流出力を供給する。インバータ１１，１２
の出力電圧位相は電圧検出器１３，１４によって夫々検
出される。
【００１２】１つのデッドタイム補償回路１５はＰＷＭ
発生回路６からの各相ＰＷＭ波形のゲート信号Ｕ，Ｖ，
Ｗを基準にし、これと電圧検出器１３，１４からの電圧
位相検出信号との位相比較によってデッドタイム補償し
た各相ゲート信号Ｕo，Ｖo，Ｗoを発生する。
発生回路６からの各相ＰＷＭ波形のゲート信号Ｕ，Ｖ，
Ｗを基準にし、これと電圧検出器１３，１４からの電圧
位相検出信号との位相比較によってデッドタイム補償し
た各相ゲート信号Ｕo，Ｖo，Ｗoを発生する。
【００１３】デッドタイム発生回路１６，１７は各相ゲ
ート信号Ｕo，Ｖo，Ｗoに対してインバータ主回路１
１，１２の各相上下アームの短絡を防止するためのデッ
ドタイムを付加した各相ゲート信号Ｕd，Ｘd，Ｖd，
Ｙd，Ｗd，Ｚdを発生する。ベースドライブ回路１８，
１９はデッドタイム発生回路１６，１７からの各相ゲー
ト信号を増幅してインバータ主回路１１，１２の各相上
下アームのドライブ信号を得る。
ート信号Ｕo，Ｖo，Ｗoに対してインバータ主回路１
１，１２の各相上下アームの短絡を防止するためのデッ
ドタイムを付加した各相ゲート信号Ｕd，Ｘd，Ｖd，
Ｙd，Ｗd，Ｚdを発生する。ベースドライブ回路１８，
１９はデッドタイム発生回路１６，１７からの各相ゲー
ト信号を増幅してインバータ主回路１１，１２の各相上
下アームのドライブ信号を得る。
【００１４】デッドタイム補償回路１５によるデッドタ
イム補償動作を説明する。インバータ主回路１１，１２
の出力電圧にそのスイッチング遅れのバラツキなどによ
り時間差があると、インバータ主回路１１，１２間に横
流電流が流れる。この電流と相間リアクトル４u，４v，
４wのインダクタンス成分により、例えば図２に示すよ
うに電圧Ｖu1，Ｖu2の時間差Ｔdによって電動機５の端
子電圧Ｖuには直流電源電圧Ｖdcの１／２の電圧期間Ａ
が発生する。なお、電圧Ｖu1，Ｖu2共にオンしている期
間Ｂでは電圧Ｖdcになる。
イム補償動作を説明する。インバータ主回路１１，１２
の出力電圧にそのスイッチング遅れのバラツキなどによ
り時間差があると、インバータ主回路１１，１２間に横
流電流が流れる。この電流と相間リアクトル４u，４v，
４wのインダクタンス成分により、例えば図２に示すよ
うに電圧Ｖu1，Ｖu2の時間差Ｔdによって電動機５の端
子電圧Ｖuには直流電源電圧Ｖdcの１／２の電圧期間Ａ
が発生する。なお、電圧Ｖu1，Ｖu2共にオンしている期
間Ｂでは電圧Ｖdcになる。
【００１５】上述の電圧期間Ａ，Ｂの発生、即ちインバ
ータ出力電圧Ｖu1，Ｖu2の位相差を利用し、基準になる
ＰＷＭ波形の信号Ｕに対するゲート信号Ｕoの出力位相
を補正し、各相の出力電圧Ｖu1，Ｖu2，Ｖv1，Ｖv2，Ｖ
w1，Ｖw2の位相差をバランスさせる。
ータ出力電圧Ｖu1，Ｖu2の位相差を利用し、基準になる
ＰＷＭ波形の信号Ｕに対するゲート信号Ｕoの出力位相
を補正し、各相の出力電圧Ｖu1，Ｖu2，Ｖv1，Ｖv2，Ｖ
w1，Ｖw2の位相差をバランスさせる。
【００１６】図３はデッドタイム補償回路１５の具体的
な回路図を１相分Ｕで示す。２相分周器２０は計測用ク
ロックパルスＣＬＫ１から位相の異なる２つのパルス列
信号ＣＬＫ１，ＣＬＫ２を発生する。位相差検出回路２
１はＰＷＭゲート信号Ｕの位相に対する電圧検出信号Ｖ
u1，Ｖu2の位相差に応じた数のパルスの和を得てＵ相と
これに直列のＸ相別に発生する。
な回路図を１相分Ｕで示す。２相分周器２０は計測用ク
ロックパルスＣＬＫ１から位相の異なる２つのパルス列
信号ＣＬＫ１，ＣＬＫ２を発生する。位相差検出回路２
１はＰＷＭゲート信号Ｕの位相に対する電圧検出信号Ｖ
u1，Ｖu2の位相差に応じた数のパルスの和を得てＵ相と
これに直列のＸ相別に発生する。
【００１７】Ｎ進カウンタ２２は、位相差検出回路２１
からのＵ相用のパルスＣＬＫ−ｕを計数入力とし、Ｎ発
のパルス入力でカウントアップし、１発のキャリーパル
スＴrg−ｕを発生及びリセット動作をする。同様に、Ｎ
進カウンタ２３はＸ相用のパルスＣＬＫ−ｘを計数入力
とし、Ｎ発のパルス入力で１発のキャリーパルスＴrg−
ｘを発生する。
からのＵ相用のパルスＣＬＫ−ｕを計数入力とし、Ｎ発
のパルス入力でカウントアップし、１発のキャリーパル
スＴrg−ｕを発生及びリセット動作をする。同様に、Ｎ
進カウンタ２３はＸ相用のパルスＣＬＫ−ｘを計数入力
とし、Ｎ発のパルス入力で１発のキャリーパルスＴrg−
ｘを発生する。
【００１８】フリップフロップ２４はＮ進カウンタ２２
からのキャリーパルスでセットされ、Ｎ進カウンタ２３
からのキャリーパルスでリセットされ、Ｑ出力にゲート
信号Ｕに対してデッドタイム補償したタイミングのゲー
ト信号Ｕoを得る。
からのキャリーパルスでセットされ、Ｎ進カウンタ２３
からのキャリーパルスでリセットされ、Ｑ出力にゲート
信号Ｕに対してデッドタイム補償したタイミングのゲー
ト信号Ｕoを得る。
【００１９】図３の各部動作は図４にタイムチャートで
説明される。基準ゲート信号Ｕに対し、インバータの電
圧検出信号Ｖu1，Ｖu2が図示のタイミングにあると、信
号Ｖu1，Ｖu2が共にオン期間では位相差検出回路２１で
は２相分周器２０の両パルスＣＬＫ１，ＣＬＫ２を合成
したパルス列を発生し、Ｎ進カウンタ２２，２３は倍速
度でカウントアップする。これは、図２の期間Ｂに相当
する。
説明される。基準ゲート信号Ｕに対し、インバータの電
圧検出信号Ｖu1，Ｖu2が図示のタイミングにあると、信
号Ｖu1，Ｖu2が共にオン期間では位相差検出回路２１で
は２相分周器２０の両パルスＣＬＫ１，ＣＬＫ２を合成
したパルス列を発生し、Ｎ進カウンタ２２，２３は倍速
度でカウントアップする。これは、図２の期間Ｂに相当
する。
【００２０】一方、電圧検出信号Ｖu1，Ｖu2の一方がオ
ンになる期間（図２のＡ期間）ではオフになった信号Ｖ
u1側のクロックＣＬＫ−ｕ１が抑止され、クロックＣＬ
Ｋ−ｕ２のみがＮ進カウンタ２２の入力となり、Ｎ進カ
ウンタ２２は半分の速度でカウントアップする。
ンになる期間（図２のＡ期間）ではオフになった信号Ｖ
u1側のクロックＣＬＫ−ｕ１が抑止され、クロックＣＬ
Ｋ−ｕ２のみがＮ進カウンタ２２の入力となり、Ｎ進カ
ウンタ２２は半分の速度でカウントアップする。
【００２１】従って、Ｎ進カウンタ２２は基準ゲート信
号Ｕから期間Ｂの間は倍速で計数し、計数値Ｎでカウン
トアップになったとき（時刻ｔ1）にフリップフロップ
２４をセットする。このセットタイミングがゲート信号
Ｕoの立上がりになる。また、カウンタ２３のカウント
アップが信号Ｕoの立下がり（Ｘoの立上がり）になる。
一方、Ｎ進カウンタ２２はカウントアップでリセットさ
れ、期間Ｂの間は倍速で計数を再開し、期間Ａになった
とき（時刻ｔ2）から半速で計数を続け、期間Ａの終了
（時刻ｔ3）で計数停止になる。
号Ｕから期間Ｂの間は倍速で計数し、計数値Ｎでカウン
トアップになったとき（時刻ｔ1）にフリップフロップ
２４をセットする。このセットタイミングがゲート信号
Ｕoの立上がりになる。また、カウンタ２３のカウント
アップが信号Ｕoの立下がり（Ｘoの立上がり）になる。
一方、Ｎ進カウンタ２２はカウントアップでリセットさ
れ、期間Ｂの間は倍速で計数を再開し、期間Ａになった
とき（時刻ｔ2）から半速で計数を続け、期間Ａの終了
（時刻ｔ3）で計数停止になる。
【００２２】この計数停止状態は次のサイクルでの計数
開始値になり、基準ゲート信号Ｕに対する信号Ｖu1，Ｖ
u2の夫々の位相差によって変化即ちデッドタイム補償が
なされる。
開始値になり、基準ゲート信号Ｕに対する信号Ｖu1，Ｖ
u2の夫々の位相差によって変化即ちデッドタイム補償が
なされる。
【００２３】図５はデッドタイム補償の拡大タイムチャ
ートを示す。基準ゲート信号Ｕに対し、信号Ｖu1，Ｖu2
が実線で示すタイミングにあるときは期間Ａで半速の計
数になる。これに対し、破線で示すように信号Ｖu1，Ｖ
u2共に信号Ｕからの遅れが増加するときはＮ進カウンタ
２２のカウント数が増し、次サイクルではゲート信号Ｕ
oの位相が進められ、信号Ｖu1，Ｖu2の位相を進め、信
号Ｕに対し信号Ｖu1，Ｖu2を所定範囲内に補正制御す
る。
ートを示す。基準ゲート信号Ｕに対し、信号Ｖu1，Ｖu2
が実線で示すタイミングにあるときは期間Ａで半速の計
数になる。これに対し、破線で示すように信号Ｖu1，Ｖ
u2共に信号Ｕからの遅れが増加するときはＮ進カウンタ
２２のカウント数が増し、次サイクルではゲート信号Ｕ
oの位相が進められ、信号Ｖu1，Ｖu2の位相を進め、信
号Ｕに対し信号Ｖu1，Ｖu2を所定範囲内に補正制御す
る。
【００２４】なお、実施例では２台のインバータの並列
運転の場合を示すが、３台以上の並列運転装置に適用で
きる。例えば、３台のインバータ並列運転では、２相分
周器２０に代えて３相分周器とし、３台のインバータの
電圧検出信号と基準ゲート信号の位相差に応じて位相差
検出回路２１が夫々パルスを発生させ、このパルス数の
和をＮ進カウンタ２２，２３の計数入力にする。
運転の場合を示すが、３台以上の並列運転装置に適用で
きる。例えば、３台のインバータ並列運転では、２相分
周器２０に代えて３相分周器とし、３台のインバータの
電圧検出信号と基準ゲート信号の位相差に応じて位相差
検出回路２１が夫々パルスを発生させ、このパルス数の
和をＮ進カウンタ２２，２３の計数入力にする。
【００２５】また、実施例において、基準ゲート信号は
ＰＷＭ波形に限られるものでない。
ＰＷＭ波形に限られるものでない。
【００２６】
【発明の効果】以上のとおり、本発明によれば、基準ゲ
ート信号に対する各インバータの出力電圧の位相差をパ
ルス数として検出し、このパルス数の和のカウントによ
ってゲート信号出力タイミングを補正するようにしたた
め、各インバータのデッドタイム補償が１つの回路によ
って実現され、回路構成の簡単化及びコントダウンを図
ることができる。
ート信号に対する各インバータの出力電圧の位相差をパ
ルス数として検出し、このパルス数の和のカウントによ
ってゲート信号出力タイミングを補正するようにしたた
め、各インバータのデッドタイム補償が１つの回路によ
って実現され、回路構成の簡単化及びコントダウンを図
ることができる。
【図１】実施例の回路図
【図２】デッドタイム補償の原理図
【図３】デッドタイム補償回路図
【図４】デッドタイム補償回路のタイムチャート
【図５】デッドタイム補償の拡大タイムチャート
【図６】インバータの並列運転原理図
【図７】並列運転インバータの従来のデッドタイム補償
回路図
回路図
【符号の説明】 １３，１４…電圧検出回路、１５…デッドタイム補償回
路、１６，１７…デッドタイム発生回路、１８，１９…
ゲート回路、２０…２倍分周器、２１…位相差検出回
路、２２，２３…Ｎ進カウンタ。
路、１６，１７…デッドタイム発生回路、１８，１９…
ゲート回路、２０…２倍分周器、２１…位相差検出回
路、２２，２３…Ｎ進カウンタ。
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数台のインバータ出力を相間リアクト
ルを通して１つの負荷に供給するインバータの並列運転
装置において、前記各インバータの各相出力電圧から各
相の動作タイミングを検出する電圧検出回路と、前記各
インバータの各相基準ゲート信号Ｕ，Ｖ，Ｗに対する前
記動作タイミングの検出信号の位相差を対応するパルス
数に変換する位相差検出回路と、前記パルス数が所定値
Ｎに達したときにカウントアップしてリセットされるＮ
進カウンタと、このカウンタのカウントアップでセット
され前記基準ゲート信号Ｕに対するデッドタイム補償し
たタイミングのゲート信号Ｕoを得るフリップフロップ
とを備えたことを特徴とするデッドタイム補償装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18216891A JP3496943B2 (ja) | 1991-07-23 | 1991-07-23 | デッドタイム補償装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18216891A JP3496943B2 (ja) | 1991-07-23 | 1991-07-23 | デッドタイム補償装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0530751A true JPH0530751A (ja) | 1993-02-05 |
| JP3496943B2 JP3496943B2 (ja) | 2004-02-16 |
Family
ID=16113540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18216891A Expired - Lifetime JP3496943B2 (ja) | 1991-07-23 | 1991-07-23 | デッドタイム補償装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3496943B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618236B1 (ko) * | 1998-12-31 | 2007-04-25 | 두산인프라코어 주식회사 | 서보 드라이버에서 데드타임 발생장치_ |
| JP2012244674A (ja) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | Ｐｗｍ電力変換器の並列運転装置および並列運転方法 |
| CN115313896A (zh) * | 2022-08-09 | 2022-11-08 | 苏州博思得电气有限公司 | 一种全桥逆变电路及其驱动方法、高压发生器 |
-
1991
- 1991-07-23 JP JP18216891A patent/JP3496943B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618236B1 (ko) * | 1998-12-31 | 2007-04-25 | 두산인프라코어 주식회사 | 서보 드라이버에서 데드타임 발생장치_ |
| JP2012244674A (ja) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | Ｐｗｍ電力変換器の並列運転装置および並列運転方法 |
| CN115313896A (zh) * | 2022-08-09 | 2022-11-08 | 苏州博思得电气有限公司 | 一种全桥逆变电路及其驱动方法、高压发生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3496943B2 (ja) | 2004-02-16 |
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