JPH05308104A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05308104A JPH05308104A JP11109292A JP11109292A JPH05308104A JP H05308104 A JPH05308104 A JP H05308104A JP 11109292 A JP11109292 A JP 11109292A JP 11109292 A JP11109292 A JP 11109292A JP H05308104 A JPH05308104 A JP H05308104A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- wiring
- connection hole
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 多層配線の形成方法に特徴を有する半導体装
置の製造方法に関し、配線の信頼性が高い半導体装置を
提供する。 【構成】 半導体基板１の上に抵抗率が低い第１の金属
膜２を形成し、その上に耐エッチング性が高い第２の金
属膜３を形成し、この第１の金属膜２と第２の金属膜３
を加工して第１の金属配線４を形成し、その上に第１の
絶縁膜５を形成し、この第１の絶縁膜５を貫通して第１
の金属配線４に達する接続孔６を形成し、この接続孔６
の底面に露出する第１の金属配線４に含まれる第２の金
属膜３に接続用金属７を選択的に埋め込み、この接続孔
に埋め込まれた接続用金属７を覆って、第１の絶縁膜の
上に第２の金属配線８を形成する。
置の製造方法に関し、配線の信頼性が高い半導体装置を
提供する。 【構成】 半導体基板１の上に抵抗率が低い第１の金属
膜２を形成し、その上に耐エッチング性が高い第２の金
属膜３を形成し、この第１の金属膜２と第２の金属膜３
を加工して第１の金属配線４を形成し、その上に第１の
絶縁膜５を形成し、この第１の絶縁膜５を貫通して第１
の金属配線４に達する接続孔６を形成し、この接続孔６
の底面に露出する第１の金属配線４に含まれる第２の金
属膜３に接続用金属７を選択的に埋め込み、この接続孔
に埋め込まれた接続用金属７を覆って、第１の絶縁膜の
上に第２の金属配線８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、多層配線の形成方法に特徴を有する半導体装
置の製造方法に関する。
法、特に、多層配線の形成方法に特徴を有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】近年のコンピュータシステムの高速化の
要求に伴い、半導体集積回路の高集積化、高速化が益々
要求されている。このため、半導体素子の微細化のみな
らず、配線の微細化、多層化が益々重要になってきてい
る。このような多層配線を実現するには、層間絶縁膜の
平坦化技術と、多層配線の配線層間を接続する微細な接
続孔に配線を形成する技術の開発が特に重要である。こ
れによって、多層配線の信頼性を高める必要がある。
要求に伴い、半導体集積回路の高集積化、高速化が益々
要求されている。このため、半導体素子の微細化のみな
らず、配線の微細化、多層化が益々重要になってきてい
る。このような多層配線を実現するには、層間絶縁膜の
平坦化技術と、多層配線の配線層間を接続する微細な接
続孔に配線を形成する技術の開発が特に重要である。こ
れによって、多層配線の信頼性を高める必要がある。
【０００３】従来の多層配線の形成においては、層間絶
縁膜の平坦化法として、ＳＯＧ塗布法、有機樹脂膜塗布
法、エッチバック法等が用いられている。このなかで、
ポリシロキサン、シリコーン樹脂等有機樹脂膜塗布法に
よる平坦化は工程が簡単であり、平坦性が優れている。
縁膜の平坦化法として、ＳＯＧ塗布法、有機樹脂膜塗布
法、エッチバック法等が用いられている。このなかで、
ポリシロキサン、シリコーン樹脂等有機樹脂膜塗布法に
よる平坦化は工程が簡単であり、平坦性が優れている。
【０００４】ところが、配線層間の接続孔の形状は、微
細化と共に急峻で、深さに対する直径の比であるアスペ
クト比が大きくなり、従来のスパッタ法で形成した配線
層は、深い接続孔での配線金属膜の被覆性が悪いため、
配線間の接続不良が重大な問題となってきている。この
問題を解決できる多層配線技術としては、微細な接続孔
に金属を選択的に埋め込む方法が有望で、現在のこの技
術の主流は、原料ガスとしてＷＦ6 、還元ガスとしてＨ
2 やＳｉＨ4 等を使用したＷの選択ＣＶＤ技術である。
細化と共に急峻で、深さに対する直径の比であるアスペ
クト比が大きくなり、従来のスパッタ法で形成した配線
層は、深い接続孔での配線金属膜の被覆性が悪いため、
配線間の接続不良が重大な問題となってきている。この
問題を解決できる多層配線技術としては、微細な接続孔
に金属を選択的に埋め込む方法が有望で、現在のこの技
術の主流は、原料ガスとしてＷＦ6 、還元ガスとしてＨ
2 やＳｉＨ4 等を使用したＷの選択ＣＶＤ技術である。
【０００５】
【発明が解決しようとする課題】ところが、従来の、ポ
リシロキサンやシリコーン樹脂等の有機樹脂膜塗布法に
よる層間絶縁膜の平坦化と、Ｗの選択ＣＶＤ法による、
配線接続孔への配線形成を組み合わせる方法において
は、下層配線パターンの粗密または寸法の大小により下
層配線上の塗布膜厚が異なるため、フロロカーボン系の
反応ガスを用いた反応性イオンエッチング（ＲＩＥ）法
で接続孔を開口した場合、パターン密度が低い領域の接
続孔は長時間にわたってオーバーエッチングされる。
リシロキサンやシリコーン樹脂等の有機樹脂膜塗布法に
よる層間絶縁膜の平坦化と、Ｗの選択ＣＶＤ法による、
配線接続孔への配線形成を組み合わせる方法において
は、下層配線パターンの粗密または寸法の大小により下
層配線上の塗布膜厚が異なるため、フロロカーボン系の
反応ガスを用いた反応性イオンエッチング（ＲＩＥ）法
で接続孔を開口した場合、パターン密度が低い領域の接
続孔は長時間にわたってオーバーエッチングされる。
【０００６】そのため、接続孔の底面に露出した下層配
線の最上層をＡｌとした場合、Ａｌ表面上にＣ，Ｈ，Ｆ
原子等からなる残留物が残り、このような在留物は通常
のＯ 2 プラズマ処理や化学処理で除去できないため、こ
の後の選択ＣＶＤ法によるＷの接続孔への埋め込み工程
において、前記残留物が残っている金属配線上の接続孔
にはＷが安定に成長しないという問題があった。
線の最上層をＡｌとした場合、Ａｌ表面上にＣ，Ｈ，Ｆ
原子等からなる残留物が残り、このような在留物は通常
のＯ 2 プラズマ処理や化学処理で除去できないため、こ
の後の選択ＣＶＤ法によるＷの接続孔への埋め込み工程
において、前記残留物が残っている金属配線上の接続孔
にはＷが安定に成長しないという問題があった。
【０００７】また、上記のような残留物が少ないＡｕを
接続孔の底面に露出させる下層配線の最上層とした場
合、Ａｕのスパッタ率が高いために、Ａｕがスパッタさ
れて接続孔の側壁部に付着し、Ｗを選択成長する際、先
にこの接続孔の上縁部にＷが成長するために、接続孔の
底面にＷが成長せず、配線の信頼性を損ね、あるいは、
接続孔の側壁部を越えて層間絶縁膜の表面上に盛り上が
って成長し、平坦性を損ない、その上に形成する金属配
線の信頼性を損なうという問題があった。
接続孔の底面に露出させる下層配線の最上層とした場
合、Ａｕのスパッタ率が高いために、Ａｕがスパッタさ
れて接続孔の側壁部に付着し、Ｗを選択成長する際、先
にこの接続孔の上縁部にＷが成長するために、接続孔の
底面にＷが成長せず、配線の信頼性を損ね、あるいは、
接続孔の側壁部を越えて層間絶縁膜の表面上に盛り上が
って成長し、平坦性を損ない、その上に形成する金属配
線の信頼性を損なうという問題があった。
【０００８】本発明は、このような問題点に鑑みてなさ
れたもので、特に、有機樹脂膜塗布法による層間絶縁膜
の平坦化と金属の選択ＣＶＤ法による接続孔への金属埋
め込みを確実に行うことにより、配線の信頼性を向上さ
せることができる多層配線の形成方法を含む半導体装置
の製造方法を提供することを目的とする。
れたもので、特に、有機樹脂膜塗布法による層間絶縁膜
の平坦化と金属の選択ＣＶＤ法による接続孔への金属埋
め込みを確実に行うことにより、配線の信頼性を向上さ
せることができる多層配線の形成方法を含む半導体装置
の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法においては、半導体基板上に抵抗率が低い
第１の金属膜を形成する工程と、該第１の金属膜の上に
耐エッチング性が高い第２の金属膜を形成する工程と、
該第１の金属膜と該第２の金属膜を加工して第１の金属
配線を形成する工程と、該第１の金属配線を覆って、該
半導体基板上に第１の絶縁膜を形成する工程と、該第１
の絶縁膜を貫通して、該第１の金属配線上に達する金属
配線接続用の接続孔を形成する工程と、該接続孔の底面
に露出した該第１の金属配線に含まれる該第２の金属膜
に対して接続用金属を選択的に埋め込む工程と、該接続
孔を覆って、該第１の絶縁膜の上に第２の金属配線を形
成する工程を採用した。
置の製造方法においては、半導体基板上に抵抗率が低い
第１の金属膜を形成する工程と、該第１の金属膜の上に
耐エッチング性が高い第２の金属膜を形成する工程と、
該第１の金属膜と該第２の金属膜を加工して第１の金属
配線を形成する工程と、該第１の金属配線を覆って、該
半導体基板上に第１の絶縁膜を形成する工程と、該第１
の絶縁膜を貫通して、該第１の金属配線上に達する金属
配線接続用の接続孔を形成する工程と、該接続孔の底面
に露出した該第１の金属配線に含まれる該第２の金属膜
に対して接続用金属を選択的に埋め込む工程と、該接続
孔を覆って、該第１の絶縁膜の上に第２の金属配線を形
成する工程を採用した。
【００１０】この場合、抵抗率が低い第１の金属膜とし
て少なくともＡｌまたはＡｕが含まれる金属膜、また
は、その合金を用いることができ、耐エッチング性が高
い第２の金属膜としてＰｔを用いることができ、また、
第１の絶縁膜としてポリシロキサン膜またはシリコーン
樹脂を用いることができる。
て少なくともＡｌまたはＡｕが含まれる金属膜、また
は、その合金を用いることができ、耐エッチング性が高
い第２の金属膜としてＰｔを用いることができ、また、
第１の絶縁膜としてポリシロキサン膜またはシリコーン
樹脂を用いることができる。
【００１１】
【作用】図１は、本発明の半導体装置の製造方法の原理
説明図である。この図において、１は半導体基板、２は
第１の金属膜、３は第２の金属膜、４は第１の金属配
線、５は第１の絶縁膜、６は接続孔、７は接続用金属、
８は第２の金属配線である。
説明図である。この図において、１は半導体基板、２は
第１の金属膜、３は第２の金属膜、４は第１の金属配
線、５は第１の絶縁膜、６は接続孔、７は接続用金属、
８は第２の金属配線である。
【００１２】本発明によると、半導体基板１の上に、Ａ
ｌ，Ａｕ等の抵抗率の低い第１の金属膜２と、薄いＰｔ
等の耐エッチング性の第２の金属膜３を形成し、これら
の２層の金属膜をパターニングして第１の金属配線４を
形成し、その上に第１の絶縁膜５を形成し、この第１の
絶縁膜５に接続孔６を形成し、この接続孔６の内部に選
択的に接続用金属７を形成し、さらにその上に第２の金
属配線８を形成している。
ｌ，Ａｕ等の抵抗率の低い第１の金属膜２と、薄いＰｔ
等の耐エッチング性の第２の金属膜３を形成し、これら
の２層の金属膜をパターニングして第１の金属配線４を
形成し、その上に第１の絶縁膜５を形成し、この第１の
絶縁膜５に接続孔６を形成し、この接続孔６の内部に選
択的に接続用金属７を形成し、さらにその上に第２の金
属配線８を形成している。
【００１３】このように、上層のＰｔ等の耐エッチング
性が高い第２の金属膜３は薄く、第１の金属配線の大部
分はＡｌ，Ａｕ等の金属、またはＡｌ，Ａｕ等を含む合
金からなる抵抗率が低い下層の第１の金属膜であるた
め、第１の金属配線４の配線抵抗に関しては問題がな
い。
性が高い第２の金属膜３は薄く、第１の金属配線の大部
分はＡｌ，Ａｕ等の金属、またはＡｌ，Ａｕ等を含む合
金からなる抵抗率が低い下層の第１の金属膜であるた
め、第１の金属配線４の配線抵抗に関しては問題がな
い。
【００１４】また、上層の薄いＰｔ等の耐エッチング性
が高い第２の金属膜３を用いるため、第１の金属配線４
の上層をＡｌにした従来技術に比べて、ＲＩＥ法で接続
孔６を開口する時に長時間オーバーエッチングされるパ
ターン密度が低い領域の接続孔６においても、接続孔６
の底面に残るＣ，Ｈ，Ｆ原子等からなる残留物が少な
く、そのため、この後の選択ＣＶＤ法により接続孔６へ
Ｗを埋め込む際に、安定した成長が確保できる。
が高い第２の金属膜３を用いるため、第１の金属配線４
の上層をＡｌにした従来技術に比べて、ＲＩＥ法で接続
孔６を開口する時に長時間オーバーエッチングされるパ
ターン密度が低い領域の接続孔６においても、接続孔６
の底面に残るＣ，Ｈ，Ｆ原子等からなる残留物が少な
く、そのため、この後の選択ＣＶＤ法により接続孔６へ
Ｗを埋め込む際に、安定した成長が確保できる。
【００１５】図２は、ＰｔとＡｕのドライエッチング耐
性の違いを示すグラフである。この図の横軸はエッチン
グ時間であり、縦軸はエッチング深さであるが、Ｐｔは
Ａｕに比べドライエッチング耐性が高く、Ａｕよりもエ
ッチングされにくいことが示されている。このように、
ＰｔはＡｕに比べドライエッチング耐性が高いため、Ｒ
ＩＥ法で接続孔を開口する時に、金属配線がスパッタさ
れて接続孔の側壁部に付着することはない。このため、
選択ＣＶＤ法により接続孔にＷを埋め込む工程で、Ｗが
側壁部に成長することがないため、安定した成長が確保
でき、配線の信頼性を向上させることができる。
性の違いを示すグラフである。この図の横軸はエッチン
グ時間であり、縦軸はエッチング深さであるが、Ｐｔは
Ａｕに比べドライエッチング耐性が高く、Ａｕよりもエ
ッチングされにくいことが示されている。このように、
ＰｔはＡｕに比べドライエッチング耐性が高いため、Ｒ
ＩＥ法で接続孔を開口する時に、金属配線がスパッタさ
れて接続孔の側壁部に付着することはない。このため、
選択ＣＶＤ法により接続孔にＷを埋め込む工程で、Ｗが
側壁部に成長することがないため、安定した成長が確保
でき、配線の信頼性を向上させることができる。
【００１６】
【実施例】以下、本発明の実施例を説明する。図３
（Ａ）〜（Ｅ）は、本発明の一実施例の半導体装置の製
造方法の説明図である。この図において、１１は半導体
基板、１２は第１のＳｉＯ2 膜、１３は第１のＴｉ膜、
１４は第１のＡｕ膜、１５は第１のＰｔ膜、１６は第１
のＴｉ／Ａｕ／Ｐｔ膜、１７は第２のＳｉＯ2 膜、１８
はＰＭＳＳ樹脂膜、１９は第３のＳｉＯ 2 膜、２０は接
続孔、２１はＷ膜、２２は第２のＴｉ膜、２３は第２の
Ａｕ膜、２４は第２のＰｔ膜、２５は第２のＴｉ／Ａｕ
／Ｐｔ膜である。
（Ａ）〜（Ｅ）は、本発明の一実施例の半導体装置の製
造方法の説明図である。この図において、１１は半導体
基板、１２は第１のＳｉＯ2 膜、１３は第１のＴｉ膜、
１４は第１のＡｕ膜、１５は第１のＰｔ膜、１６は第１
のＴｉ／Ａｕ／Ｐｔ膜、１７は第２のＳｉＯ2 膜、１８
はＰＭＳＳ樹脂膜、１９は第３のＳｉＯ 2 膜、２０は接
続孔、２１はＷ膜、２２は第２のＴｉ膜、２３は第２の
Ａｕ膜、２４は第２のＰｔ膜、２５は第２のＴｉ／Ａｕ
／Ｐｔ膜である。
【００１７】以下、この図によって、この実施例の半導
体装置の製造方法を説明する。
体装置の製造方法を説明する。
【００１８】第１工程（図３（Ａ）参照） シリコン（Ｓｉ）等の半導体基板１１をプラズマＣＶＤ
法により厚さ１μｍの第１のＳｉＯ2 膜１２によって被
覆し、その上に、スパッタにより厚さ３０ｎｍの第１の
Ｔｉ膜１３、厚さ７００ｎｍの第１のＡｕ膜１４、厚さ
５０ｎｍの第１のＰｔ膜１５を連続して積層し、パター
ニングして第１のＴｉ／Ａｕ／Ｐｔ膜１６からなる金属
配線を形成する。なお、この第１のＡｕ膜１４に代え
て、Ａｌ等の低抵抗材料、またはＡｌまたはＡｕが含ま
れている低抵抗の合金材料を用いることもできる。
法により厚さ１μｍの第１のＳｉＯ2 膜１２によって被
覆し、その上に、スパッタにより厚さ３０ｎｍの第１の
Ｔｉ膜１３、厚さ７００ｎｍの第１のＡｕ膜１４、厚さ
５０ｎｍの第１のＰｔ膜１５を連続して積層し、パター
ニングして第１のＴｉ／Ａｕ／Ｐｔ膜１６からなる金属
配線を形成する。なお、この第１のＡｕ膜１４に代え
て、Ａｌ等の低抵抗材料、またはＡｌまたはＡｕが含ま
れている低抵抗の合金材料を用いることもできる。
【００１９】上記の、第１のＰｔ膜１５は耐エッチング
性の金属として形成されているものである。また、第１
のＴｉ膜１３は、第１のＳｉＯ2 膜１２と第１のＡｕ膜
１４の間の接着性を改善するために挿入されているが、
Ｔｉに代えて、ＴｉＷ，Ｍｏ等を用いることもできる。
性の金属として形成されているものである。また、第１
のＴｉ膜１３は、第１のＳｉＯ2 膜１２と第１のＡｕ膜
１４の間の接着性を改善するために挿入されているが、
Ｔｉに代えて、ＴｉＷ，Ｍｏ等を用いることもできる。
【００２０】第２工程（図３（Ｂ）参照） 例えば、プラズマスＣＶＤ法により、厚さ１５０ｎｍの
第２のＳｉＯ2 膜１７を形成し、その上に、例えば、厚
さ１．２μｍのシリコーン樹脂の１種であるシリル化ポ
リメチルシルセスキオキサン（ＰＭＳＳ）樹脂膜１８を
スピンコートによって塗布し、３５０℃で１時間加熱し
て硬化する。次いで、例えば、イオンビームアシスト蒸
着法により厚さ２００ｎｍの第３のＳｉＯ2 膜１９を形
成する。
第２のＳｉＯ2 膜１７を形成し、その上に、例えば、厚
さ１．２μｍのシリコーン樹脂の１種であるシリル化ポ
リメチルシルセスキオキサン（ＰＭＳＳ）樹脂膜１８を
スピンコートによって塗布し、３５０℃で１時間加熱し
て硬化する。次いで、例えば、イオンビームアシスト蒸
着法により厚さ２００ｎｍの第３のＳｉＯ2 膜１９を形
成する。
【００２１】なお、上記の第２のＳｉＯ2 膜１７は、第
１のＡｕ膜１４とＰＭＳＳ樹脂膜１８との接着性を改善
するために挿入されている。また、第３のＳｉＯ2 膜１
９は、次の第３工程においてフォトレジスト膜を用いて
接続孔２０を形成した後に、このレジスト膜を酸素プラ
ズマによってアッシングするが、この際に、酸素プラズ
マによって有機系のＰＭＳＳ樹脂膜１８が劣化するのを
防ぐために形成されている。
１のＡｕ膜１４とＰＭＳＳ樹脂膜１８との接着性を改善
するために挿入されている。また、第３のＳｉＯ2 膜１
９は、次の第３工程においてフォトレジスト膜を用いて
接続孔２０を形成した後に、このレジスト膜を酸素プラ
ズマによってアッシングするが、この際に、酸素プラズ
マによって有機系のＰＭＳＳ樹脂膜１８が劣化するのを
防ぐために形成されている。
【００２２】第３工程（図３（Ｃ）参照） レジストマスクを用いてＲＩＥ法により、ＣＨＦ3 ，Ｃ
2 Ｆ6 ，ＳＦ6 ，ＣＦ 4 系のガスとＨｅの混合ガスを用
いて、第３のＳｉＯ2 膜１９とＰＭＳＳ樹脂膜１８、第
２のＳｉＯ2 膜１７をエッチングして接続孔２０を開口
する。この場合、前記ＲＩＥにより第１のＰｔ膜１５は
ほとんどエッチングされないため、１００％程度オーバ
ーエッチングしても第１のＰｔ膜１５が露出した状態で
エッチングが停止する。
2 Ｆ6 ，ＳＦ6 ，ＣＦ 4 系のガスとＨｅの混合ガスを用
いて、第３のＳｉＯ2 膜１９とＰＭＳＳ樹脂膜１８、第
２のＳｉＯ2 膜１７をエッチングして接続孔２０を開口
する。この場合、前記ＲＩＥにより第１のＰｔ膜１５は
ほとんどエッチングされないため、１００％程度オーバ
ーエッチングしても第１のＰｔ膜１５が露出した状態で
エッチングが停止する。
【００２３】第４工程（図３（Ｄ）参照） 減圧下の反応容器内で半導体基板１１を２６０℃に加熱
して、六フッ化タングステン（ＷＦ6 ）とシラン（Ｓｉ
Ｈ4 ）と水素（Ｈ2 ）の混合ガスを用いて、接続孔２０
内にＷ膜２１を選択的に堆積する。
して、六フッ化タングステン（ＷＦ6 ）とシラン（Ｓｉ
Ｈ4 ）と水素（Ｈ2 ）の混合ガスを用いて、接続孔２０
内にＷ膜２１を選択的に堆積する。
【００２４】第５工程（図３（Ｅ）参照） 厚さ３０ｎｍの第２のＴｉ膜２２と厚さ７００ｎｍの第
２のＡｕ膜２３と厚さ５０ｎｍの第２のＰｔ膜２４をス
パッタ法により連続して積層蒸着し、パターニングして
第２のＴｉ／Ａｕ／Ｐｔ膜２５を形成する。
２のＡｕ膜２３と厚さ５０ｎｍの第２のＰｔ膜２４をス
パッタ法により連続して積層蒸着し、パターニングして
第２のＴｉ／Ａｕ／Ｐｔ膜２５を形成する。
【００２５】なお、上記の工程を所望回繰り返すことに
より、３層以上の多層配線を形成することができる。ま
た、前記の実施例では、絶縁膜としてＰＭＳＳ樹脂膜１
８を用いた場合を例示したが、ポリシロキサン等のＳＯ
Ｇ膜を適用することもできる。
より、３層以上の多層配線を形成することができる。ま
た、前記の実施例では、絶縁膜としてＰＭＳＳ樹脂膜１
８を用いた場合を例示したが、ポリシロキサン等のＳＯ
Ｇ膜を適用することもできる。
【００２６】
【発明の効果】以上説明したように、本発明によると、
下層配線金属を２層の金属膜で構成し、２層のうち上層
の金属膜に、ＲＩＥ法で接続孔を開口するときに長時間
オーバーエッチングされた場合でも接続孔の底面に残る
Ｃ，Ｈ，Ｆ原子等からなる残留物が少なく、かつ、ＲＩ
Ｅ法によって接続孔を開口するときに、金属配線がスパ
ッタされて接続孔の側壁部に付着することがないドライ
エッチング耐性が高いＰｔを用いたため、下層配線上の
層間絶縁膜の厚さが半導体基板上で異なっていても、配
線金属表面には悪影響を与えない。
下層配線金属を２層の金属膜で構成し、２層のうち上層
の金属膜に、ＲＩＥ法で接続孔を開口するときに長時間
オーバーエッチングされた場合でも接続孔の底面に残る
Ｃ，Ｈ，Ｆ原子等からなる残留物が少なく、かつ、ＲＩ
Ｅ法によって接続孔を開口するときに、金属配線がスパ
ッタされて接続孔の側壁部に付着することがないドライ
エッチング耐性が高いＰｔを用いたため、下層配線上の
層間絶縁膜の厚さが半導体基板上で異なっていても、配
線金属表面には悪影響を与えない。
【００２７】したがって、層間絶縁膜に開口した接続孔
内に選択ＣＶＤ法により接続用金属を安定、かつ、再現
性良く形成することができ、多層配線を有する半導体装
置の信頼性の向上に寄与するところが大きい。
内に選択ＣＶＤ法により接続用金属を安定、かつ、再現
性良く形成することができ、多層配線を有する半導体装
置の信頼性の向上に寄与するところが大きい。
【図１】本発明の半導体装置の製造方法の原理説明図で
ある。
ある。
【図２】ＰｔとＡｕのドライエッチング耐性の違いを示
すグラフである。
すグラフである。
【図３】（Ａ）〜（Ｅ）は本発明の一実施例の半導体装
置の製造方法の説明図である。
置の製造方法の説明図である。
１ 半導体基板 ２ 第１の金属膜 ３ 第２の金属膜 ４ 第１の金属配線 ５ 第１の絶縁膜 ６ 接続孔 ７ 接続用金属 ８ 第２の金属配線 １１ 半導体基板 １２ 第１のＳｉＯ2 膜 １３ 第１のＴｉ膜 １４ 第１のＡｕ膜 １５ 第１のＰｔ膜 １６ 第１のＴｉ／Ａｕ／Ｐｔ膜 １７ 第２のＳｉＯ2 膜 １８ ＰＭＳＳ樹脂膜 １９ 第３のＳｉＯ2 膜 ２０ 接続孔 ２１ Ｗ膜 ２２ 第２のＴｉ膜 ２３ 第２のＡｕ膜 ２４ 第２のＰｔ膜 ２５ 第２のＴｉ／Ａｕ／Ｐｔ膜
Claims (4)
- 【請求項１】 半導体基板上に抵抗率が低い第１の金属
膜を形成する工程と、該第１の金属膜の上に耐エッチン
グ性が高い第２の金属膜を形成する工程と、該第１の金
属膜と該第２の金属膜を加工して第１の金属配線を形成
する工程と、該第１の金属配線を覆って、該半導体基板
上に第１の絶縁膜を形成する工程と、該第１の絶縁膜を
貫通して、該第１の金属配線上に達する金属配線接続用
の接続孔を形成する工程と、該接続孔の底面に露出した
該第１の金属配線に含まれる該第２の金属膜に対して接
続用金属を選択的に埋め込む工程と、該接続孔を覆っ
て、該第１の絶縁膜の上に第２の金属配線を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 抵抗率が低い第１の金属膜に少なくとも
ＡｌまたはＡｕが含まれていることを特徴とする請求項
１に記載された半導体装置の製造方法。 - 【請求項３】 耐エッチング性が高い第２の金属膜がＰ
ｔからなることを特徴とする請求項１に記載された半導
体装置の製造方法。 - 【請求項４】 第１の絶縁膜に少なくともポリシロキサ
ン膜またはシリコーン樹脂が含まれていることを特徴と
する請求項１に記載された半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11109292A JPH05308104A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11109292A JPH05308104A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308104A true JPH05308104A (ja) | 1993-11-19 |
Family
ID=14552182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11109292A Withdrawn JPH05308104A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308104A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001308182A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | Ｃｒ膜とのコンタクトの形成方法 |
| JP2015133424A (ja) * | 2014-01-14 | 2015-07-23 | 住友電工デバイス・イノベーション株式会社 | 電子部品の製造方法 |
-
1992
- 1992-04-30 JP JP11109292A patent/JPH05308104A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001308182A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | Ｃｒ膜とのコンタクトの形成方法 |
| JP2015133424A (ja) * | 2014-01-14 | 2015-07-23 | 住友電工デバイス・イノベーション株式会社 | 電子部品の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0524818B1 (en) | Multi-layer wiring structure in a semiconductor device and method of manufacturing the same | |
| TW423140B (en) | High-performance dual-damascene interconnect structures | |
| JP3031301B2 (ja) | 銅配線構造およびその製造方法 | |
| US11495538B2 (en) | Fully aligned via for interconnect | |
| JPH08148563A (ja) | 半導体装置の多層配線構造体の形成方法 | |
| JP3686325B2 (ja) | 半導体装置及びその製造方法 | |
| KR100331906B1 (ko) | 반도체 장치의 제조 방법 | |
| US6123992A (en) | Method of forming aluminum interconnection layer | |
| JP3050187B2 (ja) | 半導体装置の製造方法 | |
| JPH05308104A (ja) | 半導体装置の製造方法 | |
| KR100626935B1 (ko) | 금속배선 구조 및 그 제조 방법 | |
| TW544855B (en) | Dual damascene circuit with upper wiring and interconnect line positioned in regions formed as two layers including organic polymer layer and low-permittivity layer | |
| TWI322471B (en) | A semiconductor device having a second level of metallization formed over a first level with minimal damage to the first level and method | |
| JP2010040771A (ja) | 半導体装置の製造方法 | |
| JPH04316351A (ja) | 半導体装置の製造方法 | |
| TWI242835B (en) | Structure of interconnects and fabricating method thereof | |
| JPH10294314A (ja) | 半導体装置およびその製造方法 | |
| JP2010040772A (ja) | 半導体装置の製造方法 | |
| JP2003086679A (ja) | 集積回路装置およびその製造方法 | |
| JPH031570A (ja) | 半導体装置接続用接点スタツド構造 | |
| JP2002280449A (ja) | 半導体装置の製造方法 | |
| JPH05251566A (ja) | 多層配線構造 | |
| JP2590714B2 (ja) | 半導体装置の製造方法 | |
| JP2753098B2 (ja) | 半導体装置の製造方法 | |
| JPH1074837A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |