JPH05308140A - 不揮発性メモリの使用方法 - Google Patents
不揮発性メモリの使用方法Info
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- JPH05308140A JPH05308140A JP11091392A JP11091392A JPH05308140A JP H05308140 A JPH05308140 A JP H05308140A JP 11091392 A JP11091392 A JP 11091392A JP 11091392 A JP11091392 A JP 11091392A JP H05308140 A JPH05308140 A JP H05308140A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】フラッシュメモリにおける過剰消去を防止す
る。 【構成】コントロールゲート電極５に3V、Ｐウェル２に
0V、ソース４に15Vを印加し、ドレイン３は、開状態と
する。Ｆ−Ｎトンネリングにより、電子がソース４に引
戻され、しきい値電圧が低下する。しきい値電圧が3V以
下になると、チャネル形成領域116は、オン状態となる
とともに、該領域にゲート電圧としきい値電圧の差の電
圧が印加される。これにより分圧比が変り、フローティ
ングゲート112の電位が上昇し、Ｆ−Ｎ電流が小さくな
る。これにより、消去の速度が遅くなる。
る。 【構成】コントロールゲート電極５に3V、Ｐウェル２に
0V、ソース４に15Vを印加し、ドレイン３は、開状態と
する。Ｆ−Ｎトンネリングにより、電子がソース４に引
戻され、しきい値電圧が低下する。しきい値電圧が3V以
下になると、チャネル形成領域116は、オン状態となる
とともに、該領域にゲート電圧としきい値電圧の差の電
圧が印加される。これにより分圧比が変り、フローティ
ングゲート112の電位が上昇し、Ｆ−Ｎ電流が小さくな
る。これにより、消去の速度が遅くなる。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリの使
用方法に関するものであり、特にその過剰消去防止に関
するものである。
用方法に関するものであり、特にその過剰消去防止に関
するものである。
【０００２】
【従来の技術】今日、書き換え可能な不揮発性メモリと
してフラッシュ型Ｅ2ＰＲＯＭ（以下フラッシュメモリ
という）が知られている。図３にフラッシュメモリの１
セルであるフラッシュメモリセル50を示す。フラッシュ
メモリセル50は、基板内に設けられたｐ形シリコンウエ
ル２内にｎ+形ドレイン３及びｎ+形ソース４が設けられ
る。ｐ形シリコンウエル２上にシリコン酸化膜108が設
けられる。さらに、シリコン酸化膜108上に導電体で構
成されたフローティングゲート112、シリコン酸化膜11
3、コントロールゲート電極114が順に設けられる。ま
た、基板116とフローティングゲート112に挟まれたシリ
コン酸化膜108は、薄膜に（厚さ10nm程度）に形成され
ている。
してフラッシュ型Ｅ2ＰＲＯＭ（以下フラッシュメモリ
という）が知られている。図３にフラッシュメモリの１
セルであるフラッシュメモリセル50を示す。フラッシュ
メモリセル50は、基板内に設けられたｐ形シリコンウエ
ル２内にｎ+形ドレイン３及びｎ+形ソース４が設けられ
る。ｐ形シリコンウエル２上にシリコン酸化膜108が設
けられる。さらに、シリコン酸化膜108上に導電体で構
成されたフローティングゲート112、シリコン酸化膜11
3、コントロールゲート電極114が順に設けられる。ま
た、基板116とフローティングゲート112に挟まれたシリ
コン酸化膜108は、薄膜に（厚さ10nm程度）に形成され
ている。
【０００３】上記のフラッシュメモリセル50に対する情
報の書込および消去について説明する。情報”１”を書
込む場合、コントロールゲート電極114に12Ｖ程度の高
電圧を印加するとともに、ドレイン３に７Ｖ程度の電圧
を印加し、かつソース４に接地電位を与える。ドレイン
３近傍で発生したホットエレクトロンは、シリコン酸化
膜108の電位障壁を飛び越えてコントロールゲート、フ
ローティングゲート112内に流入する。
報の書込および消去について説明する。情報”１”を書
込む場合、コントロールゲート電極114に12Ｖ程度の高
電圧を印加するとともに、ドレイン３に７Ｖ程度の電圧
を印加し、かつソース４に接地電位を与える。ドレイン
３近傍で発生したホットエレクトロンは、シリコン酸化
膜108の電位障壁を飛び越えてコントロールゲート、フ
ローティングゲート112内に流入する。
【０００４】このように流入した電子により、チャネル
形成領域116にチャネルを形成させるのに必要なコント
ロールゲート電圧のしきい値が上昇する。すなわち、現
状態におけるフラッシュメモリセル50のしきい値Vth1
は、図４に示すVthhとなる。この状態が、フラッシュメ
モリセル50に情報”１”が書込まれた状態である。
形成領域116にチャネルを形成させるのに必要なコント
ロールゲート電圧のしきい値が上昇する。すなわち、現
状態におけるフラッシュメモリセル50のしきい値Vth1
は、図４に示すVthhとなる。この状態が、フラッシュメ
モリセル50に情報”１”が書込まれた状態である。
【０００５】一方、フラッシュメモリセル50に情報”
０”を記憶させる（消去する）場合、フローティングゲ
ート112に流入させた電子を、ソース４に戻してやれば
よい。フローティングゲート112とソース４間に、情報
の書込時とは反対方向の12Ｖ程度の電圧を印加する。こ
れにより、書込時とは反対方向の電界が発生し、Ｆ−Ｎ
（Fowler-Nordheim)トンネリングにより電子がソース４
に引戻される。
０”を記憶させる（消去する）場合、フローティングゲ
ート112に流入させた電子を、ソース４に戻してやれば
よい。フローティングゲート112とソース４間に、情報
の書込時とは反対方向の12Ｖ程度の電圧を印加する。こ
れにより、書込時とは反対方向の電界が発生し、Ｆ−Ｎ
（Fowler-Nordheim)トンネリングにより電子がソース４
に引戻される。
【０００６】このように電子が引戻されることにより、
チャネル形成領域116にチャネルを形成させるのに必要
なコントロールゲート電圧のしきい値が降下する。すな
わち、現在のフラッシュメモリセル50のしきい値Vth1
は、図４に示すVthLとなる。この状態が、フラッシュメ
モリセル50に情報”０”を記憶させた状態である。
チャネル形成領域116にチャネルを形成させるのに必要
なコントロールゲート電圧のしきい値が降下する。すな
わち、現在のフラッシュメモリセル50のしきい値Vth1
は、図４に示すVthLとなる。この状態が、フラッシュメ
モリセル50に情報”０”を記憶させた状態である。
【０００７】このように、フラッシュメモリセル50のし
きい値Vth1は、図４に示すように、書込状態はしきい値
電圧Vthh、非書込状態はしきい値電圧VthLとなる。
きい値Vth1は、図４に示すように、書込状態はしきい値
電圧Vthh、非書込状態はしきい値電圧VthLとなる。
【０００８】次に、フラッシュメモリセル50における情
報の読み出し動作を説明する。まず、コントロールゲー
ト電極114に、センス電圧Vsを印加する。センス電圧Vs
とは、図４に示すように、書込状態のしきい値電圧Vthh
と、非書込状態のしきい値電圧VthLの中間の電圧をい
う。
報の読み出し動作を説明する。まず、コントロールゲー
ト電極114に、センス電圧Vsを印加する。センス電圧Vs
とは、図４に示すように、書込状態のしきい値電圧Vthh
と、非書込状態のしきい値電圧VthLの中間の電圧をい
う。
【０００９】かりに、フラッシュメモリセル50が書込状
態であれば、図４に示すように、フラッシュメモリセル
50のしきい値電圧Vthhよりセンス電圧Vsの方が低いの
で、チャネル形成領域116にチャネルが形成されない。
よって、ドレイン３の電位をソース４の電位より高くし
ても、ドレイン３とソース４間に電流が流れない。
態であれば、図４に示すように、フラッシュメモリセル
50のしきい値電圧Vthhよりセンス電圧Vsの方が低いの
で、チャネル形成領域116にチャネルが形成されない。
よって、ドレイン３の電位をソース４の電位より高くし
ても、ドレイン３とソース４間に電流が流れない。
【００１０】これに対して、フラッシュメモリセル50が
非書込状態であれば、図４に示すように、フラッシュメ
モリセル50のしきい値電圧Vthhよりセンス電圧Vsの方が
高いので、チャネル形成領域116にチャネルが形成され
る。よって、ドレイン３の電位をソース４の電位より高
くすることにより、ドレイン３とソース４間に電流が流
れる。
非書込状態であれば、図４に示すように、フラッシュメ
モリセル50のしきい値電圧Vthhよりセンス電圧Vsの方が
高いので、チャネル形成領域116にチャネルが形成され
る。よって、ドレイン３の電位をソース４の電位より高
くすることにより、ドレイン３とソース４間に電流が流
れる。
【００１１】このように、フラッシュメモリセル50にお
いては、読み出し時には、コントロールゲート電極114
に、書込状態と非書込状態の各々のしきい値電圧の間の
電圧であるセンス電圧Vsを印加することにより、チャネ
ル形成領域116にチャネルが形成されるか否かを検出し
て、書込状態か非書込状態かを判断する。
いては、読み出し時には、コントロールゲート電極114
に、書込状態と非書込状態の各々のしきい値電圧の間の
電圧であるセンス電圧Vsを印加することにより、チャネ
ル形成領域116にチャネルが形成されるか否かを検出し
て、書込状態か非書込状態かを判断する。
【００１２】ところで、フラッシュメモリセル50におい
て記憶した情報を消去する場合、既に述べたように、Ｆ
−Ｎトンネリングによりフローティングゲート112か
ら、ソース４に電子を引戻すことにより行なっている。
したがって、消去時間を正確に制御しないと、図４に示
すような、フラッシュメモリセル50のしきい値電圧Vth1
が、0V以下のVthLLになってしまう場合がある（過剰消
去される）。このような状態となると、フラッシュメモ
リセル50は、デプレッション型トランジスタとして動作
することとなる。このような過剰消去がおこると、フラ
ッシュメモリセル50をマトリックス状に配置した場合
に、つぎに述べるように、誤読み出しの問題が生ずる。
て記憶した情報を消去する場合、既に述べたように、Ｆ
−Ｎトンネリングによりフローティングゲート112か
ら、ソース４に電子を引戻すことにより行なっている。
したがって、消去時間を正確に制御しないと、図４に示
すような、フラッシュメモリセル50のしきい値電圧Vth1
が、0V以下のVthLLになってしまう場合がある（過剰消
去される）。このような状態となると、フラッシュメモ
リセル50は、デプレッション型トランジスタとして動作
することとなる。このような過剰消去がおこると、フラ
ッシュメモリセル50をマトリックス状に配置した場合
に、つぎに述べるように、誤読み出しの問題が生ずる。
【００１３】フラッシュメモリセル50をマトリックス状
に配置したフラッシュメモリ60の等価回路を図５に示
す。フラッシュメモリ60の読み出し動作について説明す
る。フラッシュメモリセルC11を選択セルとする場合
は、ワードラインWL1nにセンス電圧3V、ソースラインSL
に0V、読み出しを行なうセルＣ11に接続されたビットラ
インBLnに２Ｖを印加するとともに、ビットラインBLnに
センスアンプを接続する。
に配置したフラッシュメモリ60の等価回路を図５に示
す。フラッシュメモリ60の読み出し動作について説明す
る。フラッシュメモリセルC11を選択セルとする場合
は、ワードラインWL1nにセンス電圧3V、ソースラインSL
に0V、読み出しを行なうセルＣ11に接続されたビットラ
インBLnに２Ｖを印加するとともに、ビットラインBLnに
センスアンプを接続する。
【００１４】フラッシュメモリセルC11が、書込状態で
あれば、既に述べたようにチャネル形成領域116にチャ
ネルが形成されず、ドレイン３とソース４間に電流が流
れない。これに対して、非書込状態であれば、チャネル
形成領域116にチャネルが形成されドレイン３とソース
４間に電流が流れ、これをビットラインBLnに接続した
センスアンプで読み取ればよい。
あれば、既に述べたようにチャネル形成領域116にチャ
ネルが形成されず、ドレイン３とソース４間に電流が流
れない。これに対して、非書込状態であれば、チャネル
形成領域116にチャネルが形成されドレイン３とソース
４間に電流が流れ、これをビットラインBLnに接続した
センスアンプで読み取ればよい。
【００１５】ここで、フラッシュメモリセルC13が過剰
消去をおこしており、しきい値電圧Vth1が、0V以下のVt
hLLになっていると、ワードラインWL2nには0Vを印加し
ているにもかかわらず、フラッシュメモリセルC13のソ
ース４、ドレイン３間に電流が流れ、誤まった情報が読
み出されることとなる。
消去をおこしており、しきい値電圧Vth1が、0V以下のVt
hLLになっていると、ワードラインWL2nには0Vを印加し
ているにもかかわらず、フラッシュメモリセルC13のソ
ース４、ドレイン３間に電流が流れ、誤まった情報が読
み出されることとなる。
【００１６】さらに、消去時間を正確に制御したとして
も、つぎに述べるような理由により、過剰消去がおこる
場合がある。
も、つぎに述べるような理由により、過剰消去がおこる
場合がある。
【００１７】フラッシュメモリセル50は、マトリックス
状に接続されて使用される。フラッシュメモリセル50を
複数組合わせたマトリックス回路15を図２Ａに示す。フ
ラッシュメモリセル50を同図Ａに示すようにマトリック
ス状に組合わせた場合、行方向、列方向に各コントロー
ルゲート電極114を接続するワードラインWL1n,WL2n、・
・・、ドレイン３を接続するビットラインBLn,BLn+1・
・・、全てのソース４を接続するソースラインSLが設け
られる。このように、全てのソース４が接続されている
ことから、消去する際には、ソース４が接続されている
セルを一括消去することとなる。
状に接続されて使用される。フラッシュメモリセル50を
複数組合わせたマトリックス回路15を図２Ａに示す。フ
ラッシュメモリセル50を同図Ａに示すようにマトリック
ス状に組合わせた場合、行方向、列方向に各コントロー
ルゲート電極114を接続するワードラインWL1n,WL2n、・
・・、ドレイン３を接続するビットラインBLn,BLn+1・
・・、全てのソース４を接続するソースラインSLが設け
られる。このように、全てのソース４が接続されている
ことから、消去する際には、ソース４が接続されている
セルを一括消去することとなる。
【００１８】ここで、フラッシュメモリセル50を構成す
る各々の膜厚および寸法または合わせズレにより発生す
るカップリング比のばらつき、さらに、トンネル酸化膜
であるシリコン酸化膜108のばらつきにより、Ｆ−Ｎ電
流量が変化する。したがって、消去時のしきい値電圧Vt
h１が、ばらつきこととなる。すなわち、あるセルのし
きい値電圧が、図４に示すしきい値電圧VthLとなった
時、別のセルの現在のしきい値電圧Vth1は、しきい値電
圧VthLより高い値を示すこととなる。
る各々の膜厚および寸法または合わせズレにより発生す
るカップリング比のばらつき、さらに、トンネル酸化膜
であるシリコン酸化膜108のばらつきにより、Ｆ−Ｎ電
流量が変化する。したがって、消去時のしきい値電圧Vt
h１が、ばらつきこととなる。すなわち、あるセルのし
きい値電圧が、図４に示すしきい値電圧VthLとなった
時、別のセルの現在のしきい値電圧Vth1は、しきい値電
圧VthLより高い値を示すこととなる。
【００１９】このように消去の速度が各々のセルにより
異なることにより、すべてのセルを消去するためには、
消去の速度が遅いセルのしきい値電圧の値が、しきい値
電圧VthLと等しくなるまで消去動作をする必要がある。
その結果、消去の速度が速いセルのしきい値電圧は、し
きい値電圧VthLより低い値となる（過剰消去）おそれが
ある。
異なることにより、すべてのセルを消去するためには、
消去の速度が遅いセルのしきい値電圧の値が、しきい値
電圧VthLと等しくなるまで消去動作をする必要がある。
その結果、消去の速度が速いセルのしきい値電圧は、し
きい値電圧VthLより低い値となる（過剰消去）おそれが
ある。
【００２０】このような、過剰消去や消去不足の防止方
法として、つぎのような方法があった。第１の方法は、
半導体装置内に消去制御回路を設ける方法である。この
方法は、まず消去前のしきい値電圧を揃えるために、全
ビットに書込を行なう。つぎに、消去が最も早いセルで
も決して過剰消去がおこらない範囲の比較的短い消去パ
ルスを印加するとともに、先頭アドレスでベリファイを
行なう。この動作を先頭アドレスでベリファイＯＫとな
るまで繰り返す。このように、各々セルについて、しき
い値電圧を監視しながら少しずつ消去を行なう。
法として、つぎのような方法があった。第１の方法は、
半導体装置内に消去制御回路を設ける方法である。この
方法は、まず消去前のしきい値電圧を揃えるために、全
ビットに書込を行なう。つぎに、消去が最も早いセルで
も決して過剰消去がおこらない範囲の比較的短い消去パ
ルスを印加するとともに、先頭アドレスでベリファイを
行なう。この動作を先頭アドレスでベリファイＯＫとな
るまで繰り返す。このように、各々セルについて、しき
い値電圧を監視しながら少しずつ消去を行なう。
【００２１】第２の方法は、セル内のトンネル電流のば
らつきを抑えることにより、消去速度のばらつきを防止
せんとするものである。消去動作において消去速度にば
らつきが生ずるのは、フローティングゲート112と基板
との間にある凹凸が原因の１つである。この凹凸はフロ
ーティングゲート112のリンの濃度が高ければ高いほど
多く発生する。したがって、フローティングゲート112
のリンの濃度を減らすことにより、セル内のトンネル電
流のばらつきを抑えようというものである。
らつきを抑えることにより、消去速度のばらつきを防止
せんとするものである。消去動作において消去速度にば
らつきが生ずるのは、フローティングゲート112と基板
との間にある凹凸が原因の１つである。この凹凸はフロ
ーティングゲート112のリンの濃度が高ければ高いほど
多く発生する。したがって、フローティングゲート112
のリンの濃度を減らすことにより、セル内のトンネル電
流のばらつきを抑えようというものである。
【００２２】第３の方法は、通常の消去の後、セルにホ
ットキャリアを注入することにより、セルのしきい値電
圧をある値に収束させる方法である。具体的に説明する
と、一旦、消去後、コントロールゲート電極５にある電
圧を一定時間印加する。これにより、過剰消去されてい
れば、電子がフローティングゲート112に流入し、消去
不足であれば、フローティングゲート112に正孔が、流
入する。これにより、各々のセルのしきい値電圧Vth1を
ある値に収束させることができる。
ットキャリアを注入することにより、セルのしきい値電
圧をある値に収束させる方法である。具体的に説明する
と、一旦、消去後、コントロールゲート電極５にある電
圧を一定時間印加する。これにより、過剰消去されてい
れば、電子がフローティングゲート112に流入し、消去
不足であれば、フローティングゲート112に正孔が、流
入する。これにより、各々のセルのしきい値電圧Vth1を
ある値に収束させることができる。
【００２３】
【発明が解決しようとする課題】しかしながら、上記の
ような過剰消去や消去不足の防止方法においては、次の
ような問題があった。
ような過剰消去や消去不足の防止方法においては、次の
ような問題があった。
【００２４】第１の方法では、周辺回路が複雑になり、
半導体装置に占める面積も増大し、コストアップとな
る。
半導体装置に占める面積も増大し、コストアップとな
る。
【００２５】第２の方法では、各々のセルの膜厚および
寸法合わせズレにより発生するカップリング比のばらつ
きに対しては効力がない。
寸法合わせズレにより発生するカップリング比のばらつ
きに対しては効力がない。
【００２６】第３の方法では、ホットホールの注入が必
要なため、トンネル酸化膜であるシリコン酸化膜108の
劣化が生ずる。また、消去後、一定時間セルに電流を流
してホットエレクトロンを発生させるため消費電力が大
きくなる。
要なため、トンネル酸化膜であるシリコン酸化膜108の
劣化が生ずる。また、消去後、一定時間セルに電流を流
してホットエレクトロンを発生させるため消費電力が大
きくなる。
【００２７】この発明は、上記のような問題点を解決
し、周辺回路が不要で、トンネル酸化膜の劣化を防止す
るとともに、消費電力が小さく、かつカップリング比の
ばらつきによる過剰消去や消去不足を防止できる不揮発
性メモリの使用方法を提供することを目的とする。
し、周辺回路が不要で、トンネル酸化膜の劣化を防止す
るとともに、消費電力が小さく、かつカップリング比の
ばらつきによる過剰消去や消去不足を防止できる不揮発
性メモリの使用方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】請求項１にかかる不揮発
性メモリの使用方法は、不揮発性メモリの非書込時のし
きい値より高い電位を、制御用電極に印加するととも
に、第２領域の電位を開状態とすることを特徴とする。
性メモリの使用方法は、不揮発性メモリの非書込時のし
きい値より高い電位を、制御用電極に印加するととも
に、第２領域の電位を開状態とすることを特徴とする。
【００２９】請求項２にかかる不揮発性メモリの使用方
法は、不揮発性メモリをマトリックス状に配置するとと
もに、不揮発性メモリの非書込時のしきい値より高い電
位を、制御用電極ラインに印加し、第２領域ラインの電
位を開状態とすることを特徴とする。
法は、不揮発性メモリをマトリックス状に配置するとと
もに、不揮発性メモリの非書込時のしきい値より高い電
位を、制御用電極ラインに印加し、第２領域ラインの電
位を開状態とすることを特徴とする。
【００３０】
【作用】請求項１にかかる不揮発性メモリの使用方法を
説明する。図６は、請求項１にかかる不揮発性メモリの
使用方法を説明するための原理図である。図６におい
て、Ａは不揮発性メモリの構造を示す原理図で、Ｂはそ
の等価回路図である。同図Ａにおいては、第１領域に引
戻し電圧Vs，制御用電極に電圧VGが印加され、第２領域
の電位は開状態である。制御電極と浮遊型電極間の電荷
蓄積量C1、浮遊型電極と第１領域間の電荷蓄積量C2、浮
遊型電極と電路形成可能領域間の電荷蓄積量C3とし、浮
遊型電極の電位をVfとすると、浮遊型電極の電位Vfと電
荷蓄積量C1,C2,C3は以下の関係にある。
説明する。図６は、請求項１にかかる不揮発性メモリの
使用方法を説明するための原理図である。図６におい
て、Ａは不揮発性メモリの構造を示す原理図で、Ｂはそ
の等価回路図である。同図Ａにおいては、第１領域に引
戻し電圧Vs，制御用電極に電圧VGが印加され、第２領域
の電位は開状態である。制御電極と浮遊型電極間の電荷
蓄積量C1、浮遊型電極と第１領域間の電荷蓄積量C2、浮
遊型電極と電路形成可能領域間の電荷蓄積量C3とし、浮
遊型電極の電位をVfとすると、浮遊型電極の電位Vfと電
荷蓄積量C1,C2,C3は以下の関係にある。
【００３１】 （Vs−Vf）C2＝Vf・C3＋（Vf-VG）・C1 ・・・(a) (a)式より、Vfは以下の式で与えられる。
【００３２】 Vf＝（Vs・C2＋VG・C1）／（C1+C2+C3） ・・・(b) 消去動作が進行するにつれて、現状態における不揮発性
メモリのしきい値電圧Vth1は下がってくる。ここで、電
圧VGは、不揮発性メモリの非書込時のしきい値電圧より
高いので、非書込時のしきい値になる前に、電路形成可
能領域に電路を形成することができる。
メモリのしきい値電圧Vth1は下がってくる。ここで、電
圧VGは、不揮発性メモリの非書込時のしきい値電圧より
高いので、非書込時のしきい値になる前に、電路形成可
能領域に電路を形成することができる。
【００３３】これにより、引戻し電圧Vsが電路形成可能
領域に転送されるが、転送可能な電圧は、反転層が消失
する電位（VG−Vth1）である。すなわち、実質的にチャ
ネル形成領域116に印加される電圧は、電圧VGとしきい
値電圧Vth1の差の電圧Vcとなる。
領域に転送されるが、転送可能な電圧は、反転層が消失
する電位（VG−Vth1）である。すなわち、実質的にチャ
ネル形成領域116に印加される電圧は、電圧VGとしきい
値電圧Vth1の差の電圧Vcとなる。
【００３４】この場合、浮遊型電極の電位Vfと電荷蓄積
量C1,C2,C3は以下の関係にある。
量C1,C2,C3は以下の関係にある。
【００３５】 （Vs−Vf）C2＝（Vf-Vc）C3＋（Vf-VG）・C1 ・・・(c) (c)式より、この場合の電位Vfは以下の式で与えられ
る。
る。
【００３６】 Vf＝（Vs・C2＋Vc・C3＋VG・C1）／（C1+C2+C3） ・・・(d) (b)式と(d)式を比較すると、電位Vfは、 Vc・C3／（C1+C2+C3） だけ上昇したこととなる。
【００３７】これにより、浮遊型電極と第１領域間の電
位差が小さくなり、消去電流を小さくすることができ
る。また、第２領域の電位は開状態であるので、チャネ
ル形成領域に転送された電圧は、保持される。
位差が小さくなり、消去電流を小さくすることができ
る。また、第２領域の電位は開状態であるので、チャネ
ル形成領域に転送された電圧は、保持される。
【００３８】請求項２にかかる不揮発性メモリの使用方
法においては、不揮発性メモリをマトリックス状に配置
するとともに、不揮発性メモリの非書込時のしきい値よ
り高い電位を、制御用電極ラインに印加する。したがっ
て、各々の不揮発性メモリ毎に、現状態におけるしきい
値電圧が非書込時のしきい値と等しくなる前に、電路形
成可能領域に電路を形成することがができ、電路形成可
能領域に電圧Vcを印加することができる。また、各々の
不揮発性メモリ毎に、第２領域ラインの電位は開状態で
あるので、電路形成可能領域に転送された電圧は保持さ
れる。これにより、各々の不揮発性メモリ毎に、浮遊型
電極と第１領域の電位差が小さくなり、消去電流を小さ
くすることができる。
法においては、不揮発性メモリをマトリックス状に配置
するとともに、不揮発性メモリの非書込時のしきい値よ
り高い電位を、制御用電極ラインに印加する。したがっ
て、各々の不揮発性メモリ毎に、現状態におけるしきい
値電圧が非書込時のしきい値と等しくなる前に、電路形
成可能領域に電路を形成することがができ、電路形成可
能領域に電圧Vcを印加することができる。また、各々の
不揮発性メモリ毎に、第２領域ラインの電位は開状態で
あるので、電路形成可能領域に転送された電圧は保持さ
れる。これにより、各々の不揮発性メモリ毎に、浮遊型
電極と第１領域の電位差が小さくなり、消去電流を小さ
くすることができる。
【００３９】
【実施例】図１に、本発明の一実施例によるフラッシュ
メモリセル50の消去動作原理を説明する。同図Ａは、す
でに情報”１”が書込まれている場合である。フラッシ
ュメモリセル50に書込まれた情報を消去させる場合に
は、同図Ａに示すように、制御用電極であるコントロー
ルゲート電極５にゲート電圧VGとして３Ｖ、Ｐウェル２
に０Ｖ、第１領域であるソース４に引戻し電圧Vsとして
１５Ｖを印加し、第２領域であるドレイン３は、開状態
（オープン）とする。なお、フラッシュメモリセル50の
非書込時のしきい値電圧VthLは１Ｖとし、書込時のしき
い値電圧Vthhは４Ｖとする。
メモリセル50の消去動作原理を説明する。同図Ａは、す
でに情報”１”が書込まれている場合である。フラッシ
ュメモリセル50に書込まれた情報を消去させる場合に
は、同図Ａに示すように、制御用電極であるコントロー
ルゲート電極５にゲート電圧VGとして３Ｖ、Ｐウェル２
に０Ｖ、第１領域であるソース４に引戻し電圧Vsとして
１５Ｖを印加し、第２領域であるドレイン３は、開状態
（オープン）とする。なお、フラッシュメモリセル50の
非書込時のしきい値電圧VthLは１Ｖとし、書込時のしき
い値電圧Vthhは４Ｖとする。
【００４０】なお、引戻し電圧とは、Ｆ−Ｎトンネリン
グによって、浮遊型電極であるフローティングゲート11
2からソース４に電子を引戻すのに十分な最低限の電圧
をいう。
グによって、浮遊型電極であるフローティングゲート11
2からソース４に電子を引戻すのに十分な最低限の電圧
をいう。
【００４１】この場合の分圧比を同図Ｂに示す。電荷蓄
積量C1は、コントロールゲート電極５とフローティング
ゲート112間の電荷蓄積量、電荷蓄積量C2は、フローテ
ィングゲート112とソース４間の電荷蓄積量、電荷蓄積
量C3はフローティングゲート112とＰウェル２間の電荷
蓄積量である。また、フローティングゲート112の電位
をVfとすると、フローティングゲート112の電位Vfと電
荷蓄積量C1,C2,C3は以下の関係にある。
積量C1は、コントロールゲート電極５とフローティング
ゲート112間の電荷蓄積量、電荷蓄積量C2は、フローテ
ィングゲート112とソース４間の電荷蓄積量、電荷蓄積
量C3はフローティングゲート112とＰウェル２間の電荷
蓄積量である。また、フローティングゲート112の電位
をVfとすると、フローティングゲート112の電位Vfと電
荷蓄積量C1,C2,C3は以下の関係にある。
【００４２】 （15−Vf）C2＝Vf・C3＋（Vf-3）・C1 ・・・(1) (1)式より、Vfは以下の式で与えられる。
【００４３】 Vf＝（15・C2＋3C1）／（C1+C2+C3） ・・・(2) このような電圧を印加することにより、Ｆ−Ｎトンネリ
ングがおこり、電子がソース４に引戻される。電子のソ
ース４への引戻しが進行するにつれて、現状態における
しきい値電圧Vth1は４Ｖから低下していく。しきい値電
圧Vth1が３Ｖになると、ゲート電圧VGを３Ｖとしている
ので、チャネル形成領域116がオン状態となる。したが
って、ソース４に印加している引戻電圧１５Ｖがチャネ
ル形成領域116に転送される。
ングがおこり、電子がソース４に引戻される。電子のソ
ース４への引戻しが進行するにつれて、現状態における
しきい値電圧Vth1は４Ｖから低下していく。しきい値電
圧Vth1が３Ｖになると、ゲート電圧VGを３Ｖとしている
ので、チャネル形成領域116がオン状態となる。したが
って、ソース４に印加している引戻電圧１５Ｖがチャネ
ル形成領域116に転送される。
【００４４】しかしながら、上記引戻電圧１５Ｖをソー
ス４に印加することにより、ピンチオフが生ずる。した
がって、実質的にチャネル形成領域116に印加される電
圧は、現状態におけるしきい値電圧Vth1とゲート電圧VG
の差の電圧Vcとなる。ここでピンチオフとは、ソース４
に印加した電圧により、ソース４の近傍の反転層が消失
していくことをいう。すなわち、チャネル形成領域116
には０Ｖしか転送されない。
ス４に印加することにより、ピンチオフが生ずる。した
がって、実質的にチャネル形成領域116に印加される電
圧は、現状態におけるしきい値電圧Vth1とゲート電圧VG
の差の電圧Vcとなる。ここでピンチオフとは、ソース４
に印加した電圧により、ソース４の近傍の反転層が消失
していくことをいう。すなわち、チャネル形成領域116
には０Ｖしか転送されない。
【００４５】さらに、消去が進むと、チャネル形成領域
116に印加される電圧は上昇する。たとえば、しきい値
電圧Vth1が２Ｖとなったとすると、チャネル形成領域11
6には、３Ｖ−２Ｖ＝１Ｖが印加されることとなる。こ
の場合の分圧比を同図Ｄに示す。
116に印加される電圧は上昇する。たとえば、しきい値
電圧Vth1が２Ｖとなったとすると、チャネル形成領域11
6には、３Ｖ−２Ｖ＝１Ｖが印加されることとなる。こ
の場合の分圧比を同図Ｄに示す。
【００４６】この場合、フローティングゲート112の電
位Vfと電荷蓄積量C1,C2,C3は以下の関係にある。
位Vfと電荷蓄積量C1,C2,C3は以下の関係にある。
【００４７】 （15−Vf）C2＝（Vf-1）C3＋（Vf-3）・C1 ・・・(3) (3)式より、この場合の電位Vfは以下の式で与えられ
る。
る。
【００４８】 Vf＝（15・C2＋C3＋3C1）／（C1+C2+C3） ・・・(4) (2)式と(4)式を比較すると、電位Vfは、 C3／（C1+C2+C3） ・・・(5) だけ上昇したこととなる。
【００４９】これにより、フローティングゲート112と
ソース４間の電位差が小さくなって、実質的な消去の電
流（Ｆ−Ｎ電流）が小さくなる。電位Vfは、しきい値電
圧Vth1が、低下するにつれて増加する。これにより、消
去の速度もどんどん遅くなり、しきい値電圧Vth1はある
値に収束し、過剰消去を防止することができる。
ソース４間の電位差が小さくなって、実質的な消去の電
流（Ｆ−Ｎ電流）が小さくなる。電位Vfは、しきい値電
圧Vth1が、低下するにつれて増加する。これにより、消
去の速度もどんどん遅くなり、しきい値電圧Vth1はある
値に収束し、過剰消去を防止することができる。
【００５０】なお、ドレイン３は開状態であるので、チ
ャネル形成領域116に転送された電圧は、保持される。
ャネル形成領域116に転送された電圧は、保持される。
【００５１】また、コントロールゲート電極５に印加す
るゲート電圧VGを調整することにより、収束するしきい
値電圧Vth1を調整することができる。
るゲート電圧VGを調整することにより、収束するしきい
値電圧Vth1を調整することができる。
【００５２】このように、本実施例においては、コント
ロールゲート電極５にゲート電圧VGとして、オリジナル
のしきい値電圧VthOより高い電圧を印加している。した
がって、消去の進行に伴いしきい値電圧Vth1が低下する
過程において、しきい値電圧Vth1が、非書込時のしきい
値電圧VthLより低くなる前に、チャネル形成可能領域11
6をオン状態にすることができる。これにより、実質的
に、チャネル形成領域116に、ソース４に印加する引戻
し電圧のうち現状態のしきい値電圧Vth1とゲート電圧VG
との差の分だけの電圧を印加することができる。したが
って、過剰消去を防止することができる。
ロールゲート電極５にゲート電圧VGとして、オリジナル
のしきい値電圧VthOより高い電圧を印加している。した
がって、消去の進行に伴いしきい値電圧Vth1が低下する
過程において、しきい値電圧Vth1が、非書込時のしきい
値電圧VthLより低くなる前に、チャネル形成可能領域11
6をオン状態にすることができる。これにより、実質的
に、チャネル形成領域116に、ソース４に印加する引戻
し電圧のうち現状態のしきい値電圧Vth1とゲート電圧VG
との差の分だけの電圧を印加することができる。したが
って、過剰消去を防止することができる。
【００５３】また、上記消去方法によって、フラッシュ
メモリセル50を構成する各々の膜厚および寸法合わせズ
レにより発生するカップリング比のばらつき、さらに、
トンネル酸化膜であるシリコン酸化膜108の質にばらつ
きがあっても、以下に示す様に過剰消去を防止できる。
メモリセル50を構成する各々の膜厚および寸法合わせズ
レにより発生するカップリング比のばらつき、さらに、
トンネル酸化膜であるシリコン酸化膜108の質にばらつ
きがあっても、以下に示す様に過剰消去を防止できる。
【００５４】フラッシュメモリセル50をマトリックス状
に配置したマトリックス回路15を図２に示す。一括消去
する場合には、第２領域電極ラインであるビットライン
BLn,BLn+1に3V、第１領域電極ラインであるソースライ
ンSLに15Vを印加し、制御用電極ラインであるワードラ
インWL1n,WL2nを開状態（オープン）とする。これによ
り、セルＣ11〜Ｃ14のソース４とフローティングゲート
112間にＦ−Ｎトンネリングがおこり、電子がソース４
に引戻される（図１Ａ参照）。かりに、図２Ａにおいて
セルＣ14の消去速度が速く、セルＣ11〜Ｃ13のしきい値
電圧Vth1が3.5Ｖとなった場合に、セルＣ14のしきい値
電圧Vth1が３Ｖになったとする。すると、同図Ｂに示す
ように、セルＣ14のチャネル形成領域116はオン状態と
なり、さらに、消去が進み、セルＣ14のしきい値電圧Vt
h1が２Ｖになった時点では、セルＣ14のチャネル形成領
域116には１Ｖが転送される。
に配置したマトリックス回路15を図２に示す。一括消去
する場合には、第２領域電極ラインであるビットライン
BLn,BLn+1に3V、第１領域電極ラインであるソースライ
ンSLに15Vを印加し、制御用電極ラインであるワードラ
インWL1n,WL2nを開状態（オープン）とする。これによ
り、セルＣ11〜Ｃ14のソース４とフローティングゲート
112間にＦ−Ｎトンネリングがおこり、電子がソース４
に引戻される（図１Ａ参照）。かりに、図２Ａにおいて
セルＣ14の消去速度が速く、セルＣ11〜Ｃ13のしきい値
電圧Vth1が3.5Ｖとなった場合に、セルＣ14のしきい値
電圧Vth1が３Ｖになったとする。すると、同図Ｂに示す
ように、セルＣ14のチャネル形成領域116はオン状態と
なり、さらに、消去が進み、セルＣ14のしきい値電圧Vt
h1が２Ｖになった時点では、セルＣ14のチャネル形成領
域116には１Ｖが転送される。
【００５５】これにより、既に述べたように、セルＣ14
については、電位VfがC3／（C1+C2+C3）だけ上昇し、フ
ローティングゲート112とソース４間の電位差が小さく
なって、実質的な消去の電流（Ｆ−Ｎ電流）が小さくな
る。
については、電位VfがC3／（C1+C2+C3）だけ上昇し、フ
ローティングゲート112とソース４間の電位差が小さく
なって、実質的な消去の電流（Ｆ−Ｎ電流）が小さくな
る。
【００５６】このように、フラッシュメモリセル50を構
成する各々の膜厚および寸法合わせズレにより発生する
カップリング比のばらつき、さらに、トンネル酸化膜で
あるシリコン酸化膜108の質のばらつきにより、各々の
セルの消去速度が異なったとしても、各セル毎に自己整
合的に、消去の速度が遅くなり、各セルのしきい値電圧
Vth1はある値に収束する。したがって、フラッシュメモ
リセル50をマトリックス状に配置した場合でも、過剰消
去を防止することができる。
成する各々の膜厚および寸法合わせズレにより発生する
カップリング比のばらつき、さらに、トンネル酸化膜で
あるシリコン酸化膜108の質のばらつきにより、各々の
セルの消去速度が異なったとしても、各セル毎に自己整
合的に、消去の速度が遅くなり、各セルのしきい値電圧
Vth1はある値に収束する。したがって、フラッシュメモ
リセル50をマトリックス状に配置した場合でも、過剰消
去を防止することができる。
【００５７】
【発明の効果】請求項１にかかる不揮発性メモリの使用
方法においては、消去時に、不揮発性メモリの非書込時
のしきい値より高い電位を、制御用電極に印加するとと
もに、第２領域の電位を開状態とする。
方法においては、消去時に、不揮発性メモリの非書込時
のしきい値より高い電位を、制御用電極に印加するとと
もに、第２領域の電位を開状態とする。
【００５８】したがって、浮遊型電極と第１領域の電位
差を小さくでき、消去電流を小さくすることができる。
これにより、周辺回路が不要で、トンネル酸化膜の劣化
を防止するとともに、消費電力が小さく、かつカップリ
ング比のばらつきによる過剰消去を防止できる不揮発性
メモリの使用方法を提供することができる。
差を小さくでき、消去電流を小さくすることができる。
これにより、周辺回路が不要で、トンネル酸化膜の劣化
を防止するとともに、消費電力が小さく、かつカップリ
ング比のばらつきによる過剰消去を防止できる不揮発性
メモリの使用方法を提供することができる。
【００５９】請求項２にかかる不揮発性メモリの使用方
法においては、不揮発性メモリをマトリックス状に配置
するとともに、不揮発性メモリの非書込時のしきい値よ
り高い電位を、制御用電極ラインに印加するとともに、
第２領域ラインの電位を開状態とする。したがって、各
々の不揮発性メモリ毎に、浮遊型電極と第１領域の電位
差が小さくなり、消去電流を小さくすることができる。
これにより、各々の不揮発性メモリごとの消去状態を最
適状態とすることができ、一括消去するにあたって、周
辺回路が不要で、トンネル酸化膜の劣化を防止するとと
もに、消費電力が小さく、かつカップリング比のばらつ
きによる過剰消去を防止できる不揮発性メモリの使用方
法を提供することができる。
法においては、不揮発性メモリをマトリックス状に配置
するとともに、不揮発性メモリの非書込時のしきい値よ
り高い電位を、制御用電極ラインに印加するとともに、
第２領域ラインの電位を開状態とする。したがって、各
々の不揮発性メモリ毎に、浮遊型電極と第１領域の電位
差が小さくなり、消去電流を小さくすることができる。
これにより、各々の不揮発性メモリごとの消去状態を最
適状態とすることができ、一括消去するにあたって、周
辺回路が不要で、トンネル酸化膜の劣化を防止するとと
もに、消費電力が小さく、かつカップリング比のばらつ
きによる過剰消去を防止できる不揮発性メモリの使用方
法を提供することができる。
【図１】フラッシュメモリセル50の消去動作を説明する
原理図である。
原理図である。
【図２】フラッシュメモリセル50をマトリックス状に組
合わせた図である。Ａは消去開始時であり、ＢはセルＣ
14のみ消去速度が低下した場合における他のセルとの関
係を示す図である。
合わせた図である。Ａは消去開始時であり、ＢはセルＣ
14のみ消去速度が低下した場合における他のセルとの関
係を示す図である。
【図３】フラッシュメモリセル50の構造を示す図であ
る。
る。
【図４】フラッシュメモリセル50の書込時のしきい値電
圧Vthh、非書込状態のしきい値電圧VthL、センス電圧V
s、過剰消去時のしきい値電圧VthLLを示す図である。
圧Vthh、非書込状態のしきい値電圧VthL、センス電圧V
s、過剰消去時のしきい値電圧VthLLを示す図である。
【図５】フラッシュメモリセル50をマトリックス状に組
合わせた図である。
合わせた図である。
【図６】不揮発性メモリの構造を示す原理図である。Ａ
は不揮発性メモリの構造を示す原理図で、Ｂはその等価
回路図である。
は不揮発性メモリの構造を示す原理図で、Ｂはその等価
回路図である。
３・・・ドレイン ４・・・ソース ５・・・コントロールゲート電極 112・・・フローティングゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１２月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】なお、引戻し電圧とは、Ｆ−Ｎトンネリン
グによって、浮遊型電極であるフローティングゲート11
2からソース４に電子を引戻すことができる電圧をい
う。 ─────────────────────────────────────────────────────
グによって、浮遊型電極であるフローティングゲート11
2からソース４に電子を引戻すことができる電圧をい
う。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】これに対して、フラッシュメモリセル50が
非書込状態であれば、図４に示すように、フラッシュメ
モリセル50のしきい値電圧VthＬよりセンス電圧Vsの方
が高いので、チャネル形成領域116にチャネルが形成さ
れる。よって、ドレイン３の電位をソース４の電位より
高くすることにより、ドレイン３とソース４間に電流が
流れる。
非書込状態であれば、図４に示すように、フラッシュメ
モリセル50のしきい値電圧VthＬよりセンス電圧Vsの方
が高いので、チャネル形成領域116にチャネルが形成さ
れる。よって、ドレイン３の電位をソース４の電位より
高くすることにより、ドレイン３とソース４間に電流が
流れる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】
【作用】請求項１にかかる不揮発性メモリの使用方法を
説明する。図６は、請求項１にかかる不揮発性メモリの
使用方法を説明するための原理図である。図６におい
て、Ａは不揮発性メモリの構造を示す原理図で、Ｂはそ
の等価回路図である。同図Ａにおいては、第１領域に引
戻し電圧Vr，制御用電極に電圧VGが印加され、第２領域
の電位は開状態である。制御電極と浮遊型電極間の電荷
蓄積量C1、浮遊型電極と第１領域間の電荷蓄積量C2、浮
遊型電極と電路形成可能領域間の電荷蓄積量C3とし、浮
遊型電極の電位をVfとすると、浮遊型電極の電位Vfと電
荷蓄積量C1,C2,C3は以下の関係にある。
説明する。図６は、請求項１にかかる不揮発性メモリの
使用方法を説明するための原理図である。図６におい
て、Ａは不揮発性メモリの構造を示す原理図で、Ｂはそ
の等価回路図である。同図Ａにおいては、第１領域に引
戻し電圧Vr，制御用電極に電圧VGが印加され、第２領域
の電位は開状態である。制御電極と浮遊型電極間の電荷
蓄積量C1、浮遊型電極と第１領域間の電荷蓄積量C2、浮
遊型電極と電路形成可能領域間の電荷蓄積量C3とし、浮
遊型電極の電位をVfとすると、浮遊型電極の電位Vfと電
荷蓄積量C1,C2,C3は以下の関係にある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】 （Vr−Vf）C2＝Vf・C3＋（Vf-VG）・C1 ・・・(a) (a)式より、Vfは以下の式で与えられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】 Vf＝（Vr・C2＋VG・C1）／（C1+C2+C3） ・・・(b) 消去動作が進行するにつれて、現状態における不揮発性
メモリのしきい値電圧Vth1は下がってくる。ここで、電
圧VGは、不揮発性メモリの非書込時のしきい値電圧より
高いので、非書込時のしきい値になる前に、電路形成可
能領域に電路を形成することができる。
メモリのしきい値電圧Vth1は下がってくる。ここで、電
圧VGは、不揮発性メモリの非書込時のしきい値電圧より
高いので、非書込時のしきい値になる前に、電路形成可
能領域に電路を形成することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】これにより、引戻し電圧Vrが電路形成可能
領域に転送されるが、転送可能な電圧は、反転層が消失
する電位（VG−Vth1）である。すなわち、実質的にチャ
ネル形成領域116に印加される電圧は、電圧VGとしきい
値電圧Vth1の差の電圧Vcとなる。
領域に転送されるが、転送可能な電圧は、反転層が消失
する電位（VG−Vth1）である。すなわち、実質的にチャ
ネル形成領域116に印加される電圧は、電圧VGとしきい
値電圧Vth1の差の電圧Vcとなる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】 （Vr−Vf）C2＝（Vf-Vc）C3＋（Vf-VG）・C1 ・・・(c) (c)式より、この場合の電位Vfは以下の式で与えられ
る。
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】 Vf＝（Vr・C2＋Vc・C3＋VG・C1）／（C1+C2+C3） ・・・(d) (b)式と(d)式を比較すると、電位Vfは、 Vc・C3／（C1+C2+C3） だけ上昇したこととなる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】
【実施例】図１に、本発明の一実施例によるフラッシュ
メモリセル50の消去動作原理を説明する。同図Ａは、す
でに情報”１”が書込まれている場合である。フラッシ
ュメモリセル50に書込まれた情報を消去させる場合に
は、同図Ａに示すように、制御用電極であるコントロー
ルゲート電極５にゲート電圧VGとして３Ｖ、Ｐウェル２
に０Ｖ、第１領域であるソース４に引戻し電圧Vrとして
１５Ｖを印加し、第２領域であるドレイン３は、開状態
（オープン）とする。なお、フラッシュメモリセル50の
非書込時のしきい値電圧VthLは１Ｖとし、書込時のしき
い値電圧Vthhは４Ｖとする。
メモリセル50の消去動作原理を説明する。同図Ａは、す
でに情報”１”が書込まれている場合である。フラッシ
ュメモリセル50に書込まれた情報を消去させる場合に
は、同図Ａに示すように、制御用電極であるコントロー
ルゲート電極５にゲート電圧VGとして３Ｖ、Ｐウェル２
に０Ｖ、第１領域であるソース４に引戻し電圧Vrとして
１５Ｖを印加し、第２領域であるドレイン３は、開状態
（オープン）とする。なお、フラッシュメモリセル50の
非書込時のしきい値電圧VthLは１Ｖとし、書込時のしき
い値電圧Vthhは４Ｖとする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】フラッシュメモリセル50をマトリックス状
に配置したマトリックス回路15を図２に示す。一括消去
する場合には、制御用電極ラインであるワードラインWL
1n,WL2nに3V、第１領域電極ラインであるソースラインS
Lに15Vを印加し、第２領域電極ラインであるビットライ
ンBLn,BLn+1を開状態（オープン）とする。これによ
り、セルＣ11〜Ｃ14のソース４とフローティングゲート
112間にＦ−Ｎトンネリングがおこり、電子がソース４
に引戻される（図１Ａ参照）。かりに、図２Ａにおいて
セルＣ14の消去速度が速く、セルＣ11〜Ｃ13のしきい値
電圧Vth1が3.5Ｖとなった場合に、セルＣ14のしきい値
電圧Vth1が３Ｖになったとする。すると、同図Ｂに示す
ように、セルＣ14のチャネル形成領域116はオン状態と
なり、さらに、消去が進み、セルＣ14のしきい値電圧Vt
h1が２Ｖになった時点では、セルＣ14のチャネル形成領
域116には１Ｖが転送される。
に配置したマトリックス回路15を図２に示す。一括消去
する場合には、制御用電極ラインであるワードラインWL
1n,WL2nに3V、第１領域電極ラインであるソースラインS
Lに15Vを印加し、第２領域電極ラインであるビットライ
ンBLn,BLn+1を開状態（オープン）とする。これによ
り、セルＣ11〜Ｃ14のソース４とフローティングゲート
112間にＦ−Ｎトンネリングがおこり、電子がソース４
に引戻される（図１Ａ参照）。かりに、図２Ａにおいて
セルＣ14の消去速度が速く、セルＣ11〜Ｃ13のしきい値
電圧Vth1が3.5Ｖとなった場合に、セルＣ14のしきい値
電圧Vth1が３Ｖになったとする。すると、同図Ｂに示す
ように、セルＣ14のチャネル形成領域116はオン状態と
なり、さらに、消去が進み、セルＣ14のしきい値電圧Vt
h1が２Ｖになった時点では、セルＣ14のチャネル形成領
域116には１Ｖが転送される。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (2)
- 【請求項１】第１領域、 第１領域との間に電路形成可能領域を形成するように設
けられた第２領域、 電路形成可能領域を覆う第１の絶縁膜、 絶縁膜上に設けられ、電荷を蓄える浮遊型電極、 浮遊型電極上に設けられた第２の絶縁膜、 第２の絶縁膜上に設けられた制御用電極、 を備えた不揮発性メモリを使用する方法であって、 浮遊型電極に蓄えられた電荷を第１領域に引戻す引戻し
電圧を、第１領域に印加することにより、不揮発性メモ
リの情報記憶状態を消去状態とさせる不揮発性メモリの
使用方法において、 前記不揮発性メモリの非書込時のしきい値より高い電位
を、制御用電極に印加するとともに、第２領域の電位を
開状態とすること、 を特徴とする不揮発性メモリの使用方法。 - 【請求項２】第１領域、 第１領域との間に電路形成可能領域を形成するように設
けられた第２領域、 電路形成可能領域を覆う第１の絶縁膜、 絶縁膜上に設けられ、電荷を蓄える浮遊型電極、 浮遊型電極上に設けられた第２の絶縁膜、 第２の絶縁膜上に設けられた制御用電極、 第１領域用の第１領域電極、 第２領域用の第２領域電極、 を備えた不揮発性メモリをマトリックス状に配置し、 同一行に配置された不揮発性メモリの制御用電極を接続
する制御用電極ラインを各行ごとに設け、 同一列に配置された不揮発性メモリの第２領域電極を接
続する第２領域電極ラインを各列ごとに設け、 全ての不揮発性メモリの第１領域電極を接続する第１領
域電極ラインを設け、 浮遊型電極に蓄えられた電荷を第１領域に引戻す引戻し
電圧を、第１領域電極ラインに印加することにより、全
ての不揮発性メモリの情報記憶状態を一括消去状態とさ
せる不揮発性メモリの使用方法において、 前記不揮発性メモリの非書込時のしきい値より高い電位
を、制御用電極ラインに印加するとともに、第２領域ラ
インの電位を開状態とすること、 を特徴とする不揮発性メモリの使用方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11091392A JP3075544B2 (ja) | 1992-04-30 | 1992-04-30 | 不揮発性メモリの使用方法 |
| US08/054,940 US5408430A (en) | 1992-04-30 | 1993-04-30 | Method for operating nonvolatile memory semiconductor devices memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11091392A JP3075544B2 (ja) | 1992-04-30 | 1992-04-30 | 不揮発性メモリの使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308140A true JPH05308140A (ja) | 1993-11-19 |
| JP3075544B2 JP3075544B2 (ja) | 2000-08-14 |
Family
ID=14547814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11091392A Expired - Fee Related JP3075544B2 (ja) | 1992-04-30 | 1992-04-30 | 不揮発性メモリの使用方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5408430A (ja) |
| JP (1) | JP3075544B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845286A (ja) * | 1994-07-29 | 1996-02-16 | Nec Kyushu Ltd | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4443008B2 (ja) * | 2000-06-30 | 2010-03-31 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US20060081908A1 (en) * | 2004-10-14 | 2006-04-20 | Smayling Michael C | Flash gate stack notch to improve coupling ratio |
| US10396082B2 (en) * | 2017-07-05 | 2019-08-27 | Micron Technology, Inc. | Memory cells having a controlled-conductivity region |
| CN111292791B (zh) * | 2020-02-19 | 2021-10-15 | 无锡中微亿芯有限公司 | 一种用于n_flash型可编程逻辑器件的配置控制电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4377857A (en) * | 1980-11-18 | 1983-03-22 | Fairchild Camera & Instrument | Electrically erasable programmable read-only memory |
| US5047981A (en) * | 1988-07-15 | 1991-09-10 | Texas Instruments Incorporated | Bit and block erasing of an electrically erasable and programmable read-only memory array |
-
1992
- 1992-04-30 JP JP11091392A patent/JP3075544B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-30 US US08/054,940 patent/US5408430A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845286A (ja) * | 1994-07-29 | 1996-02-16 | Nec Kyushu Ltd | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3075544B2 (ja) | 2000-08-14 |
| US5408430A (en) | 1995-04-18 |
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