JPH0831963A

JPH0831963A - 不揮発性半導体記憶装置

Info

Publication number: JPH0831963A
Application number: JP18892294A
Authority: JP
Inventors: Yasuo Sato; 康夫佐藤
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1994-07-19
Filing date: 1994-07-19
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】フラッシュメモリのメモリセルの過剰消去を
防止する。【構成】浮遊ゲートが製造直後の初期状態又は紫外線
消去を行った状態 (initial)の時のメモリセルのしきい
値電圧を、チャネル領域での不純物濃度を調整すること
により、電気的消去状態におけるしきい値電圧２Ｖと書
き込み状態におけるしきい値電圧７Ｖとの間の４Ｖに設
定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（Electr
ically Erasable and Programmable Read Only Memory)
等の不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、メモリセルに記憶され
たデータを電気的に書き込み及び消去することが可能で
あるとともに、電源を切ってもデータが半永久的に消え
ない不揮発性を有する。このようなＥＥＰＲＯＭのう
ち、全ビット一括又はブロック単位でデータの消去を行
うようにしたフラッシュ型ＥＥＰＲＯＭ（以下「フラッ
シュメモリ」と称する。）は、１つのメモリセルがＭＯ
Ｓトランジスタ１つだけで構成できるので、紫外線消去
型ＥＰＲＯＭ（Erasable and Programmable Read Only
Memory) と同程度に高集積化が可能であるという利点を
有している。以下、従来のフラッシュメモリの構造及び
動作について、図４、図５及び図６を参照して説明す
る。

【０００３】図４は、２層のスタックゲート構造を有す
る従来のフラッシュメモリのメモリセルの構造を示す概
略的な断面図である。図４において、Ｐ型シリコン基板
１の表面領域には、チャネル領域８を隔てて互いに対向
した一対のＮ⁺不純物拡散層であるソース６及びドレイ
ン７が夫々形成されている。尚、ソースの構造をＮ⁺不
純物拡散層がＮ^-不純物拡散層で取り囲まれるようにし
且つドレインの構造をＮ⁺不純物拡散層がＰ⁺不純物拡
散層で取り囲まれるようにしたいわゆるソース・ドレイ
ン非対称構造セルとして、ドレインでのホットキャリア
書き込みを十分高速に行い且つパンチスルーを防止する
とともに、ソースを高耐圧構造としたものもある。

【０００４】チャネル領域８上には、厚さ１０ｎｍ程度
のＳｉＯ₂ 膜であるトンネル酸化膜２が形成され、その
上にＮ型不純物を含有したポリシリコン膜からなる浮遊
ゲート３が形成されている。そして、浮遊ゲート３上に
は、例えばＳｉＯ₂膜とＳｉ₃Ｎ₄膜とＳｉＯ₂膜との
３層構造を有し且つ酸化膜換算での膜厚が２５ｎｍ程度
のＯＮＯ膜である絶縁膜４を介してＮ型不純物を含有し
たポリシリコン膜からなる制御ゲート５が形成されてい
る。

【０００５】次に、このフラッシュメモリの書き換え動
作を説明する。

【０００６】まず、図４に示すメモリセルにデータを書
き込むには、Ｖ_cg＝１２Ｖ、Ｖ_d＝６Ｖ、Ｖ_s＝Ｖ_sub
＝０Ｖに夫々バイアスする。尚、Ｖ_cgは制御ゲート５に
印加する電圧、Ｖ_dはドレイン電圧、Ｖ_sはソース電
圧、Ｖ_subは基板電位である。すると、チャネル領域８
に少数キャリアの電子が誘起されてソース６−ドレイン
７間が導通するとともに、チャネル領域８のドレイン近
傍のピンチオフ領域で加速された電子がホットエレクト
ロンとなって浮遊ゲート３に注入される。その結果、過
剰な電子が浮遊ゲート３に蓄積され、製造直後の初期状
態又は電気的消去状態で例えば２Ｖ程度であったメモリ
セルのしきい値電圧が７Ｖ程度へと変化し、メモリセル
は書き込み状態（“１”）となる。

【０００７】次に、メモリセルに記憶されたデータを消
去するには、Ｖ_s＝１２Ｖ、Ｖ_cg＝Ｖ_sub＝０Ｖに夫々
バイアスするとともに、Ｖ_dをフローティング（開放状
態）にする。すると、浮遊ゲート３に蓄積されていた過
剰な電子が、ソース６と浮遊ゲート３とのオーバーラッ
プ部分のトンネル酸化膜２を通じてファウラー−ノルド
ハイム（Fowler-Nordheim)トンネリング現象に起因する
電流（トンネル電流）により、ソース６へと引き抜かれ
る。その結果、メモリセルのしきい値電圧が７Ｖ程度か
ら２Ｖ程度へと変化し、メモリセルは消去状態
（“０”）となる。

【０００８】次に、メモリセルに記憶されたデータの読
み出しを行うには、浮遊ゲート３へのホットエレクトロ
ン注入が起こらないように、Ｖ_cg＝５Ｖ、Ｖ_d＝１Ｖ、
Ｖ_s＝Ｖ_sub＝０Ｖに夫々バイアスする。そして、ドレ
イン電流の有無によって、メモリセルが書き込み状態又
は消去状態のいずれであるかを判定する。

【０００９】図５は、図４に示すメモリセル４つをＮＯ
Ｒ型に接続した場合のメモリセルアレイの等価回路図で
ある。図５において、４つのメモリセル５１〜５４の各
ソースは共通のソース線５９に接続されている。また、
メモリセル５１、５２のドレインはビット線５５に接続
されているとともに、メモリセル５３、５４のドレイン
はビット線５６に接続されている。また、メモリセル５
１、５３の制御ゲートはワード線５７に接続されている
とともに、メモリセル５２、５４の制御ゲートはワード
線５８に接続されている。

【００１０】従って、図５において、例えばメモリセル
５３にデータを書き込むためには、ワード線５７に１２
Ｖ、ビット線５６に６Ｖ、ワード線５８とビット線５５
とソース線５９とに夫々０Ｖを印加するとともに基板を
接地する。また、例えばメモリセル５３に記憶されたデ
ータを読み出すためには、ワード線５７に５Ｖ、ビット
線５６に１Ｖ、ワード線５８とビット線５５とソース線
５９とに夫々０Ｖを印加するとともに基板を接地する。
さらに、消去時には、ソース線５９に１２Ｖ、ワード線
５７、５８に夫々０Ｖを印加するとともに、ビット線５
５、５６を夫々フローティングとし、基板を接地する。
これにより、４つのメモリセル５１〜５４が同じ電圧状
態にバイアスされるので、これらメモリセル５１〜５４
は一括消去される。

【００１１】

【発明が解決しようとする課題】図５において、４つの
メモリセル５１〜５４を一括消去するためには、４つの
メモリセル５１〜５４を同じ電圧状態にバイアスする
が、実際には、４つのメモリセル５１〜５４の夫々につ
いてのトンネル電流密度は、トンネル酸化膜２の膜質の
ばらつき、浮遊ゲート３底面の凹凸のばらつき、メモリ
セル加工形状のばらつき、各メモリセルに印加される電
圧値のばらつき等のために必ずしも一定値にならない。

【００１２】このことを図６を参照して詳細に説明す
る。図６（ａ）は、図４に示す個々のメモリセルの制御
ゲート５に印加される電圧（ゲート電圧）Ｖ_cgとドレイ
ン電流Ｉ_dとの関係を示すグラフであり、ドレイン電流
の立ち上がりでのゲート電圧がメモリセルのしきい値電
圧を示している。図６（ｂ）は、全メモリセルに対する
書き込み状態（“１”）及び消去状態（“０”）でのし
きい値電圧の分布を示すものである。

【００１３】図６（ａ）に示すように、従来のフラッシ
ュメモリのメモリセルでは、浮遊ゲート３に過剰な電子
及び正孔が存在せずに浮遊ゲート３が電気的に中性であ
る製造直後の初期状態又は紫外線消去を行った時の状態
（本発明において「中性状態」又は "initial"と称す
る。）でのメモリセルのしきい値電圧とメモリセルの電
気的消去状態でのしきい値電圧とが等しくなるように構
成されていた。このため、以下に述べるメモリセルの過
剰消去の問題が顕著であった。

【００１４】即ち、従来のフラッシュメモリのメモリセ
ルでは、電気的消去後の目標とするしきい値電圧が中性
状態でのしきい値電圧と同一であるため、浮遊ゲート３
からソース６へ電子を引き抜いて、浮遊ゲート３が電気
的に中性になった状態において、電気的消去後の目標と
するしきい値電圧に到達する。ところが、この状態でさ
らにソース６にバイアスＶ_sが印加されると、浮遊ゲー
ト３は今度は電気的に正に帯電した状態へと移行し、浮
遊ゲート３を構成するＮ型ポリシリコン中の不純物、例
えばリンの化学的組成により初期的に決まるドナー密度
よりも電子が過少となった状態、つまり正孔が過剰にな
った状態へと移行し、最終的には、正孔が電界分布によ
って決まる或る一定値で飽和する。この結果、メモリセ
ルのしきい値電圧が、目標とする電気的消去状態でのし
きい値電圧よりも小さくなり、中には、図６（ｂ）に示
すように、しきい値電圧が０Ｖ以下（過剰消去状態）に
なるメモリセルも出現する。

【００１５】そして、このような過剰消去状態のメモリ
セルが存在することによって、以下のような問題が生じ
ていた。即ち、図５に示すメモリセルブロックにおい
て、例えばメモリセル５４が過剰消去されたものである
場合に、同一のビット線５６上に位置するメモリセル５
３に対してデータの書き込みを行おうとすると、選択ワ
ード線５７に１２Ｖ、選択ビット線５６に６Ｖ、非選択
ワード線５８に０Ｖ、非選択ビット線５５に０Ｖを夫々
印加する。しかし、その時、選択ビット線５６上の過剰
消去状態のメモリセル５４はしきい値電圧が０Ｖ以下な
ので、メモリセル５４のソース−ドレイン間が導通して
電流が流れてしまう。その結果、選択ビット線５６の電
位が６Ｖ以下に降下してしまい、書き込む必要のあるメ
モリセル５３に充分な書き込みができなくなるという問
題があった。

【００１６】また、同じくメモリセル５４が過剰消去状
態の時に、同一のビット線５６上に位置するメモリセル
５３のデータ読み出しを行う場合、選択ワード線５７に
５Ｖ、選択ビット線５６に１Ｖ、非選択ワード線５８に
０Ｖ、非選択ビット線５５に０Ｖを夫々印加する。しか
し、その時、選択ビット線５６上の過剰消去状態のメモ
リセル５４はしきい値電圧が０Ｖ以下なので、メモリセ
ル５４のソース−ドレイン間が導通して電流が流れてし
まう。その結果、メモリセル５３とメモリセル５４のい
ずれがオンしたのか区別できなくなり、正しい読み出し
が不可能となっていた。

【００１７】そこで、本発明の目的は、過剰消去の問題
を生じず、高い信頼性でデータの書き換え及び読み出し
を行うことのできる不揮発性半導体記憶装置を提供する
ことである。

【００１８】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、チャネル領域を隔てて互いに対向した
一対の第１導電型の不純物拡散層が形成された第２導電
型の半導体基板の上記チャネル領域上に、第１の絶縁
膜、浮遊ゲート、第２の絶縁膜及び制御ゲートが順次形
成された浮遊ゲート型のメモリセルを有する不揮発性半
導体記憶装置において、上記浮遊ゲートが中性状態の時
の上記メモリセルのしきい値電圧が、上記メモリセルが
消去状態の時のしきい値電圧と書き込み状態の時のしき
い値電圧との間の値に設定されている。

【００１９】本発明の一態様では、上記浮遊ゲートが中
性状態の時の上記メモリセルのしきい値電圧が、上記チ
ャネル領域への第２導電型不純物の導入によって制御さ
れている。

【００２０】本発明の一態様では、上記メモリセルの消
去状態におけるしきい値電圧が書き込み状態におけるし
きい値電圧よりも小さい値である。

【００２１】本発明の一態様では、上記メモリセルの消
去状態におけるしきい値電圧が書き込み状態におけるし
きい値電圧よりも大きい値である。

【００２２】

【作用】本発明においては、浮遊ゲートが中性状態（製
造直後の初期状態又は紫外線消去状態）の時におけるメ
モリセルのしきい値電圧を、メモリセルの消去状態（即
ち電気的消去状態）におけるしきい値電圧と書き込み状
態におけるしきい値電圧との間の値に設定することによ
り、トンネル電流密度のばらつきにそれ程依存せずに各
メモリセルの書き換えを行うことを可能ならしめてい
る。

【００２３】

【実施例】以下、本発明をフラッシュメモリに適用した
実施例につき図１〜図５を参照して説明する。尚、本発
明の実施例のフラッシュメモリのメモリセルは、その外
観的な構造においては、図４で示した従来のフラッシュ
メモリのメモリセルと実質的に同じなので、その詳細な
説明を省略するとともに、以下の説明においてメモリセ
ルの各部位を示すために図４で用いたものと同一の符号
を用いる。また、図５に示した回路図は、本発明の実施
例の場合にもそのまま適用できるので、以下の本発明の
実施例の説明でも図５をそのまま用いる。

【００２４】まず、本実施例のフラッシュメモリを構成
するメモリセルの特性について、図１を参照して説明す
る。図１（ａ）は、本実施例のフラッシュメモリのメモ
リセルのゲート電圧Ｖ_cgとドレイン電流Ｉ_dとの関係を
示すグラフであり、ドレイン電流の立ち上がりでのゲー
ト電圧がメモリセルのしきい値電圧を示している。図１
（ｂ）は、本実施例のフラッシュメモリのメモリセルの
書き込み状態（“１”）及び消去状態（“０”）でのし
きい値電圧の分布を示すものである。

【００２５】本実施例のフラッシュメモリでは、図１
（ａ）に示すように、書き込み状態（“１”）における
しきい値電圧を７Ｖ程度、消去状態（“０”）における
しきい値電圧を２Ｖ程度、浮遊ゲートが中性状態(initi
al) の時のしきい値電圧を４Ｖ程度に夫々設定してい
る。このとき、過剰消去のメモリセルの発生を高い確実
性で防止してより信頼性の高いフラッシュメモリを得る
という観点から、中性状態の時のしきい値電圧を、消去
状態におけるしきい値電圧より１Ｖ以上高くし、且つ、
書き込み状態におけるしきい値電圧と消去状態における
しきい値電圧との平均値よりも低くするのが好ましい。

【００２６】本実施例のフラッシュメモリにおいては、
浮遊ゲートが中性状態の時のメモリセルのしきい値電圧
を上記のように設定するために、メモリセルのチャネル
領域のシリコン基板表面にシリコン基板と同じ導電型の
不純物をより高濃度に導入する。図２は、本実施例及び
従来のフラッシュメモリのメモリセルの基板表面近傍の
不純物濃度プロファイルを示すグラフであり、実線が本
実施例の場合、破線が従来の場合を夫々示している。図
２から明らかなように、従来においてはシリコン基板表
面での不純物濃度は５．０×１０¹⁶ｃｍ^-3程度であった
が、本実施例においてはシリコン基板表面での不純物濃
度は８．０×１０¹⁶ｃｍ^-3程度としている。そして、本
実施例の場合は、シリコン基板表面からの深さが深くな
るにつれて不純物濃度が従来よりも若干高い濃度を維持
したまま漸減し、深さ約３．０μｍ以上で不純物濃度が
２．０×１０¹⁵ｃｍ^-3程度で一定となる。

【００２７】図３は、本実施例のフラッシュメモリの回
路構成を示すブロック図である。図３において、メモリ
セルアレイ３１を構成する各メモリセルの制御ゲートに
接続されたワード線は夫々行デコーダ３２に接続されて
おり、各メモリセルのドレインに接続されたビット線は
夫々列デコーダ３３に接続されており、各メモリセルの
ソースに接続されたソース線はソーススイッチ３４に接
続されている。

【００２８】選択メモリセルにデータを書き込む際に制
御ゲート及びドレインに印加される電圧を発生する書き
込み電圧発生回路３５は、行デコーダ３２と列デコーダ
３３とに接続されている。選択メモリセルのデータを消
去する際に制御ゲート及びソースに印加される電圧を発
生する消去電圧発生回路３６は、行デコーダ３２とソー
ススイッチ３４とに接続されている。また、書き込み電
圧発生回路３５及び消去電圧発生回路３６には、モード
コントロール信号に従って書き込み、消去及び読み出し
の各モードを選択するモードコントロール回路３７が接
続されている。

【００２９】アドレスバッファ３８は、行デコーダ３２
と列デコーダ３３とに接続されており、入力されたアド
レス信号に従ってワード線及びビット線を選択する。ま
た、列デコーダ３３に接続されたセンスアンプ３９は、
読み出し結果を入／出力バッファ４０に出力する。

【００３０】図３において、行デコーダ３２、列デコー
ダ３３及び書き込み電圧発生回路３５が書き込み電圧印
加手段を構成している。書き込み電圧発生回路３５は、
モードコントロール回路３７から書き込み命令を受け取
ると、メモリセルの制御ゲートに印加するための１２Ｖ
の電圧とドレインに印加するための６Ｖの電圧を発生す
る。そして、上記電圧が、アドレスバッファ３８からの
命令に従って行デコーダ３２及び列デコーダ３３を介し
て選択されたメモリセルに印加される。また、行デコー
ダ３２、ソーススイッチ３４及び消去電圧発生回路３６
が消去電圧印加手段を構成している。消去電圧発生回路
３６は、モードコントロール回路３７から消去命令を受
け取ると、メモリセルのソースに印加するための１２Ｖ
の電圧を発生する。そして、上記電圧がソーススイッチ
３４を介して共通ソース線に印加される。

【００３１】次に、本実施例のフラッシュメモリのメモ
リセルの動作を、図４を参照して説明する。尚、本実施
例における書き込み及び読み出し動作は、上述の従来例
の場合と同一でよいのでその詳細な説明は省略し、消去
動作のみを説明する。

【００３２】本実施例のフラッシュメモリのメモリセル
に記憶されたデータを消去するには、Ｖ_s＝１２Ｖ、Ｖ
_cg＝Ｖ_sub＝０Ｖに夫々バイアスするとともに、Ｖ_dを
フローティング（開放状態）にする。そして、ソース６
と浮遊ゲート３とのオーバーラップ部分のトンネル酸化
膜２を通じて、浮遊ゲート３からソース６へとトンネル
電流により電子を引き抜く。

【００３３】この時、本実施例のメモリセルでは、電気
的消去後の目標とするしきい値電圧が中性状態でのしき
い値電圧よりも２Ｖ程度低い値であるため、ファウラー
−ノルドハイムトンネリングにより浮遊ゲートからソー
スへ電子が引き抜かれて浮遊ゲートの電気的中性状態ま
でしきい値電圧が低下した後、浮遊ゲートが今度は正に
帯電した状態へ移行し、正孔密度が或る一定値で飽和す
る時点で丁度目標のしきい値電圧、即ち２Ｖに落ち着
く。この正孔密度から決まる飽和状態の正の帯電量は、
浮遊ゲートにおける不純物密度から決まる初期的なドナ
ー密度に強く依存し、トンネル酸化膜におけるトンネル
電流密度に対して支配的な要因（トンネル酸化膜質、浮
遊ゲート底面の凹凸のばらつき、メモリセル加工形状の
ばらつき、各メモリセルに印加される電圧値のばらつき
等）にはそれ程依存しない。従って、本実施例のフラッ
シュメモリのメモリセルの電気的消去後のしきい値電圧
は、図１（ｂ）に示すように、２Ｖを中心とした狭い範
囲に集中し、図６（ｂ）に示したような広い分布にはな
らない。また、過剰消去の問題も起こらない。

【００３４】以上説明したように、本実施例では、書き
込み状態（“１”）におけるしきい値電圧を７Ｖ程度、
消去状態（“０”）におけるしきい値電圧を２Ｖ程度、
浮遊ゲートの中性状態(initial) におけるしきい値電圧
を４Ｖ程度に夫々設定することにより、消去状態でのし
きい値電圧を２Ｖを中心とした狭い範囲に分布させるこ
とができる。従って、消去状態においてしきい値電圧が
０Ｖ以下となる過剰消去状態のメモリセルが存在せず、
その結果、例えば図５に示すようなＮＯＲ型メモリセル
ブロックにおいて、過剰消去メモリセルのソース−ドレ
イン間が不測に導通することにより、書き込む必要のあ
るメモリセルの浮遊ゲートに充分に電子を注入すること
ができなくなるということが生じないとともに、読み出
されるべきメモリセル又は過剰消去メモリセルのいずれ
がオンしたのか区別できなくなって正しい読み出しがで
きなくなるという事態を生じない。

【００３５】尚、上述した実施例のフラッシュメモリで
は、書き込み状態におけるしきい値電圧を７Ｖ程度、消
去状態におけるしきい値電圧を２Ｖ程度、浮遊ゲートの
中性状態におけるしきい値電圧を４Ｖ程度に夫々設定し
たが、本発明はこれに限られるものではなく、中性状態
におけるしきい値電圧が、消去状態におけるしきい値電
圧と書き込み状態におけるしきい値電圧との間の値に設
定されていれば、消去状態においてしきい値電圧が０Ｖ
以下となる過剰消去状態のメモリセルを大幅に減少させ
ることが可能である。

【００３６】また、上述の実施例では、メモリセルのし
きい値電圧を高くした状態を書き込み状態、低くした状
態を消去状態としているが、逆に、メモリセルのしきい
値電圧を高くした状態を消去状態、メモリセルのしきい
値電圧を低くした状態を書き込み状態としてもよい。後
者の場合には、本明細書中の「過剰消去」を「過剰書き
込み」と読み替えればよい。さらに、メモリセルのデー
タ消去は、ゲート負電圧方式、例えば、Ｖ_cg＝−８Ｖ、
Ｖ_s＝５Ｖ、Ｖ_sub＝０Ｖに夫々バイアスするととも
に、Ｖ_dをフローティングにするという条件で行っても
よい。

【００３７】さらに、上述の実施例では、書き込みがホ
ットエレクトロン注入、消去がファウラーノルドハイム
トンネリング現象により夫々行われるとしたが、書き込
み及び消去がホットホール注入やこれら物理現象の複合
現象により行われるものであっても、本発明は適用可能
である。

【００３８】

【発明の効果】本発明によると、浮遊ゲートが中性状態
の時のメモリセルのしきい値電圧が、メモリセルの消去
状態におけるしきい値電圧と書き込み状態におけるしき
い値電圧との間の値に設定されているので、消去状態
（電気的消去状態）でのしきい値電圧のばらつきを小さ
くすることができ、過剰消去状態のメモリセルを大幅に
減らすことができる。この結果、高い信頼性で書き換え
が可能な不揮発性半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のフラッシュメモリのメモリ
セルの書き換え特性を示すグラフである。

【図２】本発明の一実施例及び従来のフラッシュメモリ
のメモリセルの基板表面の不純物濃度プロファイルを示
すグラフである。

【図３】本発明の一実施例のフラッシュメモリの回路構
成を示すブロック図である。

【図４】フラッシュメモリのメモリセルの構造を示す概
略断面図である。

【図５】４つのメモリセルをＮＯＲ型に接続した場合の
等価回路図である。

【図６】従来のフラッシュメモリのメモリセルの書き換
え特性を示すグラフである。

【符号の説明】

１Ｐ型シリコン基板２トンネル酸化膜３浮遊ゲート４絶縁膜５制御ゲート６ソース７ドレイン８チャネル領域３１メモリセルアレイ３２行デコーダ３３列デコーダ３４ソーススイッチ３５書き込み電圧発生回路３６消去電圧発生回路３７モードコントロール回路３８アドレスバッファ３９センスアンプ４０入／出力バッファ５１、５２、５３、５４メモリセル５５、５６ビット線５７、５８ワード線５９ソース線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/02 16/04 Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４

Claims

【特許請求の範囲】

【請求項１】チャネル領域を隔てて互いに対向した一
対の第１導電型の不純物拡散層が形成された第２導電型
の半導体基板の上記チャネル領域上に、第１の絶縁膜、
浮遊ゲート、第２の絶縁膜及び制御ゲートが順次形成さ
れた浮遊ゲート型のメモリセルを有する不揮発性半導体
記憶装置において、上記浮遊ゲートが中性状態の時の上記メモリセルのしき
い値電圧が、上記メモリセルが消去状態の時のしきい値
電圧と書き込み状態の時のしきい値電圧との間の値に設
定されていることを特徴とする不揮発性半導体記憶装
置。
【請求項２】上記浮遊ゲートが中性状態の時の上記メ
モリセルのしきい値電圧が、上記チャネル領域への第２
導電型不純物の導入によって制御されていることを特徴
とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】上記メモリセルの消去状態におけるしき
い値電圧が書き込み状態におけるしきい値電圧よりも小
さい値であることを特徴とする請求項１又は２に記載の
不揮発性半導体記憶装置。
【請求項４】上記メモリセルの消去状態におけるしき
い値電圧が書き込み状態におけるしきい値電圧よりも大
きい値であることを特徴とする請求項１又は２に記載の
不揮発性半導体記憶装置。