JPH05308264A - 周期一致判定回路 - Google Patents
周期一致判定回路Info
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- JPH05308264A JPH05308264A JP4109766A JP10976692A JPH05308264A JP H05308264 A JPH05308264 A JP H05308264A JP 4109766 A JP4109766 A JP 4109766A JP 10976692 A JP10976692 A JP 10976692A JP H05308264 A JPH05308264 A JP H05308264A
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Abstract
(57)【要約】
【目的】マグニチュードコンパレータを使用しない周期
一致判定回路の実現を目的とする。 【構成】第１のクロックに応答してカウント動作を開始
し、第２のクロックに応答して所定カウント値となった
ときに指示信号を出力するカウント手段と、次の第１の
クロックの入力時点において、前記指示信号が既に出力
された状態、非出力状態及び同時点で出力された状態で
あるかを判定する判定手段と、を有することを特徴とす
る。
一致判定回路の実現を目的とする。 【構成】第１のクロックに応答してカウント動作を開始
し、第２のクロックに応答して所定カウント値となった
ときに指示信号を出力するカウント手段と、次の第１の
クロックの入力時点において、前記指示信号が既に出力
された状態、非出力状態及び同時点で出力された状態で
あるかを判定する判定手段と、を有することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、被測定パルスの周期と
基準周期との一致を判定する回路に関し、例えば、モー
タ回転に同期して発生するパルス信号の周期と目標速度
に相当する基準周期とを比較して常に両周期が一致する
ようにフィードバック制御する速度制御装置に好適な周
期一致判定回路に関する。
基準周期との一致を判定する回路に関し、例えば、モー
タ回転に同期して発生するパルス信号の周期と目標速度
に相当する基準周期とを比較して常に両周期が一致する
ようにフィードバック制御する速度制御装置に好適な周
期一致判定回路に関する。
【０００２】
【従来の技術】図６は、従来の周期一致判定回路のブロ
ック図である。図中のＰＬＳは、例えばモータの回転に
同期して発生するパルス信号であり、このＰＬＳ周期は
モータの実回転速度ＶR に対応している。ＶR が高くな
ればＰＬＳ周期が短くなり、Ｖ R が低くなれば逆に長く
なる。
ック図である。図中のＰＬＳは、例えばモータの回転に
同期して発生するパルス信号であり、このＰＬＳ周期は
モータの実回転速度ＶR に対応している。ＶR が高くな
ればＰＬＳ周期が短くなり、Ｖ R が低くなれば逆に長く
なる。
【０００３】従来例におけるＰＬＳ周期と基準周期（こ
の場合、目標速度ＶM に相当する周期）の一致判定は、
以下の通りに行われる。すなわち、ＰＬＳに同期したク
リア信号ＣＬＲによって第１のカウンタ１０のカウント
値をリセット（＝０）し、次いで、カウンタスタート／
ストップコントロール回路１１により、ＰＬＳとＰＬＳ
の間（以下、ＰＬＳの非発生期間）Ｈレベルを継続する
カウントイネーブル信号ＥＮを発生すると、第１のカウ
ンタ１０は、信号ＥＮのＨレベル期間、クロック信号Ｃ
ＬＫをカウントし続けるので、この第１のカウンタ１０
のカウント値と基準値Ｍ（目標速度ＶM に相当する基準
周期のクロック数）とをマグニチュードコンパレータ１
３で比較することにより、基準周期に一致する（ＥＱＵ
ＡＬ）、基準周期よりも短い（ＬＯＷ）、基準周期より
も長い（ＬＡＲＧＥ）といった三つの判定結果が得られ
る。従って、ＬＯＷ判定の場合にはＰＬＳ周期を長目に
制御し、また、ＬＡＲＧＥ判定の場合にはＰＬＳ周期を
短目に制御すれば、ＥＱＵＡＬ判定方向にコントロール
することができる。
の場合、目標速度ＶM に相当する周期）の一致判定は、
以下の通りに行われる。すなわち、ＰＬＳに同期したク
リア信号ＣＬＲによって第１のカウンタ１０のカウント
値をリセット（＝０）し、次いで、カウンタスタート／
ストップコントロール回路１１により、ＰＬＳとＰＬＳ
の間（以下、ＰＬＳの非発生期間）Ｈレベルを継続する
カウントイネーブル信号ＥＮを発生すると、第１のカウ
ンタ１０は、信号ＥＮのＨレベル期間、クロック信号Ｃ
ＬＫをカウントし続けるので、この第１のカウンタ１０
のカウント値と基準値Ｍ（目標速度ＶM に相当する基準
周期のクロック数）とをマグニチュードコンパレータ１
３で比較することにより、基準周期に一致する（ＥＱＵ
ＡＬ）、基準周期よりも短い（ＬＯＷ）、基準周期より
も長い（ＬＡＲＧＥ）といった三つの判定結果が得られ
る。従って、ＬＯＷ判定の場合にはＰＬＳ周期を長目に
制御し、また、ＬＡＲＧＥ判定の場合にはＰＬＳ周期を
短目に制御すれば、ＥＱＵＡＬ判定方向にコントロール
することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、マグニ
チュードコンパレータを使用する従来の周期一致判定回
路にあっては、例えば判定精度を高めるためにカウント
値を多ビット化しようとすると、そのビット数に比例し
てマグニチュードコンパレータが大型化するから、回路
全体をコンパクトに構成できないといった解決すべき課
題があった。
チュードコンパレータを使用する従来の周期一致判定回
路にあっては、例えば判定精度を高めるためにカウント
値を多ビット化しようとすると、そのビット数に比例し
てマグニチュードコンパレータが大型化するから、回路
全体をコンパクトに構成できないといった解決すべき課
題があった。
【０００５】図７（ａ）は、Ａ0 からＡ3 までの４ビッ
トのカウント値とＢ0 からＢ3 までの４ビットの基準値
とを比較するマグニチュードコンパレータ１３の構成図
である。ビット数と同数のイクスクルーシブオアゲート
１３ａ〜１３ｄ、及び、それよりも１個少ないセレクタ
回路１３ｅ〜１３ｇを備えると共に、ＣＯＭＰＡＲＥＯ
ＵＴ信号ＣＯ出力用のセレクタ回路１３ｈ、多入力ナン
ドゲート１３ｉ、及び、インバータゲート１３ｊを備え
る。これらの構成要素のうち、イクスクルーシブオアゲ
ート１３ａ〜１３ｄやセレクタ回路１３ｅ〜１３ｇが、
入力ビット数に比例して増大する。なお、同図（ｂ）は
セレクタ回路１３ｅ〜１３ｇの構成図であり、セレクタ
回路は一般に、１個のインバータゲート１３ｋや２個の
アンドゲート１３ｌ、１３ｍ及び１個のオアゲート１３
ｎ等を備えて構成される。 ［目的］そこで、本発明は、マグニチュードコンパレー
タを使用しない周期一致判定回路の実現を目的とする。
トのカウント値とＢ0 からＢ3 までの４ビットの基準値
とを比較するマグニチュードコンパレータ１３の構成図
である。ビット数と同数のイクスクルーシブオアゲート
１３ａ〜１３ｄ、及び、それよりも１個少ないセレクタ
回路１３ｅ〜１３ｇを備えると共に、ＣＯＭＰＡＲＥＯ
ＵＴ信号ＣＯ出力用のセレクタ回路１３ｈ、多入力ナン
ドゲート１３ｉ、及び、インバータゲート１３ｊを備え
る。これらの構成要素のうち、イクスクルーシブオアゲ
ート１３ａ〜１３ｄやセレクタ回路１３ｅ〜１３ｇが、
入力ビット数に比例して増大する。なお、同図（ｂ）は
セレクタ回路１３ｅ〜１３ｇの構成図であり、セレクタ
回路は一般に、１個のインバータゲート１３ｋや２個の
アンドゲート１３ｌ、１３ｍ及び１個のオアゲート１３
ｎ等を備えて構成される。 ［目的］そこで、本発明は、マグニチュードコンパレー
タを使用しない周期一致判定回路の実現を目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１のクロックに応答してカウント動作
を開始し、第２のクロックに応答して所定カウント値と
なったときに指示信号を出力するカウント手段と、次の
第１のクロックの入力時点において、前記指示信号が既
に出力された状態、非出力状態及び同時点で出力された
状態であるかを判定する判定手段と、を有することを特
徴とする。
成するために、第１のクロックに応答してカウント動作
を開始し、第２のクロックに応答して所定カウント値と
なったときに指示信号を出力するカウント手段と、次の
第１のクロックの入力時点において、前記指示信号が既
に出力された状態、非出力状態及び同時点で出力された
状態であるかを判定する判定手段と、を有することを特
徴とする。
【０００７】
【作用】本発明では、多ビット信号同士の比較判定では
なく、何れも二値化信号である第１のクロックと指示信
号の２つの信号に基づいて周期一致が判定される。従っ
て、マグニチュードコンパレータを不要にでき、回路を
コンパクトに構成することができる。
なく、何れも二値化信号である第１のクロックと指示信
号の２つの信号に基づいて周期一致が判定される。従っ
て、マグニチュードコンパレータを不要にでき、回路を
コンパクトに構成することができる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図５は本発明に係る周期一致判定回路の一
実施例を示す図である。まず、原理的な構成を説明す
る。図１において、２０はカウント手段、２１は判定手
段である。カウント手段２０は、被測定パルス（第１の
クロック）ＰＬＳの周期が１クロックＣＬＫのｎ倍（以
下、このｎ×ＣＬＫの値を基準周期Ｎと言う）で与えら
れるとき、被測定パルスの発生時点から基準周期Ｎの値
をカウントダウンしてゆき、Ｎ＝ゼロとなった時点で所
定論理の二値化信号ＺＥＲＯを発生するものであり、ま
た、判定手段２１は、該二値化信号ＺＥＲＯと被測定パ
ルスＰＬＳとに基づいてパルス周期の一致を判定するも
のである。ここで、判定手段２１は、２つのアンドゲー
トＧａ、Ｇｂ（以下、第１アンドゲート、第２アンドゲ
ートと言う）から構成され、これら第１、第２アンドゲ
ートＧａ、Ｇｂの真理値表は、次表１に示される。な
お、ＣＬＲはＰＬＳの１つに同期して発生するクリア信
号、ＦＦ１、ＦＦ２はＧａの出力とＧｂの出力をそれぞ
れ保持するフリップフロップである。
する。図１〜図５は本発明に係る周期一致判定回路の一
実施例を示す図である。まず、原理的な構成を説明す
る。図１において、２０はカウント手段、２１は判定手
段である。カウント手段２０は、被測定パルス（第１の
クロック）ＰＬＳの周期が１クロックＣＬＫのｎ倍（以
下、このｎ×ＣＬＫの値を基準周期Ｎと言う）で与えら
れるとき、被測定パルスの発生時点から基準周期Ｎの値
をカウントダウンしてゆき、Ｎ＝ゼロとなった時点で所
定論理の二値化信号ＺＥＲＯを発生するものであり、ま
た、判定手段２１は、該二値化信号ＺＥＲＯと被測定パ
ルスＰＬＳとに基づいてパルス周期の一致を判定するも
のである。ここで、判定手段２１は、２つのアンドゲー
トＧａ、Ｇｂ（以下、第１アンドゲート、第２アンドゲ
ートと言う）から構成され、これら第１、第２アンドゲ
ートＧａ、Ｇｂの真理値表は、次表１に示される。な
お、ＣＬＲはＰＬＳの１つに同期して発生するクリア信
号、ＦＦ１、ＦＦ２はＧａの出力とＧｂの出力をそれぞ
れ保持するフリップフロップである。
【０００９】
【００１０】このような構成において、最初のＰＬＳ発
生に応答してＣＬＲがＬレベルで入力すると、ＦＦ1 と
ＦＦ2 の出力Ｑ、すなわち信号ＳＨＯＲＴとＬＯＮＧが
共に初期値のＬレベルにリセットされ、同時に、カウン
ト手段２０に基準周期Ｎがロードされる。カウント手段
２０は１ＣＬＫごとに−１づつＮの値をカウントダウン
してゆき、次のＰＬＳが発生（ＰＬＳ＝Ｈレベル）した
ときにＮ＝０であればＨレベル、それ以外であればＬレ
ベルとなる二値化信号ＺＥＲＯを出力する。
生に応答してＣＬＲがＬレベルで入力すると、ＦＦ1 と
ＦＦ2 の出力Ｑ、すなわち信号ＳＨＯＲＴとＬＯＮＧが
共に初期値のＬレベルにリセットされ、同時に、カウン
ト手段２０に基準周期Ｎがロードされる。カウント手段
２０は１ＣＬＫごとに−１づつＮの値をカウントダウン
してゆき、次のＰＬＳが発生（ＰＬＳ＝Ｈレベル）した
ときにＮ＝０であればＨレベル、それ以外であればＬレ
ベルとなる二値化信号ＺＥＲＯを出力する。
【００１１】ここで、信号ＳＨＯＲＴは、図２（ａ）に
示すように、次のＰＬＳが発生した時点ｔａにおいて、
Ｎ＝０ではなく（すなわちＺＥＲＯ＝Ｌレベル）、且
つ、同時点ｔａでのＬＯＮＧがＬレベル（リセット状態
のまま）であれば、Ｈレベルにセットされる。また、信
号ＬＯＮＧは、同図（ｂ）に示すように、Ｎ＝０（すな
わちＺＥＲＯ＝Ｈレベル）となった時点ｔｂで次のＰＬ
Ｓが未発生であり（すなわちＰＬＳ＝Ｌレベル）、且
つ、同時点ｔｂでのＳＨＯＲＴがＬレベルであれば、Ｈ
レベルにセットされる。
示すように、次のＰＬＳが発生した時点ｔａにおいて、
Ｎ＝０ではなく（すなわちＺＥＲＯ＝Ｌレベル）、且
つ、同時点ｔａでのＬＯＮＧがＬレベル（リセット状態
のまま）であれば、Ｈレベルにセットされる。また、信
号ＬＯＮＧは、同図（ｂ）に示すように、Ｎ＝０（すな
わちＺＥＲＯ＝Ｈレベル）となった時点ｔｂで次のＰＬ
Ｓが未発生であり（すなわちＰＬＳ＝Ｌレベル）、且
つ、同時点ｔｂでのＳＨＯＲＴがＬレベルであれば、Ｈ
レベルにセットされる。
【００１２】さらに、これらの信号ＳＨＯＲＴ及びＬＯ
ＮＧは、次のＰＬＳが発生したときにＮ＝０であれば
（すなわちＺＥＲＯ＝Ｈレベルであれば）、何れもリセ
ット状態（Ｌレベル）を維持する。従って、かかる原理
構成によれば、ＦＦ1 とＦＦ2 の出力Ｑ、すなわち信号
ＳＨＯＲＴとＬＯＮＧの論理をモニタすることにより、
実際のＰＬＳ周期が基準周期に一致している（ＳＨＯＲ
ＴとＬＯＮＧが共にＬレベル）、基準周期よりも短い
（ＳＨＯＲＴだけがＨレベル）、あるいは、基準周期よ
りも長い（ＬＯＮＧだけがＨレベル）、といった三種類
の判定結果を、マグニチュードコンパレータを使用する
ことなく得ることができる。この結果、周期計測の精度
を高めるために、基準周期Ｎのビット数を増大した場合
でも、カウント手段２０の多ビット化だけで容易に対処
でき、コンパクトな回路構成とすることができる。
ＮＧは、次のＰＬＳが発生したときにＮ＝０であれば
（すなわちＺＥＲＯ＝Ｈレベルであれば）、何れもリセ
ット状態（Ｌレベル）を維持する。従って、かかる原理
構成によれば、ＦＦ1 とＦＦ2 の出力Ｑ、すなわち信号
ＳＨＯＲＴとＬＯＮＧの論理をモニタすることにより、
実際のＰＬＳ周期が基準周期に一致している（ＳＨＯＲ
ＴとＬＯＮＧが共にＬレベル）、基準周期よりも短い
（ＳＨＯＲＴだけがＨレベル）、あるいは、基準周期よ
りも長い（ＬＯＮＧだけがＨレベル）、といった三種類
の判定結果を、マグニチュードコンパレータを使用する
ことなく得ることができる。この結果、周期計測の精度
を高めるために、基準周期Ｎのビット数を増大した場合
でも、カウント手段２０の多ビット化だけで容易に対処
でき、コンパクトな回路構成とすることができる。
【００１３】次に、実用的な構成を説明する。図３にお
いて、３０はカウント手段、４０は判定手段、５０は周
辺回路である。カウント手段３０は、基準周期Ｎに相当
する値をもつ多ビット構成の比較データを保持するレジ
スタ３１と、所定の信号ＬＤに同期してレジスタ３１内
のデータ（Ｎ）をロードすると共に、当該Ｎの値をＣＬ
Ｋに同期して−１づつカウントダウンし、Ｎ＝０となっ
たときにＨレベル、それ以外ではＬレベルとなる二値化
信号ＺＥＲＯを発生するダウンカウンタ３２とを有す
る。
いて、３０はカウント手段、４０は判定手段、５０は周
辺回路である。カウント手段３０は、基準周期Ｎに相当
する値をもつ多ビット構成の比較データを保持するレジ
スタ３１と、所定の信号ＬＤに同期してレジスタ３１内
のデータ（Ｎ）をロードすると共に、当該Ｎの値をＣＬ
Ｋに同期して−１づつカウントダウンし、Ｎ＝０となっ
たときにＨレベル、それ以外ではＬレベルとなる二値化
信号ＺＥＲＯを発生するダウンカウンタ３２とを有す
る。
【００１４】判定手段４０は、同一構成の第１及び第２
のステータス生成回路４１、４２と、これも同一構成の
第１及び第２のセレクタ４３、４４と、１個のインバー
タゲート４５とを含んで構成され、周辺回路５０で作ら
れた１パルス周期ごとに論理が反転する信号Ｇ1 ／Ｇ2
（ＨレベルのときにＧ1 、ＬレベルのときにＧ2 ）に同
期して、第１及び第２のステータス生成回路４１、４２
を交互に動作させると共に、それぞれの生成回路の出力
を選択的に出力させるものである。すなわち、信号Ｇ1
／Ｇ2 のＨレベル期間では第１のステータス生成回路４
３を、また、Ｌレベル期間では第２のステータス生成回
路４４を動作させ、同時に、信号Ｇ1 ／Ｇ2 のＨレベル
期間では第１及び第２のセレクタ４３、４４を「Ａ側入
力」に切り換え、また、信号Ｇ1 ／Ｇ2 のＬレベル期間
では第１及び第２のセレクタ４３、４４を「Ｂ側入力」
に切り換えることにより、第１のステータス生成回路４
１の出力（ＳＨＯＲＴ１、ＬＯＮＧ1 ）と、第２のステ
ータス生成回路４２の出力（、ＳＨＯＲＴ2 ＬＯＮ
Ｇ2 ）とを１パルス周期ごとに選択し、判定結果信号
（ＳＨＯＲＴ、ＬＯＮＧ）として出力するものである。
のステータス生成回路４１、４２と、これも同一構成の
第１及び第２のセレクタ４３、４４と、１個のインバー
タゲート４５とを含んで構成され、周辺回路５０で作ら
れた１パルス周期ごとに論理が反転する信号Ｇ1 ／Ｇ2
（ＨレベルのときにＧ1 、ＬレベルのときにＧ2 ）に同
期して、第１及び第２のステータス生成回路４１、４２
を交互に動作させると共に、それぞれの生成回路の出力
を選択的に出力させるものである。すなわち、信号Ｇ1
／Ｇ2 のＨレベル期間では第１のステータス生成回路４
３を、また、Ｌレベル期間では第２のステータス生成回
路４４を動作させ、同時に、信号Ｇ1 ／Ｇ2 のＨレベル
期間では第１及び第２のセレクタ４３、４４を「Ａ側入
力」に切り換え、また、信号Ｇ1 ／Ｇ2 のＬレベル期間
では第１及び第２のセレクタ４３、４４を「Ｂ側入力」
に切り換えることにより、第１のステータス生成回路４
１の出力（ＳＨＯＲＴ１、ＬＯＮＧ1 ）と、第２のステ
ータス生成回路４２の出力（、ＳＨＯＲＴ2 ＬＯＮ
Ｇ2 ）とを１パルス周期ごとに選択し、判定結果信号
（ＳＨＯＲＴ、ＬＯＮＧ）として出力するものである。
【００１５】周辺回路５０は、周期的に発生する測定信
号のエッジを検出し、パルス状の信号ＰＬＳに整形して
出力するエッジ検出・波形整形部５１と、１ＰＬＳ周期
ごとにＨレベル／Ｌレベルを繰り返す信号Ｇ1 ／Ｇ2 を
発生する複合ゲート５２及びフリップフロップ５３から
なる信号生成部５４とを含んで構成される。ここで、図
４（ａ）は、第１及び第２のステータス生成回路４１、
４２に共通の回路図であり、代表して、第１のステータ
ス生成回路４１は、３つの負論理入力を含む４入力のナ
ンドゲート４１ａと、２つの負論理入力を含む３入力の
ナンドゲート４１ｂと、２入力のナンドゲート４１ｃ
と、２個のオアゲート４１ｄ、４１ｅと、２個のアンド
ゲート４１ｆ、４１ｇと、２個のフリップフロップ４１
ｈ、４１ｉとを含んで構成される。また、同図（ｂ）
は、第１及び第２のセレクタ４３、４４に共通の回路図
であり、代表して、第１のセレクタ４３は、端子Ｓに入
力する信号（Ｇ1 ／Ｇ2 ）がＨレベルのときにＡ入力を
選択するアンドゲート４３ａと、ＬレベルのときにＢ入
力を選択するアンドゲート４３ｂと、これら２つのアン
ドゲート４３ａ、４３ｂによって選択された信号を出力
端子Ｙから外部に取り出すオアゲート４３ｃとを含んで
構成される。
号のエッジを検出し、パルス状の信号ＰＬＳに整形して
出力するエッジ検出・波形整形部５１と、１ＰＬＳ周期
ごとにＨレベル／Ｌレベルを繰り返す信号Ｇ1 ／Ｇ2 を
発生する複合ゲート５２及びフリップフロップ５３から
なる信号生成部５４とを含んで構成される。ここで、図
４（ａ）は、第１及び第２のステータス生成回路４１、
４２に共通の回路図であり、代表して、第１のステータ
ス生成回路４１は、３つの負論理入力を含む４入力のナ
ンドゲート４１ａと、２つの負論理入力を含む３入力の
ナンドゲート４１ｂと、２入力のナンドゲート４１ｃ
と、２個のオアゲート４１ｄ、４１ｅと、２個のアンド
ゲート４１ｆ、４１ｇと、２個のフリップフロップ４１
ｈ、４１ｉとを含んで構成される。また、同図（ｂ）
は、第１及び第２のセレクタ４３、４４に共通の回路図
であり、代表して、第１のセレクタ４３は、端子Ｓに入
力する信号（Ｇ1 ／Ｇ2 ）がＨレベルのときにＡ入力を
選択するアンドゲート４３ａと、ＬレベルのときにＢ入
力を選択するアンドゲート４３ｂと、これら２つのアン
ドゲート４３ａ、４３ｂによって選択された信号を出力
端子Ｙから外部に取り出すオアゲート４３ｃとを含んで
構成される。
【００１６】第１のステータス生成回路４１（または第
２のステータス生成回路４２）は、Ｇ1 ／Ｇ2 のＨレベ
ル期間に（第２のステータス生成回路４２の場合はイン
バータゲート４５によって反転されるからＬレベル期
間）、最初のＰＬＳがＨレベルで入力すると、ナンドゲ
ート４１ｃの出力をＬレベルにして２個のフリップフロ
ップ４１ｈ、４１ｉを共にリセット（出力Ｑ＝Ｌレベ
ル）し、その後、ダウンカウンタ３２から出力される信
号ＺＥＲＯとパルス信号ＰＬＳに基づいて、当該パルス
信号ＰＬＳの周期と基準周期Ｎとの一致／不一致を判定
する。 ＜判定動作その１＞：基準周期ＮよりもＰＬＳ周期が短
い場合の不一致判定 次のＰＬＳがＨレベルで入力したときに、信号ＺＥＲＯ
がＬレベルであり（すなわちダウンカウンタ３２のカウ
ント値がゼロに到達していない）、且つ、フリップフロ
ップ４１ｉがリセット状態であれば、ナンドゲート４１
ａの出力がＨレベルになるため、フリップフロップ４１
ｈの出力Ｑ（第１のステータス生成回路４１であればＳ
ＨＯＲＴ１、第２のステータス生成回路４２であればＳ
ＨＯＲＴ 2 ）がＨレベルにセットされる。 ＜判定動作その２＞：基準周期ＮよりもＰＬＳ周期が長
い場合の不一致判定 信号ＺＥＲＯがＨレベルとなったときに（すなわちダウ
ンカウンタ３２のカウント値がゼロに到達したとき）、
次のＰＬＳが入力していなければ、ナンドゲート４１ｂ
の出力がＨレベルになるため、フリップフロップ４１ｉ
の出力Ｑ（第１のステータス生成回路４１であればＬＯ
ＮＧ1 、第２のステータス生成回路４２であればＬＯＮ
Ｇ2 ）がＨレベルにセットされる。 ＜判定動作その３＞：基準周期ＮとＰＬＳ周期が等しい
場合の一致判定 次のＰＬＳの入力タイミングと信号ＺＥＲＯのＨレベル
のタイミングが一致したときには、ナンドゲート４１ａ
とナンドゲート４１ｂの出力が共にＬレベルになるた
め、フリップフロップ４１ｈ、４１ｉはどちらもセット
されず、リセット状態を維持する。
２のステータス生成回路４２）は、Ｇ1 ／Ｇ2 のＨレベ
ル期間に（第２のステータス生成回路４２の場合はイン
バータゲート４５によって反転されるからＬレベル期
間）、最初のＰＬＳがＨレベルで入力すると、ナンドゲ
ート４１ｃの出力をＬレベルにして２個のフリップフロ
ップ４１ｈ、４１ｉを共にリセット（出力Ｑ＝Ｌレベ
ル）し、その後、ダウンカウンタ３２から出力される信
号ＺＥＲＯとパルス信号ＰＬＳに基づいて、当該パルス
信号ＰＬＳの周期と基準周期Ｎとの一致／不一致を判定
する。 ＜判定動作その１＞：基準周期ＮよりもＰＬＳ周期が短
い場合の不一致判定 次のＰＬＳがＨレベルで入力したときに、信号ＺＥＲＯ
がＬレベルであり（すなわちダウンカウンタ３２のカウ
ント値がゼロに到達していない）、且つ、フリップフロ
ップ４１ｉがリセット状態であれば、ナンドゲート４１
ａの出力がＨレベルになるため、フリップフロップ４１
ｈの出力Ｑ（第１のステータス生成回路４１であればＳ
ＨＯＲＴ１、第２のステータス生成回路４２であればＳ
ＨＯＲＴ 2 ）がＨレベルにセットされる。 ＜判定動作その２＞：基準周期ＮよりもＰＬＳ周期が長
い場合の不一致判定 信号ＺＥＲＯがＨレベルとなったときに（すなわちダウ
ンカウンタ３２のカウント値がゼロに到達したとき）、
次のＰＬＳが入力していなければ、ナンドゲート４１ｂ
の出力がＨレベルになるため、フリップフロップ４１ｉ
の出力Ｑ（第１のステータス生成回路４１であればＬＯ
ＮＧ1 、第２のステータス生成回路４２であればＬＯＮ
Ｇ2 ）がＨレベルにセットされる。 ＜判定動作その３＞：基準周期ＮとＰＬＳ周期が等しい
場合の一致判定 次のＰＬＳの入力タイミングと信号ＺＥＲＯのＨレベル
のタイミングが一致したときには、ナンドゲート４１ａ
とナンドゲート４１ｂの出力が共にＬレベルになるた
め、フリップフロップ４１ｈ、４１ｉはどちらもセット
されず、リセット状態を維持する。
【００１７】以上のように、本実施例によれば、そのタ
イミングチャートを図５に示すように、ダウンカウンタ
３２の値がゼロになる前に次のＰＬＳが発生した場合
（時点ｔ1 ）には、第１のステータス生成回路４１によ
ってその不一致状態を判定でき、信号ＳＨＯＲＴ1 （Ｈ
レベル）を判定結果信号「ＳＨＯＲＴ」として出力する
ことができる。また、ダウンカウンタ３２の値がゼロに
なったとき（時点ｔ2 ）に、次のＰＬＳが発生していな
ければ、第２のステータス生成回路４２によってその不
一致状態を判定でき、次のＰＬＳが発生したとき（時点
ｔ3 ）に、信号ＬＯＮＧ2 （Ｈレベル）を判定結果信号
「ＬＯＮＧ」として出力することができる。さらにま
た、ダウンカウンタ３２の値がゼロになると同時に次の
ＰＬＳが発生した場合（時点ｔ4 ）には、第１のステー
タス生成回路４１と第２のステータス生成回路４２の双
方でその一致状態を判定でき、２つの判定結果信号「Ｓ
ＨＯＲＴ」「ＬＯＮＧ」を共にＬレベルにして出力する
ことができる。
イミングチャートを図５に示すように、ダウンカウンタ
３２の値がゼロになる前に次のＰＬＳが発生した場合
（時点ｔ1 ）には、第１のステータス生成回路４１によ
ってその不一致状態を判定でき、信号ＳＨＯＲＴ1 （Ｈ
レベル）を判定結果信号「ＳＨＯＲＴ」として出力する
ことができる。また、ダウンカウンタ３２の値がゼロに
なったとき（時点ｔ2 ）に、次のＰＬＳが発生していな
ければ、第２のステータス生成回路４２によってその不
一致状態を判定でき、次のＰＬＳが発生したとき（時点
ｔ3 ）に、信号ＬＯＮＧ2 （Ｈレベル）を判定結果信号
「ＬＯＮＧ」として出力することができる。さらにま
た、ダウンカウンタ３２の値がゼロになると同時に次の
ＰＬＳが発生した場合（時点ｔ4 ）には、第１のステー
タス生成回路４１と第２のステータス生成回路４２の双
方でその一致状態を判定でき、２つの判定結果信号「Ｓ
ＨＯＲＴ」「ＬＯＮＧ」を共にＬレベルにして出力する
ことができる。
【００１８】従って、多ビット化による構成上の影響を
受けるのはカウント手段３０だけであるから、マグニチ
ュードコンパレータのように回路全体が大規模化するこ
となく、回路のコンパクト化を図ることがができるとい
う前記原理構成と同様の効果に加え、本実施例ではさら
に、ＰＬＳ周期を繰り返して一致判定できるという特有
の効果を得ることができる。
受けるのはカウント手段３０だけであるから、マグニチ
ュードコンパレータのように回路全体が大規模化するこ
となく、回路のコンパクト化を図ることがができるとい
う前記原理構成と同様の効果に加え、本実施例ではさら
に、ＰＬＳ周期を繰り返して一致判定できるという特有
の効果を得ることができる。
【００１９】
【発明の効果】本発明によれば、マグニチュードコンパ
レータを使用しない周期一致判定回路を実現でき、特
に、回路を大規模化することなく多ビット化できる周期
一致判定回路を実現できる。
レータを使用しない周期一致判定回路を実現でき、特
に、回路を大規模化することなく多ビット化できる周期
一致判定回路を実現できる。
【図１】一実施例の原理構成図である。
【図２】図１のタイミングチャートである。
【図３】一実施例の具体的な構成図である。
【図４】第１及び第２のステータス生成回路に共通の回
路図及び第１及び第２のセレクタに共通の回路図であ
る。
路図及び第１及び第２のセレクタに共通の回路図であ
る。
【図５】図３のタイミングチャートである。
【図６】従来例のブロック図である。
【図７】マグニチュードコンパレータの構成図及びそれ
に含まれるセレクタの構成図である。
に含まれるセレクタの構成図である。
ＰＬＳ：被測定パルス ＺＥＲＯ：二値化信号 ２０：カウント手段 ２１：判定手段 ３０：カウント手段 ４０：判定手段
Claims (1)
- 【請求項１】第１のクロックに応答してカウント動作を
開始し、第２のクロックに応答して所定カウント値とな
ったときに指示信号を出力するカウント手段と、 次の第１のクロックの入力時点において、前記指示信号
が既に出力された状態、非出力状態及び同時点で出力さ
れた状態であるかを判定する判定手段と、を有すること
を特徴とする周期一致判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109766A JPH05308264A (ja) | 1992-04-28 | 1992-04-28 | 周期一致判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109766A JPH05308264A (ja) | 1992-04-28 | 1992-04-28 | 周期一致判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308264A true JPH05308264A (ja) | 1993-11-19 |
Family
ID=14518694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109766A Withdrawn JPH05308264A (ja) | 1992-04-28 | 1992-04-28 | 周期一致判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308264A (ja) |
-
1992
- 1992-04-28 JP JP4109766A patent/JPH05308264A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |