JPS6156903B2 - - Google Patents
Info
- Publication number
- JPS6156903B2 JPS6156903B2 JP55029281A JP2928180A JPS6156903B2 JP S6156903 B2 JPS6156903 B2 JP S6156903B2 JP 55029281 A JP55029281 A JP 55029281A JP 2928180 A JP2928180 A JP 2928180A JP S6156903 B2 JPS6156903 B2 JP S6156903B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- line
- signal
- circuit
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 210000004899 c-terminal region Anatomy 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 2
- 230000001143 conditioned effect Effects 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
- H03K23/005—Counters counting in a non-natural counting order, e.g. random counters using minimum change code, e.g. Gray Code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/542—Ring counters, i.e. feedback shift register counters with crossed-couplings, i.e. Johnson counters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Liquid Crystal Display Device Control (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はカウンタに関し、更に具体的には、２
進コードとは異なるコードでカウントするカウン
タに関する。
進コードとは異なるコードでカウントするカウン
タに関する。
従来のカウンタは一般に、カウンタによつてカ
ウントされるべき相次ぐパルスについて、（２ビ
ツト・カウンタでは）00、01、10、11及び00の２
進コード・シーケンスでカウントしていた。も
し、例えば値100を記録できるように複数の２ビ
ツト・カウンタが用いられる場合は、値11を保持
している最初の段の２つのラツチ即ち記憶装置の
出力のANDを取ることが必要である。例えばカ
ウント110100のように４つ以上のカウント値が必
要な場合は、すべての前段のラツチの出力の
ANDを同時に取る必要がある。これは回路を複
雑にしていた。
ウントされるべき相次ぐパルスについて、（２ビ
ツト・カウンタでは）00、01、10、11及び00の２
進コード・シーケンスでカウントしていた。も
し、例えば値100を記録できるように複数の２ビ
ツト・カウンタが用いられる場合は、値11を保持
している最初の段の２つのラツチ即ち記憶装置の
出力のANDを取ることが必要である。例えばカ
ウント110100のように４つ以上のカウント値が必
要な場合は、すべての前段のラツチの出力の
ANDを同時に取る必要がある。これは回路を複
雑にしていた。
本発明の目的はカウンタの前段即ち前のセグメ
ントから後続する段即ちセグメントへ１つのカウ
ント・パルスを供給するだけで所望のカウント動
作を行なうことができる改良されたカウンタを提
供することである。
ントから後続する段即ちセグメントへ１つのカウ
ント・パルスを供給するだけで所望のカウント動
作を行なうことができる改良されたカウンタを提
供することである。
本発明の良好な形態では、カウンタは夫々２ビ
ツトの内容を有する２つのカウンタ・セグメント
を含む。各カウンタ・セグメントは各セグメント
の２ビツトのうち１度に１ビツトしか変化しない
ような00、01、11、10及び00のグレイ・コード・
シーケンスでカウントするように構成される。従
つて、後続するセグメントに最初に新しいビツト
状態を与える場合は、前段のセグメントのビツ
ト・ラツチの一方のカウントを同時に変えるだけ
でよい。このときカウンタ全体のカウント値はカ
ウント値0010から0100へ変化する。この構成によ
れば、回路の複雑さを減じることができる。
ツトの内容を有する２つのカウンタ・セグメント
を含む。各カウンタ・セグメントは各セグメント
の２ビツトのうち１度に１ビツトしか変化しない
ような00、01、11、10及び00のグレイ・コード・
シーケンスでカウントするように構成される。従
つて、後続するセグメントに最初に新しいビツト
状態を与える場合は、前段のセグメントのビツ
ト・ラツチの一方のカウントを同時に変えるだけ
でよい。このときカウンタ全体のカウント値はカ
ウント値0010から0100へ変化する。この構成によ
れば、回路の複雑さを減じることができる。
次に図面を参照して良好な実施例について説明
する。本発明のカウンタは縦続接続されたカウン
タ・セグメントよりなる。２つのこのようなカウ
ンタ・セグメントは第３図にカウンタ・セグメン
ト２及びカウンタ・セグメント１として示されて
いる。以後詳細に説明するが、これらのカウン
タ・セグメントは第４図に示されるようにグレ
イ・コードでカウントする。
する。本発明のカウンタは縦続接続されたカウン
タ・セグメントよりなる。２つのこのようなカウ
ンタ・セグメントは第３図にカウンタ・セグメン
ト２及びカウンタ・セグメント１として示されて
いる。以後詳細に説明するが、これらのカウン
タ・セグメントは第４図に示されるようにグレ
イ・コードでカウントする。
２つのカウンタ・セグメントの各々はシフト・
レジスタ・ラツチ（SRL）形式の２つのラツチ回
路を含み、これらのSRLは後述するようにテス
ト・モードにおいてシフト・レジスタの一部とし
て用いられる。カウンタ・セグメント２はSRL−
３及びSRL−２を含み、カウンタ・セグメント１
はSRL−１及びSRL−０を含む。SRL−３は第４
図の列３に示されている状態変化を発生し、SRL
−２，SRL−１，SRL−０は第４図の列２，１，
０に示される状態変化を発生する。第１Ａ図〜第
１Ｅ図に示されている本発明のカウンタの詳細図
では、SRL−３，SRL−２，SRL−１，SRL−０
の出力は夫々端子Ｗ，Ｘ，Ｙ，Ｚに発生される。
レジスタ・ラツチ（SRL）形式の２つのラツチ回
路を含み、これらのSRLは後述するようにテス
ト・モードにおいてシフト・レジスタの一部とし
て用いられる。カウンタ・セグメント２はSRL−
３及びSRL−２を含み、カウンタ・セグメント１
はSRL−１及びSRL−０を含む。SRL−３は第４
図の列３に示されている状態変化を発生し、SRL
−２，SRL−１，SRL−０は第４図の列２，１，
０に示される状態変化を発生する。第１Ａ図〜第
１Ｅ図に示されている本発明のカウンタの詳細図
では、SRL−３，SRL−２，SRL−１，SRL−０
の出力は夫々端子Ｗ，Ｘ，Ｙ，Ｚに発生される。
第１Ｂ図〜第１Ｅ図に示されているように、
SRL−３はラツチＬ１ｄ及びＬ２ｄを含み、SRL
−２，SRL−１，SRL−０は夫々ラツチＬ１ｃ及
びＬ２ｃ，Ｌ１ｂ及びＬ２ｂ，Ｌ１ａ及びＬ２ｂ
を含む。Ｌ１のラツチＬ１ｄ，Ｌ１ｃ，Ｌ１ｂ，
Ｌ１ａは同じであり、Ｌ２のラツチＬ２ｄ，Ｌ２
ｃ，Ｌ２ｂ，Ｌ２ａは同じである。
SRL−３はラツチＬ１ｄ及びＬ２ｄを含み、SRL
−２，SRL−１，SRL−０は夫々ラツチＬ１ｃ及
びＬ２ｃ，Ｌ１ｂ及びＬ２ｂ，Ｌ１ａ及びＬ２ｂ
を含む。Ｌ１のラツチＬ１ｄ，Ｌ１ｃ，Ｌ１ｂ，
Ｌ１ａは同じであり、Ｌ２のラツチＬ２ｄ，Ｌ２
ｃ，Ｌ２ｂ，Ｌ２ａは同じである。
Ｌ２の４つのラツチは入力端子Ｇ，Ｂ及び出力
端子Ｈ，Ｊを有し、Ｌ１の４つのラツチは入力端
子Ａ，Ｉ，Ｃ，Ｓ，Ｒ及び出力端子Ｆを有する。
Ｌ１のラツチの各々は、セツト信号がＳ入力端子
に印加され次いでクロツク・パルスが端子Ｃに印
加されたときセツトされるように構成されてい
る。このときＦ出力端子の信号は非能動レベル
（０レベル）から能動レベル（１レベル）へ変化
する。Ｌ１のラツチは更に、リセツト信号がＲ入
力端子に印加され続いてＣ端子にパルスが印加さ
れたときリセツトされるように構成されており、
そして出力端子Ｆの信号を１レベルから０レベル
に変える。入力端子Ｃ，Ｓ，Ｒはこのように“通
常モード”で用いられる。
端子Ｈ，Ｊを有し、Ｌ１の４つのラツチは入力端
子Ａ，Ｉ，Ｃ，Ｓ，Ｒ及び出力端子Ｆを有する。
Ｌ１のラツチの各々は、セツト信号がＳ入力端子
に印加され次いでクロツク・パルスが端子Ｃに印
加されたときセツトされるように構成されてい
る。このときＦ出力端子の信号は非能動レベル
（０レベル）から能動レベル（１レベル）へ変化
する。Ｌ１のラツチは更に、リセツト信号がＲ入
力端子に印加され続いてＣ端子にパルスが印加さ
れたときリセツトされるように構成されており、
そして出力端子Ｆの信号を１レベルから０レベル
に変える。入力端子Ｃ，Ｓ，Ｒはこのように“通
常モード”で用いられる。
Ｌ１とＬ２のラツチの端子Ｆ，Ｇは一緒に接続
されており、Ｌ２のラツチはＦ端子にどのような
値が現われてもこの値が、Ｌ２のラツチのＢ端子
にその後パルスが現われたときＬ２のラツチにゲ
ートされるように構成されている。Ｈ単子の信号
はＬ２のラツチがセツトされたとき１であり、Ｌ
２のラツチがリセツトされたとき０である。Ｊ端
子の信号はＨ端子の信号の反転形である。Ｌ２の
ラツチにどのような値がラツチされても、これら
の値はＢ端子に次のパルスが現われるまでは維持
される。
されており、Ｌ２のラツチはＦ端子にどのような
値が現われてもこの値が、Ｌ２のラツチのＢ端子
にその後パルスが現われたときＬ２のラツチにゲ
ートされるように構成されている。Ｈ単子の信号
はＬ２のラツチがセツトされたとき１であり、Ｌ
２のラツチがリセツトされたとき０である。Ｊ端
子の信号はＨ端子の信号の反転形である。Ｌ２の
ラツチにどのような値がラツチされても、これら
の値はＢ端子に次のパルスが現われるまでは維持
される。
Ｌ１のラツチへの入力端子Ａ，Ｉは“テスト・
モード”でのみ用いられる。テスト・モードで
は、データはスキヤン・データ端子ＩからＬ１及
びＬ２のラツチヘスキヤン・インされる。端子Ｉ
のデータは次いでＡ端子にパルスが現われたとき
Ｌ１のラツチにゲートされる。従つてこのデータ
はＬ１のラツチに貯蔵され、そしてＦ端子に現わ
れる。Ｆ端子のデータはＧ端子を介してＬ２のラ
ツチに与えられ、次いでＢ端子にパルスが印加さ
れたとき端子Ｈ，Ｊに現われる。このデータは端
子Ｂに次のパルスが現われるまでＬ２のラツチに
保持され、端子Ｂに次のパルスが現われたとき端
子Ｆ，ＧのデータがＬ２のラツチによつて再びサ
ンプルされる。
モード”でのみ用いられる。テスト・モードで
は、データはスキヤン・データ端子ＩからＬ１及
びＬ２のラツチヘスキヤン・インされる。端子Ｉ
のデータは次いでＡ端子にパルスが現われたとき
Ｌ１のラツチにゲートされる。従つてこのデータ
はＬ１のラツチに貯蔵され、そしてＦ端子に現わ
れる。Ｆ端子のデータはＧ端子を介してＬ２のラ
ツチに与えられ、次いでＢ端子にパルスが印加さ
れたとき端子Ｈ，Ｊに現われる。このデータは端
子Ｂに次のパルスが現われるまでＬ２のラツチに
保持され、端子Ｂに次のパルスが現われたとき端
子Ｆ，ＧのデータがＬ２のラツチによつて再びサ
ンプルされる。
ラツチＬ１ｄは入力端子Ａ，Ｉ，Ｃ，Ｓ，Ｒに
接続された入力信号線２８，３０，３２，３４，
３６を有する。これらの入力信号線は夫々Ａクロ
ツク信号、スキヤン・データ信号、AND回路８
８によつてゲートされたＣクロツク信号、セツト
信号及びリセツト信号を運ぶ。
接続された入力信号線２８，３０，３２，３４，
３６を有する。これらの入力信号線は夫々Ａクロ
ツク信号、スキヤン・データ信号、AND回路８
８によつてゲートされたＣクロツク信号、セツト
信号及びリセツト信号を運ぶ。
AND回路４２は線３４にセツト信号を与え、
また線３４はインバータ４４に対する入力となつ
て線３６にリセツト信号を与える。インバータ４
４の出力に示されている小さな３角形４４ｚはイ
ンバータへの入力が能動の場合インバータの出力
レベルが非能動であることを示す。他の回路に示
されている小さな３角形も同様の意味を表わす。
また線３４はインバータ４４に対する入力となつ
て線３６にリセツト信号を与える。インバータ４
４の出力に示されている小さな３角形４４ｚはイ
ンバータへの入力が能動の場合インバータの出力
レベルが非能動であることを示す。他の回路に示
されている小さな３角形も同様の意味を表わす。
AND回路４２は入力として線４６，４８を受
取る。線４８はカウンタのオペレータによつて印
加される“＋カウンタ・リセツト”信号を運ぶ。
線４６の信号の発生源及び目的については後述す
る。ラツチＬ２ｄの端子Ｂは線５０に接続されて
いる。出力端子Ｈ，Ｊは線５２，５４に接続され
ている。端子Ｗは線５２に接続されている。
取る。線４８はカウンタのオペレータによつて印
加される“＋カウンタ・リセツト”信号を運ぶ。
線４６の信号の発生源及び目的については後述す
る。ラツチＬ２ｄの端子Ｂは線５０に接続されて
いる。出力端子Ｈ，Ｊは線５２，５４に接続され
ている。端子Ｗは線５２に接続されている。
線５２はラツチＬ１ｃのＩ端子に接続されてお
り、テスト・モードにおいてこの端子にスキヤ
ン・データ信号を与える。線２８，３２はラツチ
Ｌ１ｃの入力端子Ａ，Ｃに印加される。ラツチＬ
１ｃの端子ＳにはAND回路５６及びその出力線
５８によつてセツト信号が印加される。AND回
路５６は“＋カウンタ・リセツト”信号を運ぶ線
４８及び線５４を入力として受取る。インバータ
６０は線５８を入力として受取り、ラツチＬ１ｃ
のリセツト端子Ｒに接続された出力線６２にリセ
ツト信号を与える。線５８はAND回路６４にを
印加され、またAND回路６４は線６８を介して
インバータ６６の出力を第２の入力として受取
る。インバータ６６は線３２を入力として受取
る。AND回路４２の出力線３４はAND回路６４
への第３の入力として印加される。AND回路６
４は線７０に出力を発生する。ラツチＬ２ｃの出
力端子Ｈ，Ｊは線４６，７６に接続される。線４
６は前述のAND回路４２（第１Ｂ図）に接続さ
れると共に端子Ｘに接続される。
り、テスト・モードにおいてこの端子にスキヤ
ン・データ信号を与える。線２８，３２はラツチ
Ｌ１ｃの入力端子Ａ，Ｃに印加される。ラツチＬ
１ｃの端子ＳにはAND回路５６及びその出力線
５８によつてセツト信号が印加される。AND回
路５６は“＋カウンタ・リセツト”信号を運ぶ線
４８及び線５４を入力として受取る。インバータ
６０は線５８を入力として受取り、ラツチＬ１ｃ
のリセツト端子Ｒに接続された出力線６２にリセ
ツト信号を与える。線５８はAND回路６４にを
印加され、またAND回路６４は線６８を介して
インバータ６６の出力を第２の入力として受取
る。インバータ６６は線３２を入力として受取
る。AND回路４２の出力線３４はAND回路６４
への第３の入力として印加される。AND回路６
４は線７０に出力を発生する。ラツチＬ２ｃの出
力端子Ｈ，Ｊは線４６，７６に接続される。線４
６は前述のAND回路４２（第１Ｂ図）に接続さ
れると共に端子Ｘに接続される。
第１Ｄ図及び第１Ｅ図のカウンタ・セグメント
は第１Ｂ図及び第１Ｃ図のカウンタ・セグメント
２と同じであるから、詳しい説明は省略するが、
カウンタ・セグメント１ではカウンタ・セグメン
ト２における参照番号に対応する参照番号は添字
ｋをつけて示されている。
は第１Ｂ図及び第１Ｃ図のカウンタ・セグメント
２と同じであるから、詳しい説明は省略するが、
カウンタ・セグメント１ではカウンタ・セグメン
ト２における参照番号に対応する参照番号は添字
ｋをつけて示されている。
SRL−１のラツチＬ２ｂの出力は線５２ｋ，５
４ｋに現われ、端子Ｙは線５２ｋに接続されてい
る。SRL−０のラツチＬ２ａは出力線４６ｋ，７
６ｋを有し、端子Ｚは４６ｋと接続されている。
４ｋに現われ、端子Ｙは線５２ｋに接続されてい
る。SRL−０のラツチＬ２ａは出力線４６ｋ，７
６ｋを有し、端子Ｚは４６ｋと接続されている。
カウンタそれ自体は第１Ｂ図〜第1E図に示さ
れた構成を有し、この部分は単一のLSIチツプに
設けられる。このカウンタと関連して使用しうる
クロツク発生論理回路の一例は第１Ａ図に示され
ており、これは別個の回路を構成しうる。第１Ａ
図のクロツク発生論理回路は発振器（OSC）８
０、AND回路８２，８４、トリガ型フリツプフ
ロツプ（Ｔ−FF）８６、AND回路８８及びOR
回路９０よりなる。
れた構成を有し、この部分は単一のLSIチツプに
設けられる。このカウンタと関連して使用しうる
クロツク発生論理回路の一例は第１Ａ図に示され
ており、これは別個の回路を構成しうる。第１Ａ
図のクロツク発生論理回路は発振器（OSC）８
０、AND回路８２，８４、トリガ型フリツプフ
ロツプ（Ｔ−FF）８６、AND回路８８及びOR
回路９０よりなる。
発振器８０は反転した関係にある信号を発生す
る出力線９２，９４を有し、線９２はAND回路
８２，８４への入力として印加される。線９４は
トリガ型フリツプ・フロツプ８６への入力として
印加され、フリツプ・フロツプ８６はAND回路
８２，８４への入力として印加される出力線９
６，９８を有する。信号“−テスト・モード”を
運ぶ線１００はAND回路８２，８４への入力と
して印加される。AND回路８２の出力線１０２
はＣクロツク信号を与え、これはAND回路８８
への入力として印加される。AND回路８８はＣ
クロツク信号を与える出力線３２を有する。“−
カウント・エネーブル”信号を与える線１０４は
AND回路８８の第２の入力として印加される。
AND回路８４の出力線１０６はＢクロツク信号
を与え、これはOR回路９０への入力として印加
される。OR回路９０は出力線５０にＢクロツク
信号を与える。OR回路９０は“−Ｂクロツク”
信号を運ぶ線１０８をもう１つの入力として受取
る。
る出力線９２，９４を有し、線９２はAND回路
８２，８４への入力として印加される。線９４は
トリガ型フリツプ・フロツプ８６への入力として
印加され、フリツプ・フロツプ８６はAND回路
８２，８４への入力として印加される出力線９
６，９８を有する。信号“−テスト・モード”を
運ぶ線１００はAND回路８２，８４への入力と
して印加される。AND回路８２の出力線１０２
はＣクロツク信号を与え、これはAND回路８８
への入力として印加される。AND回路８８はＣ
クロツク信号を与える出力線３２を有する。“−
カウント・エネーブル”信号を与える線１０４は
AND回路８８の第２の入力として印加される。
AND回路８４の出力線１０６はＢクロツク信号
を与え、これはOR回路９０への入力として印加
される。OR回路９０は出力線５０にＢクロツク
信号を与える。OR回路９０は“−Ｂクロツク”
信号を運ぶ線１０８をもう１つの入力として受取
る。
動作において、第１Ｂ図〜第１Ｅ図に示されて
いるカウンタは基本的には、（00、01、10、11及
び00の２進コードではなく）00、01、11、10及び
00のグレイ・コードで夫々カウントを行なう２つ
の２ビツト・カウンタとして働く。カウンタ・セ
グメント１，２のカウント及びカウンタ全体のカ
ウントは第４図の状態ｇ〜ｙとして示されてい
る。２つの２ビツト・カウンタの一方はSRL−３
及びSRL−２を含むカウンタ・セグメント２であ
り、他方の２ビツト・カウンタはSRL−１及び
SRL−０を含む、カウンタ・セグメント１であ
る。第１Ｂ図〜第１Ｅ図のカウンタは線１０２の
Ｃクロツク・パルスをカウントし、カウント動作
は線１０４の“−カウント・エネーブル”信号が
能動のとき（線１０４の信号レベルが低いとき）
行なわれる。フリツプフロツプ８６は線９４の反
転された矩形波発振器パルスの縁でトリガされて
AND回路８２又はAND回路８４をゲートし、線
１０２又は１０６に夫々Ｃクロツク信号又はＢク
ロツク信号を与える。Ｂクロツク信号及びＣクロ
ツク信号はフリツプ・フロツプ８６の働きにより
交互に生じる。クロツク発生論理回路は通常モー
ドのとき付勢され、即ち線１００の信号レベルが
高レベルであり、これによりAND回路８２，８
４が交互に付勢される。
いるカウンタは基本的には、（00、01、10、11及
び00の２進コードではなく）00、01、11、10及び
00のグレイ・コードで夫々カウントを行なう２つ
の２ビツト・カウンタとして働く。カウンタ・セ
グメント１，２のカウント及びカウンタ全体のカ
ウントは第４図の状態ｇ〜ｙとして示されてい
る。２つの２ビツト・カウンタの一方はSRL−３
及びSRL−２を含むカウンタ・セグメント２であ
り、他方の２ビツト・カウンタはSRL−１及び
SRL−０を含む、カウンタ・セグメント１であ
る。第１Ｂ図〜第１Ｅ図のカウンタは線１０２の
Ｃクロツク・パルスをカウントし、カウント動作
は線１０４の“−カウント・エネーブル”信号が
能動のとき（線１０４の信号レベルが低いとき）
行なわれる。フリツプフロツプ８６は線９４の反
転された矩形波発振器パルスの縁でトリガされて
AND回路８２又はAND回路８４をゲートし、線
１０２又は１０６に夫々Ｃクロツク信号又はＢク
ロツク信号を与える。Ｂクロツク信号及びＣクロ
ツク信号はフリツプ・フロツプ８６の働きにより
交互に生じる。クロツク発生論理回路は通常モー
ドのとき付勢され、即ち線１００の信号レベルが
高レベルであり、これによりAND回路８２，８
４が交互に付勢される。
AND回路８８は第１Ｂ図〜第１Ｅ図のカウン
タがいつ線１０２のＣクロツク・パルスをカウン
トするかを決める。カウント動作が望まれるとき
は、“−カウント・エネーブル”信号が能動で、
線１０４の信号レベルが低レベルであり、従つて
線１０２のＣクロツク・パルスはANDゲート８
８を介して線３２にゲートされる。このときOR
回路９０はＢクロツク・パルスを線５０に伝え
る。この通常モードの動作期間には線４８，２
８，１０８の信号は非能動レベルにあり、また線
３０の信号も非能動でありラツチＬ１ｄを作動さ
せない。線３０の信号は前段のSRLのＬ２のラツ
チから又はモジユール入力として与えられる。
タがいつ線１０２のＣクロツク・パルスをカウン
トするかを決める。カウント動作が望まれるとき
は、“−カウント・エネーブル”信号が能動で、
線１０４の信号レベルが低レベルであり、従つて
線１０２のＣクロツク・パルスはANDゲート８
８を介して線３２にゲートされる。このときOR
回路９０はＢクロツク・パルスを線５０に伝え
る。この通常モードの動作期間には線４８，２
８，１０８の信号は非能動レベルにあり、また線
３０の信号も非能動でありラツチＬ１ｄを作動さ
せない。線３０の信号は前段のSRLのＬ２のラツ
チから又はモジユール入力として与えられる。
SRL−３は第１Ｂ図〜第１Ｅ図のカウンタの最
下位ビツトであり、第４図の状態ｇ及びｈに示さ
れるように最初に列３のビツトを０から１に変え
る。この変化は端子Ｗに現われるが、これは以後
述べるように、最初の被ゲートＣクロツク・パル
スが線３２に生じ次いでＢクロツク・パルスが線
５０に生じたときに起こる。SRL−３はAND回
路４２が満たされたときセツトされる。これは、
線４８に“＋カウンタ・リセツト”信号が存在せ
ず且つSRL−２のＬ２ｃラツチの出力である線４
６の信号レベルが非能動のときに生じる。第１Ｂ
図〜第１Ｅ図のカウンタは第４図に状態ｇで示さ
れている0000状態で開始するから、線46の信号レ
ベルは低レベルであり、またオペレータは線４８
に“＋カウンタ・リセツト”信号を印加しないか
ら線４８の信号レベルも低レベルである。従つて
AND回路４２の出力線３４は高レベルであり、
ラツチＬ１ｄのＳ端子にセツト信号を与える。続
いてラツチＬ１ｄのＣ端子にAND回路８８から
Ｃクロツク・パルスが印加されたときラツチＬ１
ｄがセツトされ、このラツチのＦ端子に高レベル
信号（１信号）d′を発生する。次に線５０にＢク
ロツク・パルスが生じたとき端子Ｆの１信号がラ
ツチＬ２ｄにセツトされ、線５２の信号ｄが高レ
ベル(1)になる。これは端子Ｗの１信号によつて表
わされ、第４図の状態ｈの列３における２進１を
示す。
下位ビツトであり、第４図の状態ｇ及びｈに示さ
れるように最初に列３のビツトを０から１に変え
る。この変化は端子Ｗに現われるが、これは以後
述べるように、最初の被ゲートＣクロツク・パル
スが線３２に生じ次いでＢクロツク・パルスが線
５０に生じたときに起こる。SRL−３はAND回
路４２が満たされたときセツトされる。これは、
線４８に“＋カウンタ・リセツト”信号が存在せ
ず且つSRL−２のＬ２ｃラツチの出力である線４
６の信号レベルが非能動のときに生じる。第１Ｂ
図〜第１Ｅ図のカウンタは第４図に状態ｇで示さ
れている0000状態で開始するから、線46の信号レ
ベルは低レベルであり、またオペレータは線４８
に“＋カウンタ・リセツト”信号を印加しないか
ら線４８の信号レベルも低レベルである。従つて
AND回路４２の出力線３４は高レベルであり、
ラツチＬ１ｄのＳ端子にセツト信号を与える。続
いてラツチＬ１ｄのＣ端子にAND回路８８から
Ｃクロツク・パルスが印加されたときラツチＬ１
ｄがセツトされ、このラツチのＦ端子に高レベル
信号（１信号）d′を発生する。次に線５０にＢク
ロツク・パルスが生じたとき端子Ｆの１信号がラ
ツチＬ２ｄにセツトされ、線５２の信号ｄが高レ
ベル(1)になる。これは端子Ｗの１信号によつて表
わされ、第４図の状態ｈの列３における２進１を
示す。
線３２に最初のＣクロツク信号が現れた時点で
は線５４の信号が１レベルにあるからAND回
路５６は満たされなかつた。従つてこのときイン
バータ６０は線６２に高レベル信号を与えるから
ラツチＬ１ｃはリセツト状態を保ち、信号c′は０
である。同様にラツチＬ２ｃもリセツト状態を続
け信号ｃは０である。このときカウンタ・セグメ
ント２は第４図の状態ｈに示されるように状態01
を示す。
は線５４の信号が１レベルにあるからAND回
路５６は満たされなかつた。従つてこのときイン
バータ６０は線６２に高レベル信号を与えるから
ラツチＬ１ｃはリセツト状態を保ち、信号c′は０
である。同様にラツチＬ２ｃもリセツト状態を続
け信号ｃは０である。このときカウンタ・セグメ
ント２は第４図の状態ｈに示されるように状態01
を示す。
AND回路８８から線３２に第２のＣクロツク
信号が供給されたとき線４６の信号ｃはいぜんと
して０であるから、AND回路４２はいぜんとし
て満たされ、線３４にセツト信号を与え続ける。
従つてラツチＬ１ｄはセツト状態を続け、１信号
を与える。インバータ４４はラツチＬ１ｄのＲ端
子に低レベルを与える。信号は前述のように信
号ｄが１に変つたとき０になり、従つてAND回
路５６が満たされる。これによりラツチＬ１ｃの
Ｓ端子にセツト信号が与えられ、次いで第２のＣ
クロツク信号が線３２に与えられたときラツチＬ
１ｃがセツトされ、１信号c′が発生される。続い
て線５０にＢクロツク信号が発生されたとき１信
号c′がラツチＬ２ｃにゲートされ、ラツチＬ２ｃ
をセツトして線４６及び端子Ｘに１信号ｃを与え
る。従つてラツチＬ２ｄ及びＬ２ｃの両方がセツ
ト状態にあり、端子Ｗ及びＸの両方に１信号を与
える。カウンタ・セグメント２はこのとき第４図
の状態ｉの列２，３に示されている11状態にあ
る。
信号が供給されたとき線４６の信号ｃはいぜんと
して０であるから、AND回路４２はいぜんとし
て満たされ、線３４にセツト信号を与え続ける。
従つてラツチＬ１ｄはセツト状態を続け、１信号
を与える。インバータ４４はラツチＬ１ｄのＲ端
子に低レベルを与える。信号は前述のように信
号ｄが１に変つたとき０になり、従つてAND回
路５６が満たされる。これによりラツチＬ１ｃの
Ｓ端子にセツト信号が与えられ、次いで第２のＣ
クロツク信号が線３２に与えられたときラツチＬ
１ｃがセツトされ、１信号c′が発生される。続い
て線５０にＢクロツク信号が発生されたとき１信
号c′がラツチＬ２ｃにゲートされ、ラツチＬ２ｃ
をセツトして線４６及び端子Ｘに１信号ｃを与え
る。従つてラツチＬ２ｄ及びＬ２ｃの両方がセツ
ト状態にあり、端子Ｗ及びＸの両方に１信号を与
える。カウンタ・セグメント２はこのとき第４図
の状態ｉの列２，３に示されている11状態にあ
る。
第３のＣクロツク・パルスが線３２に現われた
とき、ラツチＬ２ｃはセツトされており、線４６
に１信号を与える。従つてAND回路４２は満た
されず、インバータ４４は出力線３６を介してラ
ツチＬ１ｄのＲ端子に１信号を与える。従つてラ
ツチＬ１ｄはラツチＬ１ｄの端子Ｃに印加される
第３のＣクロツク・パルスによつてリセツトさ
れ、信号d′は０になる。しかしラツチＬ２ｄはい
ぜんセツト状態にあり、線５４の信号は０であ
る。従つてAND回路５６が満たされ、SRL−２
のラツチＬ１ｃはセツト状態を続ける。このとき
ラツチＬ１ｄはリセツト状態、ラツチＬ２ｄはセ
ツト状態にあり、ラツチＬ１ｃ及びＬ２ｃは共に
セツト状態にある。
とき、ラツチＬ２ｃはセツトされており、線４６
に１信号を与える。従つてAND回路４２は満た
されず、インバータ４４は出力線３６を介してラ
ツチＬ１ｄのＲ端子に１信号を与える。従つてラ
ツチＬ１ｄはラツチＬ１ｄの端子Ｃに印加される
第３のＣクロツク・パルスによつてリセツトさ
れ、信号d′は０になる。しかしラツチＬ２ｄはい
ぜんセツト状態にあり、線５４の信号は０であ
る。従つてAND回路５６が満たされ、SRL−２
のラツチＬ１ｃはセツト状態を続ける。このとき
ラツチＬ１ｄはリセツト状態、ラツチＬ２ｄはセ
ツト状態にあり、ラツチＬ１ｃ及びＬ２ｃは共に
セツト状態にある。
次に線５０にＢクロツク・パルスが生じると、
０信号d′がラツチＬ２ｄにゲートされ、ラツチＬ
２ｄをリセツトし線５２及び端子Ｗに０信号ｄを
与える。Ｂクロツク信号はラツチＬ２ｃの端子Ｂ
にも供給されるが、信号c′は１であるからラツチ
Ｌ２ｃはセツト状態を続け、端子Ｘに１信号ｃを
与え続ける。これでカウンタ・セグメント２の第
３のカウントが終了するが、このときカウンタ・
セグメント２は第４図の状態ｊの列２，３に示さ
れている10のカウントを含む。
０信号d′がラツチＬ２ｄにゲートされ、ラツチＬ
２ｄをリセツトし線５２及び端子Ｗに０信号ｄを
与える。Ｂクロツク信号はラツチＬ２ｃの端子Ｂ
にも供給されるが、信号c′は１であるからラツチ
Ｌ２ｃはセツト状態を続け、端子Ｘに１信号ｃを
与え続ける。これでカウンタ・セグメント２の第
３のカウントが終了するが、このときカウンタ・
セグメント２は第４図の状態ｊの列２，３に示さ
れている10のカウントを含む。
このときラツチＬ２ｄはリセツト状態にあり線
５４の信号は正レベルである。従つてAND回
路５６は満たされず、出力線５８に０信号を発生
するラツチＬ２ｃの出力線４６の信号ｃは１レベ
ルにあるから、AND回路４２は満たされず、そ
の出力線３４に０信号を発生する。これらの信号
は共にAND回路６４に印加される。AND回路６
４は、付勢されたとき、線７０にＣクロツク信号
を発生し、カウンタ・セグメント１にカウント動
作を起こさせる。これより以前はカウンタ・セグ
メント１は第４図の状態ｇ〜ｊに示されるように
00状態にある。
５４の信号は正レベルである。従つてAND回
路５６は満たされず、出力線５８に０信号を発生
するラツチＬ２ｃの出力線４６の信号ｃは１レベ
ルにあるから、AND回路４２は満たされず、そ
の出力線３４に０信号を発生する。これらの信号
は共にAND回路６４に印加される。AND回路６
４は、付勢されたとき、線７０にＣクロツク信号
を発生し、カウンタ・セグメント１にカウント動
作を起こさせる。これより以前はカウンタ・セグ
メント１は第４図の状態ｇ〜ｊに示されるように
00状態にある。
第４のクロツク・パルスが線３２に現われる
と、インバータ６６はその出力線６８に０信号を
発生し、従つてAND回路６４が付勢されてその
出力線７０にＣクロツク・パルスを発生する。線
７０のこのＣクロツク・パルスは線３２のＣクロ
ツク・パルスがカウンタ・セグメント２を制御す
るのと同様にカウンタ・セグメント１を制御す
る。従つて線３２からAND回路６４を介して送
られる第４のＣクロツク・パルスによつてSRL−
１のラツチＬ１ｂがセツトされる。カウンタ・セ
グメント１及びSRL−１，SRL−０はカウンタ・
セグメント２及びSRL−３，SRL−２と全く同様
に動作するから、カウンタ・セグメント１の通常
モードの動作について説明は省略する。
と、インバータ６６はその出力線６８に０信号を
発生し、従つてAND回路６４が付勢されてその
出力線７０にＣクロツク・パルスを発生する。線
７０のこのＣクロツク・パルスは線３２のＣクロ
ツク・パルスがカウンタ・セグメント２を制御す
るのと同様にカウンタ・セグメント１を制御す
る。従つて線３２からAND回路６４を介して送
られる第４のＣクロツク・パルスによつてSRL−
１のラツチＬ１ｂがセツトされる。カウンタ・セ
グメント１及びSRL−１，SRL−０はカウンタ・
セグメント２及びSRL−３，SRL−２と全く同様
に動作するから、カウンタ・セグメント１の通常
モードの動作について説明は省略する。
既に述べたようにAND回路５６はこのとき満
たされないからインバータ６０は出力線６２に１
出力信号を与え、ラツチＬ１ｃのＲ端子にこれを
印加する。従つて線３２に第４のＣクロツク・パ
ルスが生じたときラツチＬ１ｃがリセツトされ、
信号c′は０になる。このときラツチＬ２ｃはセツ
ト状態にあり、出力線４６の信号ｃは１である。
線５０の第４のＢクロツク・パルスは０信号c′を
ラツチＬ２ｃにゲートし、ラツチＬ２ｃはリセツ
トされる。この同じＢクロツク・パルスは１信号
b′をラツチＬ２ｂにゲートし、端子Ｙの信号は１
となる。従つてこのときカウンタ全体のカウント
は第４図の状態ｋに示されている0100の状態にな
る。
たされないからインバータ６０は出力線６２に１
出力信号を与え、ラツチＬ１ｃのＲ端子にこれを
印加する。従つて線３２に第４のＣクロツク・パ
ルスが生じたときラツチＬ１ｃがリセツトされ、
信号c′は０になる。このときラツチＬ２ｃはセツ
ト状態にあり、出力線４６の信号ｃは１である。
線５０の第４のＢクロツク・パルスは０信号c′を
ラツチＬ２ｃにゲートし、ラツチＬ２ｃはリセツ
トされる。この同じＢクロツク・パルスは１信号
b′をラツチＬ２ｂにゲートし、端子Ｙの信号は１
となる。従つてこのときカウンタ全体のカウント
は第４図の状態ｋに示されている0100の状態にな
る。
更に線３２にＣクロツク・パルスが現われると
カウンタ・セグメント２は上述したように01、
11、10、00のグレイ・コード・シーケンスでカウ
ントし続ける。カウンタ・セグメント１も01、
11、10、00のグレイ・コード・シーケンスでカウ
ントする。但しカウンタ・セグメント１は線３２
に４つのＣクロツク・パルスが与えられる毎に
AND回路６４からＣクロツク・パルスが発生さ
れたときだけカウントする。従つてSRL−０及び
SRL−１はカウンタのカウントの最上位ビツト及
び次の上位ビツト即ち第４図の列０及び列１のビ
ツトを与える。第４図から明らかなようにカウン
タ・セグメント２は線３２のＣクロツク・パルス
毎にグレイ・コードでカウントし、カウンタ・セ
グメント１は線３２の４つのＣクロツク・パルス
毎に１度カウントする。従つて２つのカウンタ・
セグメントは線３２に現われる16個のＣクロツ
ク・パルスで第４図の状態ｇ（0000）から状態ｙ
（0000）までの状態変化を与える。
カウンタ・セグメント２は上述したように01、
11、10、00のグレイ・コード・シーケンスでカウ
ントし続ける。カウンタ・セグメント１も01、
11、10、00のグレイ・コード・シーケンスでカウ
ントする。但しカウンタ・セグメント１は線３２
に４つのＣクロツク・パルスが与えられる毎に
AND回路６４からＣクロツク・パルスが発生さ
れたときだけカウントする。従つてSRL−０及び
SRL−１はカウンタのカウントの最上位ビツト及
び次の上位ビツト即ち第４図の列０及び列１のビ
ツトを与える。第４図から明らかなようにカウン
タ・セグメント２は線３２のＣクロツク・パルス
毎にグレイ・コードでカウントし、カウンタ・セ
グメント１は線３２の４つのＣクロツク・パルス
毎に１度カウントする。従つて２つのカウンタ・
セグメントは線３２に現われる16個のＣクロツ
ク・パルスで第４図の状態ｇ（0000）から状態ｙ
（0000）までの状態変化を与える。
もし付加的なカウンタ段が望まれるならば、
夫々一対のSRLを含む付加的なカウンタ・セグメ
ントをSRL−３の前に又はSRL−０の後に付加す
ることができる。SRL−０の後のカウンタ・セグ
メントはカウンタ・セグメント２によつて駆動さ
れるAND回路６４と同様に動作するAND回路６
４ｋによつて駆動される。SRL−３の前のカウン
タ・セグメントもSRL−３及びSRL−２を駆動す
るＣクロツク・パルスを与えるAND回路６４と
対応するAND回路を含む。
夫々一対のSRLを含む付加的なカウンタ・セグメ
ントをSRL−３の前に又はSRL−０の後に付加す
ることができる。SRL−０の後のカウンタ・セグ
メントはカウンタ・セグメント２によつて駆動さ
れるAND回路６４と同様に動作するAND回路６
４ｋによつて駆動される。SRL−３の前のカウン
タ・セグメントもSRL−３及びSRL−２を駆動す
るＣクロツク・パルスを与えるAND回路６４と
対応するAND回路を含む。
通常の２進カウンタに対する本発明のカウンタ
の１つの利点は、各セグメントに２つのSRLを用
いることによつて、２進カウンタの相次ぐ段をゲ
ートするのに必要な論理回路の大部分を除去でき
ることである。２進カウンタの場合のようにすべ
ての前段の出力をANDすることなく、相次ぐセ
グメントに線３２のＣクロツク信号を供給するだ
けでよい。更に、グレイ・コードをカウントする
ように作られた各セグメントは２進コードをカウ
ントするようにつくられた場合よりも論理の量が
少なくなる。
の１つの利点は、各セグメントに２つのSRLを用
いることによつて、２進カウンタの相次ぐ段をゲ
ートするのに必要な論理回路の大部分を除去でき
ることである。２進カウンタの場合のようにすべ
ての前段の出力をANDすることなく、相次ぐセ
グメントに線３２のＣクロツク信号を供給するだ
けでよい。更に、グレイ・コードをカウントする
ように作られた各セグメントは２進コードをカウ
ントするようにつくられた場合よりも論理の量が
少なくなる。
“テスト・モード”では線１００のテスト・モ
ード信号が能動即ち負にされ、この信号はAND
回路８２，８４の条件付けを解く。従つて発振器
８０の出力はカウンタに供給されない。線１０
４，４８の信号はテスト・モードではいずれのレ
ベルにあつてもよい。テスト・モードでは線３
０，２８，１０８の信号が用いられる。Ａクロツ
ク信号は第２図のＣクロツク・パルスと同じよう
に立上り且つ立下るパルスを形成し、線１０８の
“−Ｂクロツク”信号は第３図のＢクロツク・パ
ルスの反転パルスを与える。
ード信号が能動即ち負にされ、この信号はAND
回路８２，８４の条件付けを解く。従つて発振器
８０の出力はカウンタに供給されない。線１０
４，４８の信号はテスト・モードではいずれのレ
ベルにあつてもよい。テスト・モードでは線３
０，２８，１０８の信号が用いられる。Ａクロツ
ク信号は第２図のＣクロツク・パルスと同じよう
に立上り且つ立下るパルスを形成し、線１０８の
“−Ｂクロツク”信号は第３図のＢクロツク・パ
ルスの反転パルスを与える。
第１Ａ図〜第１Ｅ図に示されているようにＡク
ロツク線１８は各ラツチＬ１ｄ，Ｌ１ｃ，Ｌ１
ｂ，Ｌ１ａに接続され、Ａクロツク・パルスはこ
れらのラツチを制御する。線３０の“＋シフト・
データ”信号は信号のレベルであり、このレベル
の値は例えばテスト・プログラムによつて又は前
のカウンタ・セグメントのSRLのＬ２のラツチに
よつて決められる。シフト・データ信号はテスト
入力であり、例えばテスト・プログラムによつて
与えられるとおりに変化する。このプログラムは
第１Ｂ図〜第１Ｅ図の論理及び付加的カウンタ・
セグメントを含むLSIチツプを分析するためのも
のである。線３０の信号レベルは所望のテスト・
パターンに従つて０から１へ又は１から０へ変化
する。テストを開始するように線１００の信号レ
ベルが０にされているときＡクロツク・パルスが
与えられると、これは線３０の信号レベルをSRL
−３にシフトする。このＡクロツク・パルスは更
に端子ＷにおけるSRL−３の出力をSRL−２のＬ
１ｃラツチにシフトし、端子ＸにおけるSRL−２
の出力をSRL−１のラツチＬ１ｂにシフトし、端
子ＹにおけるSRL−１の出力をSRL−０のラツチ
１ａにシフトする。次にOR回路９０から線１０
８を介してＢクロツク・パルスが与えられると、
ラツチＬ１ｄ，Ｌ１ｃ，Ｌ１ｂ，Ｌ１ａの値は関
連するラツチＬ２ｄ，Ｌ２ｃ，Ｌ２ｂ，Ｌ２ａに
夫々シフトされる。このときこれらの値は端子
Ｗ，Ｘ，Ｙ，Ｚに現われる。次に端子Ｚから取出
されるカウンタ出力ビツト・パターンが調べら
れ、このパターンがシフト・データ線３０に供給
されたビツト・パターンと同じであれば、このこ
とは第１Ｂ図〜第１Ｅ図のカウンタが正しく動作
していることを示す。
ロツク線１８は各ラツチＬ１ｄ，Ｌ１ｃ，Ｌ１
ｂ，Ｌ１ａに接続され、Ａクロツク・パルスはこ
れらのラツチを制御する。線３０の“＋シフト・
データ”信号は信号のレベルであり、このレベル
の値は例えばテスト・プログラムによつて又は前
のカウンタ・セグメントのSRLのＬ２のラツチに
よつて決められる。シフト・データ信号はテスト
入力であり、例えばテスト・プログラムによつて
与えられるとおりに変化する。このプログラムは
第１Ｂ図〜第１Ｅ図の論理及び付加的カウンタ・
セグメントを含むLSIチツプを分析するためのも
のである。線３０の信号レベルは所望のテスト・
パターンに従つて０から１へ又は１から０へ変化
する。テストを開始するように線１００の信号レ
ベルが０にされているときＡクロツク・パルスが
与えられると、これは線３０の信号レベルをSRL
−３にシフトする。このＡクロツク・パルスは更
に端子ＷにおけるSRL−３の出力をSRL−２のＬ
１ｃラツチにシフトし、端子ＸにおけるSRL−２
の出力をSRL−１のラツチＬ１ｂにシフトし、端
子ＹにおけるSRL−１の出力をSRL−０のラツチ
１ａにシフトする。次にOR回路９０から線１０
８を介してＢクロツク・パルスが与えられると、
ラツチＬ１ｄ，Ｌ１ｃ，Ｌ１ｂ，Ｌ１ａの値は関
連するラツチＬ２ｄ，Ｌ２ｃ，Ｌ２ｂ，Ｌ２ａに
夫々シフトされる。このときこれらの値は端子
Ｗ，Ｘ，Ｙ，Ｚに現われる。次に端子Ｚから取出
されるカウンタ出力ビツト・パターンが調べら
れ、このパターンがシフト・データ線３０に供給
されたビツト・パターンと同じであれば、このこ
とは第１Ｂ図〜第１Ｅ図のカウンタが正しく動作
していることを示す。
通常モードにおいて第１Ｂ図〜第１Ｅ図のカウ
ンタをリセツトする場合は、線４８に“＋カウン
タ・リセツト”信号が印加される。これはAND
回路４２の条件付けを解き、AND回路４２は線
３４に０出力信号を発生する。従つてインバータ
４４の出力線３６が１レベルになり、これをラツ
チＬ１ｄのリセツト端子Ｒに印加する。ラツチＬ
１ｃ，Ｌ１ｂ，Ｌ１ａにおいても同様の状態が生
じ、線４８の“＋カウンタ・リセツト”信号は
AND回路５６，４２ｋ，５６ｋに印加されてイ
ンバータ６０，４４ｋ，６０ｋから１信号を発生
し、これらをラツチＬ１ｃ，Ｌ１ｂ，Ｌ１ａの端
子Ｒに印加する。続いてラツチＬ１ｄ，Ｌ１ｃの
Ｃ端子に接続された線３２にＣクロツク信号が現
われると、これらの２つのラツチＬ１ｄ，Ｌ１ｃ
はリセツトされ、Ｆ端子に０信号を発生する。線
３２のＣクロツク信号はインバータ６６を介して
反転され、線６８によりAND回路６４へ入力を
与える。この入力は線３４，５８の入力と共に
AND回路６４を条件付け、線７０を介してラツ
チＬ１ｂ，Ｌ１ａへＣクロツク入力を与える。こ
のＣクロツク信号はＬ１ｄ，Ｌ１ｃと同様にＬ１
ｂ，Ｌ１ａをリセツトする。従つて次にＢクロツ
ク・パルスが現われたときラツチＬ２ｄ，Ｌ２
ｃ，Ｌ２ｂ，Ｌ２ａがリセツトされ、Ｈ端子に０
出力信号を与える。このようにしてSRL−３，
SRL−２，SRL−１，SRL−０はすべてリセツト
状態に置かれる。
ンタをリセツトする場合は、線４８に“＋カウン
タ・リセツト”信号が印加される。これはAND
回路４２の条件付けを解き、AND回路４２は線
３４に０出力信号を発生する。従つてインバータ
４４の出力線３６が１レベルになり、これをラツ
チＬ１ｄのリセツト端子Ｒに印加する。ラツチＬ
１ｃ，Ｌ１ｂ，Ｌ１ａにおいても同様の状態が生
じ、線４８の“＋カウンタ・リセツト”信号は
AND回路５６，４２ｋ，５６ｋに印加されてイ
ンバータ６０，４４ｋ，６０ｋから１信号を発生
し、これらをラツチＬ１ｃ，Ｌ１ｂ，Ｌ１ａの端
子Ｒに印加する。続いてラツチＬ１ｄ，Ｌ１ｃの
Ｃ端子に接続された線３２にＣクロツク信号が現
われると、これらの２つのラツチＬ１ｄ，Ｌ１ｃ
はリセツトされ、Ｆ端子に０信号を発生する。線
３２のＣクロツク信号はインバータ６６を介して
反転され、線６８によりAND回路６４へ入力を
与える。この入力は線３４，５８の入力と共に
AND回路６４を条件付け、線７０を介してラツ
チＬ１ｂ，Ｌ１ａへＣクロツク入力を与える。こ
のＣクロツク信号はＬ１ｄ，Ｌ１ｃと同様にＬ１
ｂ，Ｌ１ａをリセツトする。従つて次にＢクロツ
ク・パルスが現われたときラツチＬ２ｄ，Ｌ２
ｃ，Ｌ２ｂ，Ｌ２ａがリセツトされ、Ｈ端子に０
出力信号を与える。このようにしてSRL−３，
SRL−２，SRL−１，SRL−０はすべてリセツト
状態に置かれる。
第１図は第１Ａ図〜第１Ｅ図の配置図、第１Ａ
図〜第１Ｅ図は本発明のカウンタ及び関連駆動回
路を示す図、第２図は本発明のカウンタ及び関連
駆動回路のタイミング図、第３図は本発明のカウ
ンタの概略図、第４図はカウンタのカウント値が
順次変化する状態を示すチヤートである。 SRL−３及びSRL−２……カウンタ・セグメン
ト２のラツチ回路、SRL−１及びSRL−０……カ
ウンタ・セグメント１のラツチ回路、４２，５
６，４２ｋ，５６ｋ……AND回路、３２，７０
……Ｃクロツク線、６４……AND回路。
図〜第１Ｅ図は本発明のカウンタ及び関連駆動回
路を示す図、第２図は本発明のカウンタ及び関連
駆動回路のタイミング図、第３図は本発明のカウ
ンタの概略図、第４図はカウンタのカウント値が
順次変化する状態を示すチヤートである。 SRL−３及びSRL−２……カウンタ・セグメン
ト２のラツチ回路、SRL−１及びSRL−０……カ
ウンタ・セグメント１のラツチ回路、４２，５
６，４２ｋ，５６ｋ……AND回路、３２，７０
……Ｃクロツク線、６４……AND回路。
Claims (1)
- 【特許請求の範囲】 １ 下記の構成(イ)及び(ロ)を有するカウンタ。 (イ) セツト状態及びリセツト状態を有する第１及
び第２のラツチ回路を夫々含む２つのラツチ組
合せ回路。 各ラツチ組合せ回路は入力パルスを与えるた
めの入力手段と、前記入力手段における相次ぐ
入力パルスに応答して前記第１及び第２のラツ
チ回路が夫々のリセツト状態から(a)前記第１の
ラツチ回路がセツトされ前記第２のラツチ回路
がリセツトされた状態、(b)前記第１及び第２の
ラツチ回路の両方がセツトされた状態、(c)前記
第１のラツチ回路がリセツトされ前記第２のラ
ツチ回路がセツトされた状態及び(d)前記第１及
び第２のラツチ回路の両方がリセツトされた状
態へ変化するように前記入力手段及び第１及び
第２のラツチ回路を接続する回路とを有する。 (ロ) 一方のラツチ組合せ回路の前記第１及び第２
のラツチ回路の状態に応答し、前記一方のラツ
チ組合せ回路の前記第１のラツチ回路がリセツ
ト状態にあり且つ前記第２のラツチ回路がセツ
ト状態にあるときにのみ前記一方のラツチ組合
せ回路の上記入力手段からの入力パルスを他方
のラツチ組合せ回路の前記入力手段へゲートす
る手段。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/028,146 US4264807A (en) | 1979-04-09 | 1979-04-09 | Counter including two 2 bit counter segments connected in cascade each counting in Gray code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55135424A JPS55135424A (en) | 1980-10-22 |
| JPS6156903B2 true JPS6156903B2 (ja) | 1986-12-04 |
Family
ID=21841833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2928180A Granted JPS55135424A (en) | 1979-04-09 | 1980-03-10 | Counter |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4264807A (ja) |
| EP (1) | EP0017091B1 (ja) |
| JP (1) | JPS55135424A (ja) |
| DE (1) | DE3063649D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3173148D1 (en) * | 1981-01-28 | 1986-01-16 | Burroughs Corp | Lsi timing circuit for a digital display employing a modulo eight counter |
| US4408336A (en) * | 1981-05-04 | 1983-10-04 | International Business Machines Corp. | High speed binary counter |
| US6304987B1 (en) * | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
| DE68928837T2 (de) * | 1988-09-07 | 1999-05-12 | Texas Instruments Inc., Dallas, Tex. | Prüf-Puffer/Register |
| US5483518A (en) | 1992-06-17 | 1996-01-09 | Texas Instruments Incorporated | Addressable shadow port and protocol for serial bus networks |
| JP3005250B2 (ja) * | 1989-06-30 | 2000-01-31 | テキサス インスツルメンツ インコーポレイテツド | バスモニター集積回路 |
| US6675333B1 (en) | 1990-03-30 | 2004-01-06 | Texas Instruments Incorporated | Integrated circuit with serial I/O controller |
| US5097491A (en) * | 1990-05-31 | 1992-03-17 | National Semiconductor Corporation | Modular gray code counter |
| US5164968A (en) * | 1991-10-15 | 1992-11-17 | Loral Aerospace Corp. | Nine bit Gray code generator |
| US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
| US6408413B1 (en) | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US8654555B2 (en) | 2012-06-04 | 2014-02-18 | Raytheon Company | ROIC control signal generator |
| EP2899887B1 (en) | 2014-01-23 | 2018-11-21 | Dialog Semiconductor (UK) Limited | Digital counter comprising reduced transition density |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3209347A (en) * | 1962-09-20 | 1965-09-28 | Ibm | Gray code generator |
| US3515341A (en) * | 1966-09-26 | 1970-06-02 | Singer Co | Pulse responsive counters |
| US3810115A (en) * | 1973-02-05 | 1974-05-07 | Honeywell Inf Systems | Position scaler (shifter) for computer arithmetic unit |
| US3961750A (en) * | 1974-04-05 | 1976-06-08 | Signetics Corporation | Expandable parallel binary shifter/rotator |
| US3988601A (en) * | 1974-12-23 | 1976-10-26 | Rca Corporation | Data processor reorder shift register memory |
| US3978413A (en) * | 1975-02-07 | 1976-08-31 | Hewlett-Packard Company | Modulus counter circuit utilizing serial access |
| US4071902A (en) * | 1976-06-30 | 1978-01-31 | International Business Machines Corporation | Reduced overhead for clock testing in a level system scan design (LSSD) system |
-
1979
- 1979-04-09 US US06/028,146 patent/US4264807A/en not_active Expired - Lifetime
-
1980
- 1980-03-10 JP JP2928180A patent/JPS55135424A/ja active Granted
- 1980-03-20 EP EP80101464A patent/EP0017091B1/en not_active Expired
- 1980-03-20 DE DE8080101464T patent/DE3063649D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55135424A (en) | 1980-10-22 |
| US4264807A (en) | 1981-04-28 |
| EP0017091B1 (en) | 1983-06-08 |
| EP0017091A1 (en) | 1980-10-15 |
| DE3063649D1 (en) | 1983-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0656544A2 (en) | Technique and method for asynchronous scan design | |
| US4264807A (en) | Counter including two 2 bit counter segments connected in cascade each counting in Gray code | |
| JP3540844B2 (ja) | 半導体集積回路 | |
| JP2752634B2 (ja) | ソート処理装置 | |
| US6839783B2 (en) | Programmable state machine interface | |
| JPS6057593B2 (ja) | 文字パタ−ン処理方式 | |
| JPS59180467A (ja) | 論理回路の試験方法 | |
| JP3185426B2 (ja) | メモリデバイス検査用データ転送回路 | |
| JPH0534409A (ja) | テストモード制御信号生成回路 | |
| JPS62151775A (ja) | 集積回路のテスト回路 | |
| JPS61247984A (ja) | テスト回路 | |
| JPS6339938B2 (ja) | ||
| SU919092A1 (ru) | Реверсивный кольцевой счетчик | |
| JPS63276138A (ja) | レジスタ・フアイル | |
| JPH0450784A (ja) | 半導体集積回路 | |
| JPH02206222A (ja) | カウンタ | |
| JPH05215820A (ja) | スキャンパス回路 | |
| JP2591210B2 (ja) | 信号検出回路 | |
| JPH0369075B2 (ja) | ||
| JPH04172266A (ja) | スキャンイン・アウト方式 | |
| JPH0569580A (ja) | 印字素子駆動回路装置及び印字装置 | |
| JPS6093560A (ja) | 多モ−ドテスト回路 | |
| JPH03119598A (ja) | シフトレジスタの駆動回路及びそれを備えたマイクロコンピュータ | |
| JPH0744417A (ja) | マイクロコンピュータのテスト回路 | |
| JPH0779247B2 (ja) | デコ−ド回路 |